JPH06103226A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06103226A JPH06103226A JP25247992A JP25247992A JPH06103226A JP H06103226 A JPH06103226 A JP H06103226A JP 25247992 A JP25247992 A JP 25247992A JP 25247992 A JP25247992 A JP 25247992A JP H06103226 A JPH06103226 A JP H06103226A
- Authority
- JP
- Japan
- Prior art keywords
- external
- internal
- memory
- bus
- external memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 外部装置のバス信号線数が情報処理内部の信
号線数と異なっていたり、内部とアドレスが同じであっ
たりした場合でも、容易に接続可能とする。 【構成】 外部メモリ及びＩ／Ｏ装置のバス信号線数を
判断し制御する外部メモリ及びＩ／Ｏ装置用バス制御回
路、外部メモリ及びＩ／Ｏ装置と内部メモリ及びＩ／Ｏ
装置のアドレスが同じであること判別する論理回路１
７、内部及び外部切り換え制御装置１８、優先順位を記
憶しておく優先順位記憶用ＲＡＭ１９、内部アドレス制
御装置１５、内部制御信号及びデータ・バス制御装置１
６、および、論理回路２５を設けた。これにより、外部
メモリ及びＩ／Ｏ装置２３のバス信号線数が情報処理装
置内部と異なっていたり、同じアドレスであったりして
も容易に接続し、データのやり取りをすることができ
る。
号線数と異なっていたり、内部とアドレスが同じであっ
たりした場合でも、容易に接続可能とする。 【構成】 外部メモリ及びＩ／Ｏ装置のバス信号線数を
判断し制御する外部メモリ及びＩ／Ｏ装置用バス制御回
路、外部メモリ及びＩ／Ｏ装置と内部メモリ及びＩ／Ｏ
装置のアドレスが同じであること判別する論理回路１
７、内部及び外部切り換え制御装置１８、優先順位を記
憶しておく優先順位記憶用ＲＡＭ１９、内部アドレス制
御装置１５、内部制御信号及びデータ・バス制御装置１
６、および、論理回路２５を設けた。これにより、外部
メモリ及びＩ／Ｏ装置２３のバス信号線数が情報処理装
置内部と異なっていたり、同じアドレスであったりして
も容易に接続し、データのやり取りをすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は外部メモリ及びＩ／Ｏ装
置の接続を容易にした情報処理装置に関するものであ
る。
置の接続を容易にした情報処理装置に関するものであ
る。
【０００２】
【従来の技術】近年、情報処理装置は多くのメモリ及び
Ｉ／Ｏ装置が接続されコントロールされることが要求さ
れている。
Ｉ／Ｏ装置が接続されコントロールされることが要求さ
れている。
【０００３】以下に従来の情報処理装置について説明す
る。図２は従来の情報処理装置のブロック図である。図
２において、１は情報処理装置本体である。２は外部装
置で、３は中央処理装置、４は内部メモリ及びＩ／Ｏ装
置であり、５は制御信号線で、６はデータ・バス信号
線、７はアドレス信号線である。８は外部メモリ及びＩ
／Ｏ装置、９はアドレス・デコーダ、１０はチップ・セ
レクト信号である。
る。図２は従来の情報処理装置のブロック図である。図
２において、１は情報処理装置本体である。２は外部装
置で、３は中央処理装置、４は内部メモリ及びＩ／Ｏ装
置であり、５は制御信号線で、６はデータ・バス信号
線、７はアドレス信号線である。８は外部メモリ及びＩ
／Ｏ装置、９はアドレス・デコーダ、１０はチップ・セ
レクト信号である。
【０００４】以上のように構成された従来の情報処理装
置について、以下その動作について説明する。
置について、以下その動作について説明する。
【０００５】まず、中央処理装置３から接続されている
内部メモリ及びＩ／Ｏ装置４もしくは外部メモリ及びＩ
／Ｏ装置８とデータをやり取りする場合、アドレス信号
線７にデータをやり取りしたい内部メモリ及びＩ／Ｏ装
置４もしくは外部メモリ及びＩ／Ｏ装置８のアドレスを
出力する。次にそのアドレスに対して、内部メモリ及び
Ｉ／Ｏ装置４内で、外部装置２の場合は外部装置２内の
アドレス・デコーダ９によりアドレス・デーコードさ
れ、指定のメモリもしくはＩ／Ｏ装置が中央処理装置と
接続される。その結果、中央処理装置３と内部メモリ及
びＩ／Ｏ装置４もしくは外部メモリ及びＩ／Ｏ装置８の
指定した装置とデータのやり取りをすることができる。
内部メモリ及びＩ／Ｏ装置４もしくは外部メモリ及びＩ
／Ｏ装置８とデータをやり取りする場合、アドレス信号
線７にデータをやり取りしたい内部メモリ及びＩ／Ｏ装
置４もしくは外部メモリ及びＩ／Ｏ装置８のアドレスを
出力する。次にそのアドレスに対して、内部メモリ及び
Ｉ／Ｏ装置４内で、外部装置２の場合は外部装置２内の
アドレス・デコーダ９によりアドレス・デーコードさ
れ、指定のメモリもしくはＩ／Ｏ装置が中央処理装置と
接続される。その結果、中央処理装置３と内部メモリ及
びＩ／Ｏ装置４もしくは外部メモリ及びＩ／Ｏ装置８の
指定した装置とデータのやり取りをすることができる。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、外部メモリ及びＩ／Ｏ装置を接続する場
合に内部メモリ及びＩ／Ｏ装置とのアドレスと同じアド
レスのものでは接続できない、接続すると、アドレスが
ぶつかり正常な動作をしない、外部メモリ及びＩ／Ｏ装
置のバス信号線数が異なると接続できないという欠点を
有していた。
来の構成では、外部メモリ及びＩ／Ｏ装置を接続する場
合に内部メモリ及びＩ／Ｏ装置とのアドレスと同じアド
レスのものでは接続できない、接続すると、アドレスが
ぶつかり正常な動作をしない、外部メモリ及びＩ／Ｏ装
置のバス信号線数が異なると接続できないという欠点を
有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、外部メモリ及びＩ／Ｏ装置のアドレスが内部メモリ
及びＩ／Ｏ装置のアドレスと同じでも、優先順位をつけ
ることにより、アドレスが同じなメモリ及びＩ／Ｏ装置
を接続できるようにし、バス信号線が内部装置、外部装
置間で異なっていても外部バス信号線数を内部で判断制
御する事により、多くの種類の外部メモリ及びＩ／Ｏ装
置を制御できる情報処理装置を提供することを目的とす
る。
で、外部メモリ及びＩ／Ｏ装置のアドレスが内部メモリ
及びＩ／Ｏ装置のアドレスと同じでも、優先順位をつけ
ることにより、アドレスが同じなメモリ及びＩ／Ｏ装置
を接続できるようにし、バス信号線が内部装置、外部装
置間で異なっていても外部バス信号線数を内部で判断制
御する事により、多くの種類の外部メモリ及びＩ／Ｏ装
置を制御できる情報処理装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の情報処理装置は、外部メモリ及びＩ／Ｏ装置
と内部メモリ及びＩ／Ｏ装置のアドレスが同じであるこ
とを判別する論理回路と、アドレスが同じだった場合に
切り換えを行うための、優先順位を一時的記憶しておく
ＲＡＭと外部メモリ及びＩ／Ｏ装置と内部メモリ及びＩ
／Ｏ装置との切り換えを制御する制御回路、外部メモリ
及びＩ／Ｏ装置のバス信号線数を判断する、判断回路を
有している。
に本発明の情報処理装置は、外部メモリ及びＩ／Ｏ装置
と内部メモリ及びＩ／Ｏ装置のアドレスが同じであるこ
とを判別する論理回路と、アドレスが同じだった場合に
切り換えを行うための、優先順位を一時的記憶しておく
ＲＡＭと外部メモリ及びＩ／Ｏ装置と内部メモリ及びＩ
／Ｏ装置との切り換えを制御する制御回路、外部メモリ
及びＩ／Ｏ装置のバス信号線数を判断する、判断回路を
有している。
【０００９】
【作用】上記構成によって、外部メモリ及びＩ／Ｏ装置
のアドレスが内部メモリ及びＩ／Ｏ装置のアドレスと同
じでも優先順位を記憶したＲＡＭによるアドレス制御に
よりメモリ及びＩ／Ｏ装置に接続でき、また、バス信号
線が内部装置、外部装置間で異なっていても外部バス信
号線数を内部で判断制御する事により、多くの種類の外
部メモリ及びＩ／Ｏ装置を制御することができる。
のアドレスが内部メモリ及びＩ／Ｏ装置のアドレスと同
じでも優先順位を記憶したＲＡＭによるアドレス制御に
よりメモリ及びＩ／Ｏ装置に接続でき、また、バス信号
線が内部装置、外部装置間で異なっていても外部バス信
号線数を内部で判断制御する事により、多くの種類の外
部メモリ及びＩ／Ｏ装置を制御することができる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の実施例における情報処理装
置の概略図である。図１において、１１は情報処理装置
本体、１２は外部接続装置、１３は中央処理装置、１４
は内部メモリ及びＩ／Ｏ装置、１５は内部アドレス制御
装置、１６は内部制御信号及びデータ・バス制御装置、
１７は論理回路、１８は内部及び外部切り換え制御装
置、１９は優先順位記憶用ＲＡＭ、２０は制御信号線、
２１はデータ・バス信号線、２２はアドレス信号線、２
３は外部接続メモリ及びＩ／Ｏ、２４はアドレス・デコ
ーダ、２５は論理回路、２６は外部メモリ及びＩ／Ｏ装
置用バス制御回路、２７はバス制御装置の制御用プログ
ラム記憶ＲＯＭである。
置の概略図である。図１において、１１は情報処理装置
本体、１２は外部接続装置、１３は中央処理装置、１４
は内部メモリ及びＩ／Ｏ装置、１５は内部アドレス制御
装置、１６は内部制御信号及びデータ・バス制御装置、
１７は論理回路、１８は内部及び外部切り換え制御装
置、１９は優先順位記憶用ＲＡＭ、２０は制御信号線、
２１はデータ・バス信号線、２２はアドレス信号線、２
３は外部接続メモリ及びＩ／Ｏ、２４はアドレス・デコ
ーダ、２５は論理回路、２６は外部メモリ及びＩ／Ｏ装
置用バス制御回路、２７はバス制御装置の制御用プログ
ラム記憶ＲＯＭである。
【００１２】以上のように構成された情報処理装置につ
いて、以下にその動作を説明する。中央処理装置１３よ
り特定のアドレスのメモリもしくはＩ／Ｏ装置とやり取
りをする場合、中央処理装置１３よりアドレス信号線２
２にやり取りしたい装置のアドレスを出力する。その
際、外部メモリ及びＩ／Ｏ装置２３と中央処理装置１３
との信号線数が異なるかを外部メモリ及びＩ／Ｏ装置用
バス制御回路２６がバス制御装置の制御用プログラム記
憶ＲＯＭ２７の制御プログラムにより判断し、中央処理
装置１３のバス信号線数が外部メモリ及びＩ／Ｏ装置２
３のバス信号線数より多い場合には外部メモリ及びＩ／
Ｏ装置用バス制御回路２６より中央処理装置１３に対
し、多い上位ビットを０で出力するように信号をおく
る。また中央処理装置１３のバス信号線数が外部メモリ
及びＩ／Ｏ装置２３のバス信号線数より少ない場合には
外部メモリ及びＩ／Ｏ装置用バス制御回路２６より中央
処理装置１３に対し、数回データを送信するように信号
を送る。
いて、以下にその動作を説明する。中央処理装置１３よ
り特定のアドレスのメモリもしくはＩ／Ｏ装置とやり取
りをする場合、中央処理装置１３よりアドレス信号線２
２にやり取りしたい装置のアドレスを出力する。その
際、外部メモリ及びＩ／Ｏ装置２３と中央処理装置１３
との信号線数が異なるかを外部メモリ及びＩ／Ｏ装置用
バス制御回路２６がバス制御装置の制御用プログラム記
憶ＲＯＭ２７の制御プログラムにより判断し、中央処理
装置１３のバス信号線数が外部メモリ及びＩ／Ｏ装置２
３のバス信号線数より多い場合には外部メモリ及びＩ／
Ｏ装置用バス制御回路２６より中央処理装置１３に対
し、多い上位ビットを０で出力するように信号をおく
る。また中央処理装置１３のバス信号線数が外部メモリ
及びＩ／Ｏ装置２３のバス信号線数より少ない場合には
外部メモリ及びＩ／Ｏ装置用バス制御回路２６より中央
処理装置１３に対し、数回データを送信するように信号
を送る。
【００１３】この処理の後アドレス信号は、内部では内
部アドレス制御装置１５によって、外部装置ではアドレ
ス・デコーダ２４により中央処理装置１３より出力され
たアドレス信号がデコードされ、もし外部メモリ及びＩ
／Ｏ装置２３と内部メモリ及びＩ／Ｏ装置１４のアドレ
スが同じ場合には、論理回路１７によって判別され内部
及び外部切り換え装置１８に制御が引き渡される。この
内部及び外部切り換え制御装置１８は制御用ＲＡＭに記
憶されている優先順位を読み込み、優先順位が内部装置
の場合には内部アドレス制御装置１５及び内部制御信号
及びデータ・バス制御装置１６に対し、イネーブルの信
号を出力し内部メモリ及びＩ／Ｏ装置１４に対し中央処
理装置１３から制御信号線２０、データ・バス信号線２
１、アドレス信号線２２に出力された、制御信号、デー
タ信号、アドレス信号をそれぞれ接続することができ
る。また、外部メモリ及びＩ／Ｏ装置２３に対しては、
論理回路２５により、選択されない。外部メモリ及びＩ
／Ｏ装置２３のほうが優先順位が高い場合には、内部ア
ドレス制御装置１５及び内部制御信号及びデータ・バス
制御装置１６に禁止信号が内部及び外部切り換え装置１
８より出力され、内部メモリ及びＩ／Ｏ装置１４は禁止
され、外部メモリ及びＩ／Ｏ装置２３に対しては、内部
及び外部切り換え装置１８より出力された信号により、
論理回路２５がイネーブルになり、外部メモリ及びＩ／
Ｏ装置２３のチップセレクトがなされ、外部メモリ及び
Ｉ／Ｏ装置２３と、中央処理装置３とのデータのやり取
りが、制御信号線２０、データ・バス信号線２１、アド
レス信号線２２を通じ行われる。また、優先順位は中央
処理装置３より、優先順位記憶用ＲＡＭ１９をアクセス
する事により容易に書き換えられる。
部アドレス制御装置１５によって、外部装置ではアドレ
ス・デコーダ２４により中央処理装置１３より出力され
たアドレス信号がデコードされ、もし外部メモリ及びＩ
／Ｏ装置２３と内部メモリ及びＩ／Ｏ装置１４のアドレ
スが同じ場合には、論理回路１７によって判別され内部
及び外部切り換え装置１８に制御が引き渡される。この
内部及び外部切り換え制御装置１８は制御用ＲＡＭに記
憶されている優先順位を読み込み、優先順位が内部装置
の場合には内部アドレス制御装置１５及び内部制御信号
及びデータ・バス制御装置１６に対し、イネーブルの信
号を出力し内部メモリ及びＩ／Ｏ装置１４に対し中央処
理装置１３から制御信号線２０、データ・バス信号線２
１、アドレス信号線２２に出力された、制御信号、デー
タ信号、アドレス信号をそれぞれ接続することができ
る。また、外部メモリ及びＩ／Ｏ装置２３に対しては、
論理回路２５により、選択されない。外部メモリ及びＩ
／Ｏ装置２３のほうが優先順位が高い場合には、内部ア
ドレス制御装置１５及び内部制御信号及びデータ・バス
制御装置１６に禁止信号が内部及び外部切り換え装置１
８より出力され、内部メモリ及びＩ／Ｏ装置１４は禁止
され、外部メモリ及びＩ／Ｏ装置２３に対しては、内部
及び外部切り換え装置１８より出力された信号により、
論理回路２５がイネーブルになり、外部メモリ及びＩ／
Ｏ装置２３のチップセレクトがなされ、外部メモリ及び
Ｉ／Ｏ装置２３と、中央処理装置３とのデータのやり取
りが、制御信号線２０、データ・バス信号線２１、アド
レス信号線２２を通じ行われる。また、優先順位は中央
処理装置３より、優先順位記憶用ＲＡＭ１９をアクセス
する事により容易に書き換えられる。
【００１４】以上のように本実施例によれば、外部メモ
リ及びＩ／Ｏ装置用バス制御回路２６、バス制御装置の
制御用プログラム記憶ＲＯＭ２７の制御プログラムによ
り外部メモリ及びＩ／Ｏ装置のバス信号線を判断し、中
央処理装置１３と外部メモリ及びＩ／Ｏ装置２３のバス
信号線数が異なっていても接続可能とし、判別用論理回
路１７と内部及び外部切り換え制御装置１８、優先順位
を記憶しておく優先順位記憶用ＲＡＭ１９、内部アドレ
ス制御装置１５、内部制御信号及びデータ・バス制御装
置１６、論理回路２５を設けることにより、内部メモリ
及びＩ／Ｏ装置１４と外部メモリ及びＩ／Ｏ装置２３と
が同じアドレスでも容易に接続でき、多くの種類の外部
メモリ及びＩ／Ｏ装置を制御することができる。
リ及びＩ／Ｏ装置用バス制御回路２６、バス制御装置の
制御用プログラム記憶ＲＯＭ２７の制御プログラムによ
り外部メモリ及びＩ／Ｏ装置のバス信号線を判断し、中
央処理装置１３と外部メモリ及びＩ／Ｏ装置２３のバス
信号線数が異なっていても接続可能とし、判別用論理回
路１７と内部及び外部切り換え制御装置１８、優先順位
を記憶しておく優先順位記憶用ＲＡＭ１９、内部アドレ
ス制御装置１５、内部制御信号及びデータ・バス制御装
置１６、論理回路２５を設けることにより、内部メモリ
及びＩ／Ｏ装置１４と外部メモリ及びＩ／Ｏ装置２３と
が同じアドレスでも容易に接続でき、多くの種類の外部
メモリ及びＩ／Ｏ装置を制御することができる。
【００１５】
【発明の効果】本発明は、外部メモリ及びＩ／Ｏ装置用
バス制御回路、バス制御装置の制御用プログラム記憶用
ＲＯＭ、判別用論理回路と内部及び外部切り換え制御装
置、優先順位を記憶しておく優先順位記憶用ＲＡＭ、内
部アドレス制御装置、内部制御信号及びデータ・バス制
御装置、および論理回路を設けたので、外部メモリ及び
Ｉ／Ｏ装置と中央処理装置のバス信号線数が異なる場合
でも、内部メモリ及びＩ／Ｏ装置と外部メモリ及びＩ／
Ｏ装置が同じアドレスの場合でも、外部メモリ及びＩ／
Ｏ装置を容易に接続でき、多くの種類の外部メモリ及び
Ｉ／Ｏ装置を制御することができる優れた情報処理装置
を実現できるものである。
バス制御回路、バス制御装置の制御用プログラム記憶用
ＲＯＭ、判別用論理回路と内部及び外部切り換え制御装
置、優先順位を記憶しておく優先順位記憶用ＲＡＭ、内
部アドレス制御装置、内部制御信号及びデータ・バス制
御装置、および論理回路を設けたので、外部メモリ及び
Ｉ／Ｏ装置と中央処理装置のバス信号線数が異なる場合
でも、内部メモリ及びＩ／Ｏ装置と外部メモリ及びＩ／
Ｏ装置が同じアドレスの場合でも、外部メモリ及びＩ／
Ｏ装置を容易に接続でき、多くの種類の外部メモリ及び
Ｉ／Ｏ装置を制御することができる優れた情報処理装置
を実現できるものである。
【図１】本発明の一実施例のブロック図
【図２】従来の情報処理装置のブロック図
１ 情報処理装置本体 ２ 外部接続装置 ３ 中央処理装置 ４ 内部メモリ及びＩ／Ｏ装置 ５ 制御信号線 ６ データ・バス信号線 ７ アドレス信号線 ８ 外部接続メモリ及びＩ／Ｏ装置 ９ アドレス・デコーダ １１ 情報処理装置本体 １２ 外部接続装置 １３ 中央処理装置 １４ 内部メモリ及びＩ／Ｏ装置 １５ 内部アドレス制御装置 １６ 内部制御信号及びデータ・バス制御装置 １７ 論理回路 １８ 内部及び外部切り換え制御装置 １９ 優先順位記憶用ＲＡＭ ２０ 制御信号線 ２１ データ・バス信号線 ２２ アドレス信号線 ２３ 外部接続メモリ及びＩ／Ｏ装置 ２４ アドレス・デコーダ ２５ 論理回路 ２６ 外部メモリ及びＩ／Ｏ装置用バス制御回路 ２７ バス制御装置制御用プログラム記憶ＲＯＭ
Claims (1)
- 【請求項１】情報処理装置外部のバス信号線数を判断す
るバス判断回路と、外部メモリ・Ｉ／Ｏ装置バス制御装
置と、アドレス制御用ＲＡＭと、外部Ｉ／Ｏ装置と内部
Ｉ／Ｏ装置のアドレスが同じかを判定する論理回路とを
備え、前記バス信号線数が異なる場合には、前記外部メ
モリ・Ｉ／Ｏ装置バス制御装置により外部回路と接続す
る信号線数を制御し、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置
のアドレスが同じ場合には前記アドレス制御用ＲＡＭに
予め記憶された優先順位により外部Ｉ／Ｏ装置または内
部Ｉ／Ｏ装置のいずれかに接続することを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25247992A JPH06103226A (ja) | 1992-09-22 | 1992-09-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25247992A JPH06103226A (ja) | 1992-09-22 | 1992-09-22 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103226A true JPH06103226A (ja) | 1994-04-15 |
Family
ID=17237957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25247992A Pending JPH06103226A (ja) | 1992-09-22 | 1992-09-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103226A (ja) |
-
1992
- 1992-09-22 JP JP25247992A patent/JPH06103226A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5603011A (en) | Selective shadowing and paging in computer memory systems | |
| JPS6142306B2 (ja) | ||
| US5311510A (en) | Data storing system for a communication control circuit | |
| JPS629456A (ja) | デ−タ転送装置 | |
| US5444852A (en) | I/O device interface having buffer mapped in processor memory addressing space and control registers mapped in processor I/O addressing space | |
| JPH06103226A (ja) | 情報処理装置 | |
| US4539656A (en) | Memory access selection circuit | |
| US4718003A (en) | Method and apparatus for exchanging data between data processing units | |
| JPH05108554A (ja) | メインコントローラ内に内蔵したバスコントローラの動作システム | |
| JPH05324462A (ja) | 情報処理装置 | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JPH05108477A (ja) | メモリアクセス方式 | |
| JPS60159954A (ja) | メモリ制御方式 | |
| JP2002319292A (ja) | メモリ装置及びメモリ装置の読出方法 | |
| JPH0261749A (ja) | データ転送装置 | |
| JPH0424852A (ja) | マルチポートアクセス方式 | |
| JPH05346908A (ja) | マルチプロセッサシステム | |
| JPH02267654A (ja) | ダイレクトメモリアクセス装置 | |
| JPS6227846A (ja) | 入出力チヤネル | |
| JPS62151955A (ja) | メモリアドレツシング方式 | |
| JPS63217444A (ja) | 多重ポ−トメモリ | |
| JPH01200450A (ja) | メモリ拡張回路 | |
| JPH06195295A (ja) | 出力ポート回路 | |
| JPS63251851A (ja) | Ｄｍａメモリの構成 | |
| JPS62154050A (ja) | 制御機器デ−タ処理方式 |