JPH05324462A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05324462A JPH05324462A JP13217492A JP13217492A JPH05324462A JP H05324462 A JPH05324462 A JP H05324462A JP 13217492 A JP13217492 A JP 13217492A JP 13217492 A JP13217492 A JP 13217492A JP H05324462 A JPH05324462 A JP H05324462A
- Authority
- JP
- Japan
- Prior art keywords
- internal
- external
- processing unit
- central processing
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 外部、内部の各メモリ及びＩ／Ｏ装置のアド
レスがぶつかる場合に、外部、内部の各メモリ及びＩ／
Ｏ装置の切り換えを可能にする。 【構成】 中央処理装置１３と、内部、外部の各メモリ
及びＩ／Ｏ装置１４，２３と、中央処理装置１３からこ
れらの内部、外部の各メモリ及びＩ／Ｏ装置１４，２３
に送られるアドレスが同じであるかどうかを判別する論
理回路１７と、内部、外部の各メモリ及びＩ／Ｏ装置１
４，２３を切り換える内部及び外部切り換え制御装置１
８と、内部、外部の各メモリ及びＩ／Ｏ装置１４，２３
の優先順位を記憶しておく優先順位記憶用ＲＡＭ１９を
備え、中央処理装置１３から内部、外部の各メモリ及び
Ｉ／Ｏ装置１４，２３に同じアドレスが指定された場合
に、優先順位の高い方を選択して接続することにより、
中央処理装置１３との間でデータのやり取りを可能にす
る。
レスがぶつかる場合に、外部、内部の各メモリ及びＩ／
Ｏ装置の切り換えを可能にする。 【構成】 中央処理装置１３と、内部、外部の各メモリ
及びＩ／Ｏ装置１４，２３と、中央処理装置１３からこ
れらの内部、外部の各メモリ及びＩ／Ｏ装置１４，２３
に送られるアドレスが同じであるかどうかを判別する論
理回路１７と、内部、外部の各メモリ及びＩ／Ｏ装置１
４，２３を切り換える内部及び外部切り換え制御装置１
８と、内部、外部の各メモリ及びＩ／Ｏ装置１４，２３
の優先順位を記憶しておく優先順位記憶用ＲＡＭ１９を
備え、中央処理装置１３から内部、外部の各メモリ及び
Ｉ／Ｏ装置１４，２３に同じアドレスが指定された場合
に、優先順位の高い方を選択して接続することにより、
中央処理装置１３との間でデータのやり取りを可能にす
る。
Description
【０００１】
【産業上の利用分野】本発明は内部メモリ及び入出力
（以下、Ｉ／Ｏと記す）装置と外部メモリ及びＩ／Ｏ装
置の切り換えを可能にした情報処理装置に関するもので
ある。
（以下、Ｉ／Ｏと記す）装置と外部メモリ及びＩ／Ｏ装
置の切り換えを可能にした情報処理装置に関するもので
ある。
【０００２】
【従来の技術】近年、情報処理装置は多くのメモリ及び
Ｉ／Ｏ装置が接続され、これらのメモリ及びＩ／Ｏ装置
をコントロールすることが要求されている。
Ｉ／Ｏ装置が接続され、これらのメモリ及びＩ／Ｏ装置
をコントロールすることが要求されている。
【０００３】以下に従来の情報処理装置について説明す
る。図２は従来の情報処理装置のブロック図を示すもの
である。図２において、１は情報処理装置本体、２は外
部装置、３は中央処理装置（ＣＰＵ）、４は内部メモリ
及びＩ／Ｏ装置、５は制御信号線、６はデータ・バス信
号線、７はアドレス信号線、８は外部メモリ及びＩ／Ｏ
装置、９はアドレス・デコーダ、１０はチップ・セレク
ト信号である。
る。図２は従来の情報処理装置のブロック図を示すもの
である。図２において、１は情報処理装置本体、２は外
部装置、３は中央処理装置（ＣＰＵ）、４は内部メモリ
及びＩ／Ｏ装置、５は制御信号線、６はデータ・バス信
号線、７はアドレス信号線、８は外部メモリ及びＩ／Ｏ
装置、９はアドレス・デコーダ、１０はチップ・セレク
ト信号である。
【０００４】以上のように構成された従来の情報処理装
置について、以下その動作を説明する。
置について、以下その動作を説明する。
【０００５】まず、中央処理装置３と内部メモリ及びＩ
／Ｏ装置４もしくは外部メモリ及びＩ／Ｏ装置８との間
でデータをやり取りする場合、中央処理装置３からアド
レス信号線７に対し、内部メモリ及びＩ／Ｏ装置４もし
くは外部メモリ及びＩ／Ｏ装置８のアドレスを出力す
る。そのアドレスを、内部メモリ及びＩ／Ｏ装置４内で
アドレス・デコードするか、外部装置２の場合は外部装
置２内のアドレス・デコーダ９でアドレス・デコード
し、指定されたメモリ及びはＩ／Ｏ装置を中央処理装置
３に接続する。その結果、中央処理装置３と、内部メモ
リ及びＩ／Ｏ装置４もしくは外部メモリ及びＩ／Ｏ装置
８のうちいずれか指定された装置との間でデータのやり
取りをすることができる。
／Ｏ装置４もしくは外部メモリ及びＩ／Ｏ装置８との間
でデータをやり取りする場合、中央処理装置３からアド
レス信号線７に対し、内部メモリ及びＩ／Ｏ装置４もし
くは外部メモリ及びＩ／Ｏ装置８のアドレスを出力す
る。そのアドレスを、内部メモリ及びＩ／Ｏ装置４内で
アドレス・デコードするか、外部装置２の場合は外部装
置２内のアドレス・デコーダ９でアドレス・デコード
し、指定されたメモリ及びはＩ／Ｏ装置を中央処理装置
３に接続する。その結果、中央処理装置３と、内部メモ
リ及びＩ／Ｏ装置４もしくは外部メモリ及びＩ／Ｏ装置
８のうちいずれか指定された装置との間でデータのやり
取りをすることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、外部メモリ及びＩ／Ｏ装置８を接続する
場合、内部メモリ及びＩ／Ｏ装置４とのアドレスと同じ
アドレスのものでは接続できない。内部メモリ及びＩ／
Ｏ装置４とのアドレスと同じアドレスのものを接続する
と、アドレスがぶつかりあい、正常な動作をしない。
来の構成では、外部メモリ及びＩ／Ｏ装置８を接続する
場合、内部メモリ及びＩ／Ｏ装置４とのアドレスと同じ
アドレスのものでは接続できない。内部メモリ及びＩ／
Ｏ装置４とのアドレスと同じアドレスのものを接続する
と、アドレスがぶつかりあい、正常な動作をしない。
【０００７】本発明は上記従来の問題点を解決するもの
で、外部メモリ及びＩ／Ｏ装置のアドレスが内部メモリ
及びＩ／Ｏ装置のアドレスと同じでも、これらの間に優
先順位をつけることにより、アドレスが同じメモリ及び
Ｉ／Ｏ装置を中央処理装置に対して接続し、不都合なく
制御できる情報処理装置を提供することを目的とする。
で、外部メモリ及びＩ／Ｏ装置のアドレスが内部メモリ
及びＩ／Ｏ装置のアドレスと同じでも、これらの間に優
先順位をつけることにより、アドレスが同じメモリ及び
Ｉ／Ｏ装置を中央処理装置に対して接続し、不都合なく
制御できる情報処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の情報処理装置は、中央処理装置と、中央処
理装置に対して接続される外部Ｉ／Ｏ装置と内部Ｉ／Ｏ
装置とを切り換える切り換え制御装置と、外部Ｉ／Ｏ装
置と内部Ｉ／Ｏ装置のアドレスが同じかどうかを判定す
る手段と、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置のアドレス
が同じ場合、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置に優先順
位をつける制御用記憶手段とを備えている。
に、本発明の情報処理装置は、中央処理装置と、中央処
理装置に対して接続される外部Ｉ／Ｏ装置と内部Ｉ／Ｏ
装置とを切り換える切り換え制御装置と、外部Ｉ／Ｏ装
置と内部Ｉ／Ｏ装置のアドレスが同じかどうかを判定す
る手段と、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置のアドレス
が同じ場合、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置に優先順
位をつける制御用記憶手段とを備えている。
【０００９】
【作用】この構成によって、中央処理装置に対して内部
Ｉ／Ｏ装置の他に複数の外部Ｉ／Ｏ装置を接続しても、
これらの間に優先順位をつけることにより、複数の装置
を中央処理装置に対して不都合なく接続し、制御するこ
とができる。
Ｉ／Ｏ装置の他に複数の外部Ｉ／Ｏ装置を接続しても、
これらの間に優先順位をつけることにより、複数の装置
を中央処理装置に対して不都合なく接続し、制御するこ
とができる。
【００１０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例における
情報処理装置のブロック図を示すものである。
照しながら説明する。図１は本発明の一実施例における
情報処理装置のブロック図を示すものである。
【００１１】図１において、１１は情報処理装置本体、
１２は外部装置、１３は中央処理装置、１４は内部メモ
リ及びＩ／Ｏ装置、１５は内部アドレス制御装置、１６
は内部制御信号及びデータ・バス制御装置、１７は論理
回路、１８は内部及び外部切り換え制御装置、１９は制
御用記憶手段である優先順位記憶用ＲＡＭ、２０は制御
信号線、２１はデータ・バス信号線、２２はアドレス信
号線、２３は外部メモリ及びＩ／Ｏ装置、２４はアドレ
ス・デコーダ、２５は論理回路である。
１２は外部装置、１３は中央処理装置、１４は内部メモ
リ及びＩ／Ｏ装置、１５は内部アドレス制御装置、１６
は内部制御信号及びデータ・バス制御装置、１７は論理
回路、１８は内部及び外部切り換え制御装置、１９は制
御用記憶手段である優先順位記憶用ＲＡＭ、２０は制御
信号線、２１はデータ・バス信号線、２２はアドレス信
号線、２３は外部メモリ及びＩ／Ｏ装置、２４はアドレ
ス・デコーダ、２５は論理回路である。
【００１２】以上のように構成された情報処理装置につ
いて、以下その動作を説明する。まず、中央処理装置１
３と特定のアドレスのメモリ及びＩ／Ｏ装置との間でデ
ータのやり取りをする場合、中央処理装置１３よりアド
レス信号線２２に対し、データをやり取りしたいメモリ
及びＩ／Ｏ装置のアドレス信号を出力する。これによ
り、情報処理装置本体１１の内部では内部アドレス制御
装置１５によって、また外部装置１２ではアドレス・デ
コーダ２４によって、それぞれ中央処理装置１３から出
力されたアドレス信号がデコードされる。
いて、以下その動作を説明する。まず、中央処理装置１
３と特定のアドレスのメモリ及びＩ／Ｏ装置との間でデ
ータのやり取りをする場合、中央処理装置１３よりアド
レス信号線２２に対し、データをやり取りしたいメモリ
及びＩ／Ｏ装置のアドレス信号を出力する。これによ
り、情報処理装置本体１１の内部では内部アドレス制御
装置１５によって、また外部装置１２ではアドレス・デ
コーダ２４によって、それぞれ中央処理装置１３から出
力されたアドレス信号がデコードされる。
【００１３】このとき、もし外部メモリ及びＩ／Ｏ装置
２３と内部メモリ及びＩ／Ｏ装置１４のアドレスが同じ
である場合には、情報処理装置本体１１内にある論理回
路１７によって同一のアドレスであることが判別され、
内部及び外部切り換え制御装置１８に制御が引き渡され
る。
２３と内部メモリ及びＩ／Ｏ装置１４のアドレスが同じ
である場合には、情報処理装置本体１１内にある論理回
路１７によって同一のアドレスであることが判別され、
内部及び外部切り換え制御装置１８に制御が引き渡され
る。
【００１４】この内部及び外部切り換え制御装置１８
は、制御用ＲＡＭに記憶されている優先順位を読み込
み、内部メモリ及びＩ／Ｏ装置１４の方が外部メモリ及
びＩ／Ｏ装置２３より優先順位が高い場合には、内部ア
ドレス制御装置１５及び内部制御信号及びデータ・バス
制御装置１６に対してイネーブルの信号を出力し、内部
メモリ及びＩ／Ｏ装置１４に対し、中央処理装置１３か
ら制御信号線２０、データ・バス信号線２１、アドレス
信号線２２にそれぞれ出力された制御信号、データ信
号、アドレス信号を供給する。このとき、外部メモリ及
びＩ／Ｏ装置２３は、外部装置１２内の論理回路２５に
よって選択されない。
は、制御用ＲＡＭに記憶されている優先順位を読み込
み、内部メモリ及びＩ／Ｏ装置１４の方が外部メモリ及
びＩ／Ｏ装置２３より優先順位が高い場合には、内部ア
ドレス制御装置１５及び内部制御信号及びデータ・バス
制御装置１６に対してイネーブルの信号を出力し、内部
メモリ及びＩ／Ｏ装置１４に対し、中央処理装置１３か
ら制御信号線２０、データ・バス信号線２１、アドレス
信号線２２にそれぞれ出力された制御信号、データ信
号、アドレス信号を供給する。このとき、外部メモリ及
びＩ／Ｏ装置２３は、外部装置１２内の論理回路２５に
よって選択されない。
【００１５】逆に、外部メモリ及びＩ／Ｏ装置２３の方
が内部メモリ及びＩ／Ｏ装置１４より優先順位が高い場
合には、内部及び外部切り換え制御装置１８から、内部
アドレス制御装置１５及び内部制御信号及びデータ・バ
ス制御装置１６に禁止信号が出力され、内部メモリ及び
Ｉ／Ｏ装置１４へのアクセスが禁止される。
が内部メモリ及びＩ／Ｏ装置１４より優先順位が高い場
合には、内部及び外部切り換え制御装置１８から、内部
アドレス制御装置１５及び内部制御信号及びデータ・バ
ス制御装置１６に禁止信号が出力され、内部メモリ及び
Ｉ／Ｏ装置１４へのアクセスが禁止される。
【００１６】このとき、内部及び外部切り換え制御装置
１８から出力された信号により、外部装置１２内の論理
回路２５がイネーブルになり、外部メモリ及びＩ／Ｏ装
置２３のチップセレクトがなされ、制御信号線２０、デ
ータ・バス信号線２１、アドレス信号線２２を通じて、
外部メモリ及びＩ／Ｏ装置２３と中央処理装置１３との
間でのデータのやり取りが行われる。
１８から出力された信号により、外部装置１２内の論理
回路２５がイネーブルになり、外部メモリ及びＩ／Ｏ装
置２３のチップセレクトがなされ、制御信号線２０、デ
ータ・バス信号線２１、アドレス信号線２２を通じて、
外部メモリ及びＩ／Ｏ装置２３と中央処理装置１３との
間でのデータのやり取りが行われる。
【００１７】なお、優先順位は、中央処理装置１３から
優先順位記憶用ＲＡＭ１９をアクセスすることにより容
易に書き換えられる。
優先順位記憶用ＲＡＭ１９をアクセスすることにより容
易に書き換えられる。
【００１８】以上のように本実施例によれば、判定用の
論理回路１７と、内部及び外部切り換え制御装置１８
と、優先順位を記憶しておく優先順位記憶用ＲＡＭ１９
と、内部アドレス制御装置１５と、内部制御信号及びデ
ータ・バス制御装置１６と、外部メモリ及びＩ／Ｏ装置
２３を選択する論理回路２５を設けることにより、内部
メモリ及びＩ／Ｏ装置１４と外部メモリ及びＩ／Ｏ装置
２３とが同じアドレスであってもアドレスのぶつかりあ
いを回避し、中央処理装置１３との間でデータのやり取
りをすることができる。
論理回路１７と、内部及び外部切り換え制御装置１８
と、優先順位を記憶しておく優先順位記憶用ＲＡＭ１９
と、内部アドレス制御装置１５と、内部制御信号及びデ
ータ・バス制御装置１６と、外部メモリ及びＩ／Ｏ装置
２３を選択する論理回路２５を設けることにより、内部
メモリ及びＩ／Ｏ装置１４と外部メモリ及びＩ／Ｏ装置
２３とが同じアドレスであってもアドレスのぶつかりあ
いを回避し、中央処理装置１３との間でデータのやり取
りをすることができる。
【００１９】
【発明の効果】本発明の情報処理装置は、中央処理装置
と、この中央処理装置に対して接続される外部Ｉ／Ｏ装
置と内部Ｉ／Ｏ装置とを切り換える切り換え制御装置
と、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置のアドレスが同じ
かどうかを判定する手段と、外部Ｉ／Ｏ装置と内部Ｉ／
Ｏ装置のアドレスが同じ場合、外部Ｉ／Ｏ装置と内部Ｉ
／Ｏ装置に優先順位をつける制御用記憶手段とを備えた
ものである。
と、この中央処理装置に対して接続される外部Ｉ／Ｏ装
置と内部Ｉ／Ｏ装置とを切り換える切り換え制御装置
と、外部Ｉ／Ｏ装置と内部Ｉ／Ｏ装置のアドレスが同じ
かどうかを判定する手段と、外部Ｉ／Ｏ装置と内部Ｉ／
Ｏ装置のアドレスが同じ場合、外部Ｉ／Ｏ装置と内部Ｉ
／Ｏ装置に優先順位をつける制御用記憶手段とを備えた
ものである。
【００２０】したがって、中央処理装置に対して内部Ｉ
／Ｏ装置の他に複数の外部Ｉ／Ｏ装置を接続しても、こ
れらの間に優先順位をつけることにより、複数の装置を
中央処理装置に対して不都合なく接続し、制御すること
ができる。
／Ｏ装置の他に複数の外部Ｉ／Ｏ装置を接続しても、こ
れらの間に優先順位をつけることにより、複数の装置を
中央処理装置に対して不都合なく接続し、制御すること
ができる。
【図１】本発明の一実施例における情報処理装置のブロ
ック図
ック図
【図２】従来の情報処理装置のブロック図
１ 情報処理装置本体 ２ 外部装置 ３ 中央処理装置 ４ 内部メモリ及びＩ／Ｏ装置 ５ 制御信号線 ６ データ・バス信号線 ７ アドレス信号線 ８ 外部メモリ及びＩ／Ｏ装置 ９ アドレス・デコーダ １０ チップセレクト信号 １１ 情報処理装置本体 １２ 外部装置 １３ 中央処理装置 １４ 内部メモリ及びＩ／Ｏ装置 １５ 内部アドレス制御装置 １６ 内部制御信号及びデータ・バス制御装置 １７ 論理回路 １８ 内部及び外部切り換え制御装置 １９ 優先順位記憶用ＲＡＭ ２０ 制御信号線 ２１ データ・バス信号線 ２２ アドレス信号線 ２３ 外部メモリ及びＩ／Ｏ装置 ２４ アドレス・デコーダ ２５ 論理回路
Claims (1)
- 【請求項１】中央処理装置と、前記中央処理装置に対し
て接続される外部入出力装置と内部入出力装置とを切り
換える切り換え制御装置と、前記外部入出力装置と前記
内部入出力装置のアドレスが同じかどうかを判定する手
段と、前記外部入出力装置と前記内部入出力装置のアド
レスが同じ場合、前記外部入出力装置と前記内部入出力
装置に優先順位をつける制御用記憶手段とを備えた情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13217492A JPH05324462A (ja) | 1992-05-25 | 1992-05-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13217492A JPH05324462A (ja) | 1992-05-25 | 1992-05-25 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324462A true JPH05324462A (ja) | 1993-12-07 |
Family
ID=15075108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13217492A Pending JPH05324462A (ja) | 1992-05-25 | 1992-05-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324462A (ja) |
-
1992
- 1992-05-25 JP JP13217492A patent/JPH05324462A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970029014A (ko) | 데이타 프로세싱 시스템 및 방법 | |
| EP0212152A2 (en) | Microprocessor assisted memory to memory move apparatus | |
| US6374244B1 (en) | Data transfer device | |
| US5444852A (en) | I/O device interface having buffer mapped in processor memory addressing space and control registers mapped in processor I/O addressing space | |
| JPH05324462A (ja) | 情報処理装置 | |
| US7287110B2 (en) | Storage device for a multibus architecture | |
| JPH10187599A (ja) | デジタル信号処理装置 | |
| JPS645341B2 (ja) | ||
| KR200163540Y1 (ko) | 정적램 사용권 중재회로 | |
| JPH06103226A (ja) | 情報処理装置 | |
| KR910006792B1 (ko) | 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로 | |
| JPH0442342A (ja) | バス調停回路 | |
| JPH08249289A (ja) | メモリ制御装置およびその制御方法 | |
| JPH0368046A (ja) | メモリアクセス方式 | |
| JPS62175852A (ja) | レジスタアクセス装置 | |
| JPS60159954A (ja) | メモリ制御方式 | |
| JPS63251851A (ja) | Ｄｍａメモリの構成 | |
| JPS60245060A (ja) | マイクロコンピユ−タ装置 | |
| JPS63231632A (ja) | プライオリテイエンコ−ダ | |
| JPH0520253A (ja) | データ処理装置 | |
| JPH0476643A (ja) | 主記憶初期化制御方式 | |
| JPS63217444A (ja) | 多重ポ−トメモリ | |
| JPH03105440A (ja) | 共有メモリアクセス方式 | |
| JPS58197536A (ja) | デバイス選択方式 | |
| JPS6255742A (ja) | バンク切替方式 |