JPH0571985A - データ出力エンコーダ - Google Patents
データ出力エンコーダInfo
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- JPH0571985A JPH0571985A JP3265328A JP26532891A JPH0571985A JP H0571985 A JPH0571985 A JP H0571985A JP 3265328 A JP3265328 A JP 3265328A JP 26532891 A JP26532891 A JP 26532891A JP H0571985 A JPH0571985 A JP H0571985A
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- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/1076—Detection or location of converter hardware failure, e.g. power supply failure, open or short circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/143—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit in pattern-reading type converters, e.g. having both absolute and incremental tracks on one disc or strip
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- H—ELECTRICITY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H03M1/24—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip
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- H03M1/24—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip
- H03M1/28—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip with non-weighted coding
- H03M1/30—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip with non-weighted coding incremental
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Length Measuring Devices With Unspecified Measuring Means (AREA)
Abstract
(57)【要約】
【目的】 電源を切ったり、専用の信号線を設けること
なく、内部エラー情報や自己診断情報の保持状態の解除
を可能とする。 【構成】 外部からの出力要求信号ＲＥＱの変化状態を
リセットパルス発生器１４０で監視し、該変化状態が所
定パターンであるときに、リセットパルスＲＥＳを発生
して、ＲＳ−フリップフロップ１１０による内部エラー
情報や自己診断情報の保持状態ＥＲＳＴを解除する。
なく、内部エラー情報や自己診断情報の保持状態の解除
を可能とする。 【構成】 外部からの出力要求信号ＲＥＱの変化状態を
リセットパルス発生器１４０で監視し、該変化状態が所
定パターンであるときに、リセットパルスＲＥＳを発生
して、ＲＳ−フリップフロップ１１０による内部エラー
情報や自己診断情報の保持状態ＥＲＳＴを解除する。
Description
【０００１】
【産業上の利用分野】本発明は、検出位置をデータとし
て外部に出力するデータ出力エンコーダに係り、特に、
エンコーダの内部エラー情報や自己診断情報を外部に出
力した後、通信相手側でこの保持状態を容易に解除する
ことが可能なデータ出力エンコーダに関するものであ
る。
て外部に出力するデータ出力エンコーダに係り、特に、
エンコーダの内部エラー情報や自己診断情報を外部に出
力した後、通信相手側でこの保持状態を容易に解除する
ことが可能なデータ出力エンコーダに関するものであ
る。
【０００２】
【従来の技術】検出位置をデータとして外部に出力する
データ出力エンコーダの中には、例えばスケールの移動
速度が異常に速く、検出器の応答限界を超えてしまった
時に発生する内部エラー情報や自己診断情報を保持し
て、外部に出力可能なものがある。
データ出力エンコーダの中には、例えばスケールの移動
速度が異常に速く、検出器の応答限界を超えてしまった
時に発生する内部エラー情報や自己診断情報を保持し
て、外部に出力可能なものがある。
【０００３】ここで、エラー情報や自己診断情報を保持
しているのは、エラー信号等の発生が一時的であったと
しても、これを確実に外部に伝えるためである。
しているのは、エラー信号等の発生が一時的であったと
しても、これを確実に外部に伝えるためである。
【０００４】一方、エラー情報や自己診断情報を外部の
通信相手側に転送した後は、その後、新たに発生するエ
ラー情報や自己診断情報を得るために、通信相手側か
ら、これらの保持状態を解除する必要がある。
通信相手側に転送した後は、その後、新たに発生するエ
ラー情報や自己診断情報を得るために、通信相手側か
ら、これらの保持状態を解除する必要がある。
【０００５】従って従来は、エンコーダの電源を一度切
り、再度電源を投入して、電源投入時にこれらの情報を
自動的にリセットするシーケンスを再び実行させるよう
にしたり、あるいは、前記エラー情報や自己診断情報の
保持状態を解除するためのリセット専用線を設けてい
た。
り、再度電源を投入して、電源投入時にこれらの情報を
自動的にリセットするシーケンスを再び実行させるよう
にしたり、あるいは、前記エラー情報や自己診断情報の
保持状態を解除するためのリセット専用線を設けてい
た。
【０００６】
【発明が解決しようとする課題】しかしなから、前者の
エンコーダの電源を一度切る方法では、電源投入時は、
通常、様々な自己診断が合せて行われるため起動に時間
が掛ることから、エラー情報や自己診断情報の保持状態
の解除動作に余計な時間が掛ってしまう。
エンコーダの電源を一度切る方法では、電源投入時は、
通常、様々な自己診断が合せて行われるため起動に時間
が掛ることから、エラー情報や自己診断情報の保持状態
の解除動作に余計な時間が掛ってしまう。
【０００７】一方、後者のリセット専用線を設ける方法
では、消費電力、スペース、コストの増大を招く等の問
題点を有していた。
では、消費電力、スペース、コストの増大を招く等の問
題点を有していた。
【０００８】本発明は、前記従来の問題点を解消するべ
くなされたもので、電源を切ったり、専用線を設けるこ
となく、内部エラー情報や自己診断情報の保持状態の解
除を容易に行うことが可能なデータ出力エンコーダを提
供することを目的とする。
くなされたもので、電源を切ったり、専用線を設けるこ
となく、内部エラー情報や自己診断情報の保持状態の解
除を容易に行うことが可能なデータ出力エンコーダを提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、検出位置をデ
ータとして外部に出力するデータ出力エンコーダにおい
て、内部エラー情報や自己診断情報を保持する手段と、
外部からの出力要求信号を受けてデータを出力する手段
と、該出力要求信号の変化状態を監視する手段と、該変
化状態が所定パターンである時に、前記エラー情報や自
己診断情報の保持状態を解除する手段とを備えることに
より、前記目的を達成したものである。
ータとして外部に出力するデータ出力エンコーダにおい
て、内部エラー情報や自己診断情報を保持する手段と、
外部からの出力要求信号を受けてデータを出力する手段
と、該出力要求信号の変化状態を監視する手段と、該変
化状態が所定パターンである時に、前記エラー情報や自
己診断情報の保持状態を解除する手段とを備えることに
より、前記目的を達成したものである。
【００１０】
【作用】本発明は、データ出力エンコーダには、通常、
外部からの出力要求信号を受けてデータを出力する手段
が設けられていることに着目してなされたものである。
即ち、通常は、この出力要求信号が所定状態になるとデ
ータを出力するものであり、この出力要求信号が前記所
定状態になっている期間は、通常非常に短い期間であ
る。
外部からの出力要求信号を受けてデータを出力する手段
が設けられていることに着目してなされたものである。
即ち、通常は、この出力要求信号が所定状態になるとデ
ータを出力するものであり、この出力要求信号が前記所
定状態になっている期間は、通常非常に短い期間であ
る。
【００１１】そこで、本発明では、出力要求信号の変化
状態を監視し、該変化状態が所定パターンであるとき
に、内部エラー情報や自己診断情報の保持状態を解除す
るようにしている。
状態を監視し、該変化状態が所定パターンであるとき
に、内部エラー情報や自己診断情報の保持状態を解除す
るようにしている。
【００１２】従ってエンコーダの電源を一度切ったり、
あるいはリセット専用線を設けたりすることなく、内部
エラー情報や自己診断情報の保持状態を、容易に解除す
ることができる。
あるいはリセット専用線を設けたりすることなく、内部
エラー情報や自己診断情報の保持状態を、容易に解除す
ることができる。
【００１３】特に、前記所定パターンを、出力要求信号
が所定時間以上継続して入力されている状態とした場合
には、所定パターンの検出が容易である。
が所定時間以上継続して入力されている状態とした場合
には、所定パターンの検出が容易である。
【００１４】
【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図１は、本発明に係るアブソリュートエン
コーダの実施例の全体構成を示すブロック線図、図２
は、該アブソリュートエンコーダで用いられているスケ
ールと検出器の構成を示す斜視図である。
コーダの実施例の全体構成を示すブロック線図、図２
は、該アブソリュートエンコーダで用いられているスケ
ールと検出器の構成を示す斜視図である。
【００１６】本実施例は、低分解能で長波長の静電容量
式アブソリュートコードパターン１１〜１３、１５、１
６及び高分解能で短波長の光電式インクリメンタルコー
ドパターン１４が位置検出方向に形成されたスケール１
０と、前記静電容量式アブソリュートコードを低速で読
み取るための静電容量式検出器２０と、該静電容量式検
出器２０の出力を処理して、低分解能で長波長の静電容
量式アブソリュート信号を発生する静電容量式検出回路
３０と、該静電容量式検出回路３０からトラック毎に時
分割で出力される静電容量式アブソリュート信号をまと
めて静電容量式アブソリュートデータＣＡＰＤＡＴＡ
（パラレル信号）を作成するためのレジスタ４０と、前
記光電式インクリメンタルコードを高速で読み取るため
の光電式検出器５０と、該光電式検出器５０の出力を処
理して、高分解能で短波長の光電式インクリメンタル信
号を発生する光電式検出回路６０と、該光電式インクリ
メンタル信号を内挿して、高分解能で短波長の光電式ア
ブソリュート信号（パラレル信号）b3〜b0を発生する内
挿回路７０と、該内挿回路７０出力の光電式アブソリュ
ート信号の最上位桁に基づいて、前記静電容量式アブソ
リュート信号の最下位桁への桁上げ信号を発生する桁上
げ発生器８０と、前記静電容量式アブソリュート信号と
桁上げ信号を計数して、出力アブソリュート信号（シリ
アル信号）ＳＯの上位桁を作成するプリセット入力付ア
ップダウン（ＵＰ／ＤＮ）カウンタ９０と、前記レジス
タ４０出力の静電容量式アブソリュート信号と前記アッ
プダウンカウンタ９０の出力を比較し、差が大である時
にエラー信号ＥＲＲを発生する比較回路１００と、該比
較回路１００のＥＲＲ信号を保持するためのＲＳフリッ
プフロップ（Ｆ／Ｆ）１１０と、前記アップダウンカウ
ンタ９０出力（パラレル信号）を上位桁信号とし、前記
光電式アブソリュート信号を下位桁信号として外部にシ
リアルデータＳＯで出力するたるのパラレルイン−シリ
アルアウトのシフトレジスタ１２０と、外部の通信相手
側から入力されるシリアルデータ出力要求信号ＲＥＱに
応じてシフトクロックＳＣＫを発生し、前記シフトレジ
スタ１２０を駆動して前記シリアルデータＳＯを出力さ
せるためのシフトクロック発生器１３０と、前記出力要
求信号ＲＥＱが所定時間以上継続している時に、前記Ｒ
Ｓ−Ｆ／Ｆ１２０の保持状態を解除するためのリセット
パルスＲＥＳを発生するリセットパルス発生器１４０
と、前記内挿回路７０出力の光電式アブソリュート信号
b0、b1から２相方形波信号Ａ、Ｂを作成して外部に出力
するためのエクスクルーシブＯＲゲート１５０とから構
成されている。
式アブソリュートコードパターン１１〜１３、１５、１
６及び高分解能で短波長の光電式インクリメンタルコー
ドパターン１４が位置検出方向に形成されたスケール１
０と、前記静電容量式アブソリュートコードを低速で読
み取るための静電容量式検出器２０と、該静電容量式検
出器２０の出力を処理して、低分解能で長波長の静電容
量式アブソリュート信号を発生する静電容量式検出回路
３０と、該静電容量式検出回路３０からトラック毎に時
分割で出力される静電容量式アブソリュート信号をまと
めて静電容量式アブソリュートデータＣＡＰＤＡＴＡ
（パラレル信号）を作成するためのレジスタ４０と、前
記光電式インクリメンタルコードを高速で読み取るため
の光電式検出器５０と、該光電式検出器５０の出力を処
理して、高分解能で短波長の光電式インクリメンタル信
号を発生する光電式検出回路６０と、該光電式インクリ
メンタル信号を内挿して、高分解能で短波長の光電式ア
ブソリュート信号（パラレル信号）b3〜b0を発生する内
挿回路７０と、該内挿回路７０出力の光電式アブソリュ
ート信号の最上位桁に基づいて、前記静電容量式アブソ
リュート信号の最下位桁への桁上げ信号を発生する桁上
げ発生器８０と、前記静電容量式アブソリュート信号と
桁上げ信号を計数して、出力アブソリュート信号（シリ
アル信号）ＳＯの上位桁を作成するプリセット入力付ア
ップダウン（ＵＰ／ＤＮ）カウンタ９０と、前記レジス
タ４０出力の静電容量式アブソリュート信号と前記アッ
プダウンカウンタ９０の出力を比較し、差が大である時
にエラー信号ＥＲＲを発生する比較回路１００と、該比
較回路１００のＥＲＲ信号を保持するためのＲＳフリッ
プフロップ（Ｆ／Ｆ）１１０と、前記アップダウンカウ
ンタ９０出力（パラレル信号）を上位桁信号とし、前記
光電式アブソリュート信号を下位桁信号として外部にシ
リアルデータＳＯで出力するたるのパラレルイン−シリ
アルアウトのシフトレジスタ１２０と、外部の通信相手
側から入力されるシリアルデータ出力要求信号ＲＥＱに
応じてシフトクロックＳＣＫを発生し、前記シフトレジ
スタ１２０を駆動して前記シリアルデータＳＯを出力さ
せるためのシフトクロック発生器１３０と、前記出力要
求信号ＲＥＱが所定時間以上継続している時に、前記Ｒ
Ｓ−Ｆ／Ｆ１２０の保持状態を解除するためのリセット
パルスＲＥＳを発生するリセットパルス発生器１４０
と、前記内挿回路７０出力の光電式アブソリュート信号
b0、b1から２相方形波信号Ａ、Ｂを作成して外部に出力
するためのエクスクルーシブＯＲゲート１５０とから構
成されている。
【００１７】前記スケール１０上には、図３に詳細に示
す如く、波長が長い順に静電容量式の粗精度測定用第１
トラック１１、中間精度測定用第２トラック１２、微細
精度測定用第３トラック１３が形成され、該第３トラッ
ク１３は、更にその内部で位置検出方向に細かく分割さ
れて、光電式の第４トラック（光電式のメインスケー
ル）１４とされている。
す如く、波長が長い順に静電容量式の粗精度測定用第１
トラック１１、中間精度測定用第２トラック１２、微細
精度測定用第３トラック１３が形成され、該第３トラッ
ク１３は、更にその内部で位置検出方向に細かく分割さ
れて、光電式の第４トラック（光電式のメインスケー
ル）１４とされている。
【００１８】このように、静電容量式の第３トラックと
光電式の第４トラックが、物理的には同一のトラックを
共用するようにして、全体のスケール１０の幅を縮小す
ることができる。なお、静電容量式の第３トラックと光
電式の第４トラックを独立させることも可能である。
光電式の第４トラックが、物理的には同一のトラックを
共用するようにして、全体のスケール１０の幅を縮小す
ることができる。なお、静電容量式の第３トラックと光
電式の第４トラックを独立させることも可能である。
【００１９】図３において、１５は第１トラック用の伝
達電極、１６は第２トラック用の伝達電極である。
達電極、１６は第２トラック用の伝達電極である。
【００２０】前記静電容量式検出器２０は、図２に示さ
れる如く、前記メインスケール１０と対向して位置検出
方向に相対移動するようにされたピックアップ２２と、
該ピックアップ２２上に形成された、例えば８相交流信
号が順次印加される送信（駆動）電極２４と、前記第１
トラック１１用の受信電極２５と、前記第２トラック１
２用の受信電極２６とを備えている。なお、前記第３ト
ラック１３からの信号を受信する際には、前記受信電極
２５、２６が共に用いられる。
れる如く、前記メインスケール１０と対向して位置検出
方向に相対移動するようにされたピックアップ２２と、
該ピックアップ２２上に形成された、例えば８相交流信
号が順次印加される送信（駆動）電極２４と、前記第１
トラック１１用の受信電極２５と、前記第２トラック１
２用の受信電極２６とを備えている。なお、前記第３ト
ラック１３からの信号を受信する際には、前記受信電極
２５、２６が共に用いられる。
【００２１】ここで、光電式検出器５０を静電容量式検
出器２０が挟み込むような構造としているのは、静電容
量式による上位３トラック１１〜１３の検出値が、温度
変動等による外乱により、光電式による最下位トラック
１４の検出値とずれないようにするためである。
出器２０が挟み込むような構造としているのは、静電容
量式による上位３トラック１１〜１３の検出値が、温度
変動等による外乱により、光電式による最下位トラック
１４の検出値とずれないようにするためである。
【００２２】以下、静電容量式検出器２０の検出原理を
簡単に説明する。
簡単に説明する。
【００２３】図４は、説明の簡略化のため、１トラック
（図では第３トラック１３）分の測長範囲をもった静電
容量式アブソリュートエンコーダの電極パターンを模式
的に描いたものである。
（図では第３トラック１３）分の測長範囲をもった静電
容量式アブソリュートエンコーダの電極パターンを模式
的に描いたものである。
【００２４】この静電容量式アブソリュートエンコーダ
は、前記スケール１０と、該スケールに沿って一定の間
隔を維持して移動する前記ピックアップ２２で構成され
ている。
は、前記スケール１０と、該スケールに沿って一定の間
隔を維持して移動する前記ピックアップ２２で構成され
ている。
【００２５】該スケール１０及びピックアップ２２は、
それぞれガラス板やガラスエポキシ板等の絶縁体上に、
導電パターンをエッチングで形成して電極としている。
それぞれガラス板やガラスエポキシ板等の絶縁体上に、
導電パターンをエッチングで形成して電極としている。
【００２６】前記ピックアップ２２上の送信電極２４に
印加された電圧は、スケール１０上のトラック電極１３
に容量結合を介して伝達される。更に、スケール１０上
のトラック電極１３と伝達電極（例えば１５）は配線で
結合され、該伝達電極１７とピックアップ２２上の受信
電極（例えば２５）は、容量により結合されている。従
って、容量に応じた信号が受信電極２５により得られ
る。
印加された電圧は、スケール１０上のトラック電極１３
に容量結合を介して伝達される。更に、スケール１０上
のトラック電極１３と伝達電極（例えば１５）は配線で
結合され、該伝達電極１７とピックアップ２２上の受信
電極（例えば２５）は、容量により結合されている。従
って、容量に応じた信号が受信電極２５により得られ
る。
【００２７】なお、スケール１０上の各トラックと伝達
電極１７のピッチは各々異なるので、相互を結ぶ配線の
傾きはスケール上の位置により違っている。
電極１７のピッチは各々異なるので、相互を結ぶ配線の
傾きはスケール上の位置により違っている。
【００２８】前記送信電極２４は、例えば８本毎に接続
された電極群から構成されており、各電極要素間の電気
的接続は、回路基板で自由に選択できるようになってい
る。
された電極群から構成されており、各電極要素間の電気
的接続は、回路基板で自由に選択できるようになってい
る。
【００２９】受信電極２５のピッチは、送信電極２４の
１組に相当する長さとされ、該受信電極２５の検出方向
長さは、送信電極２４の半波長分（４本分）の長さとさ
れている。
１組に相当する長さとされ、該受信電極２５の検出方向
長さは、送信電極２４の半波長分（４本分）の長さとさ
れている。
【００３０】今仮にピックアップ２２とスケール１０の
位置関係を固定して、送信電極２４の相互接続を、１番
目〜４番目、２番目〜５番目、３番目〜６番目・・・と
順次８種類変更してやり、各々の場合について送信電極
２４と受信電極２５間の静電容量を測定すると、１周期
の正弦波上で４５°ずつ位相のずれた各点に相当する容
量となる。逆に特定の接続を選んで、ピックアップ２２
とスケール１０の相対位置を動かすと、同じ正弦波上
を、ピックアップ２２の動きに応じて移動していくこと
が分かる。これが静電容量式エンコーダの検出原理であ
り、移動方向の判別は、送信電極２４の組合せを変え
て、位相変化の方向を確認することにより行う。
位置関係を固定して、送信電極２４の相互接続を、１番
目〜４番目、２番目〜５番目、３番目〜６番目・・・と
順次８種類変更してやり、各々の場合について送信電極
２４と受信電極２５間の静電容量を測定すると、１周期
の正弦波上で４５°ずつ位相のずれた各点に相当する容
量となる。逆に特定の接続を選んで、ピックアップ２２
とスケール１０の相対位置を動かすと、同じ正弦波上
を、ピックアップ２２の動きに応じて移動していくこと
が分かる。これが静電容量式エンコーダの検出原理であ
り、移動方向の判別は、送信電極２４の組合せを変え
て、位相変化の方向を確認することにより行う。
【００３１】このように送信電極の接続を変更すること
により、図５に示すような正弦（ＳＩＮ）波と余弦（Ｃ
ＯＳ）波の容量波形が得られるので、静電容量式検出回
路３０で tan -1（sin Ｘ／cos Ｘ） の演算を行うことにより、位置Ｘの値を求めることがで
きる。
により、図５に示すような正弦（ＳＩＮ）波と余弦（Ｃ
ＯＳ）波の容量波形が得られるので、静電容量式検出回
路３０で tan -1（sin Ｘ／cos Ｘ） の演算を行うことにより、位置Ｘの値を求めることがで
きる。
【００３２】なお、静電容量式検出器の詳細な構成及び
作用は、出願人が先に提案した特願平２−１３２４３４
及び特願平２−１６９６５４に説明されているので、詳
細な説明は省略する。
作用は、出願人が先に提案した特願平２−１３２４３４
及び特願平２−１６９６５４に説明されているので、詳
細な説明は省略する。
【００３３】前記レジスタ４０は、静電容量式検出器２
０の３つのトラックから得られる信号を合成して出力す
る機能を有する。
０の３つのトラックから得られる信号を合成して出力す
る機能を有する。
【００３４】即ち、前記静電容量式検出回路３０で得ら
れた上位３トラック分のデータは、図６に示すように例
えば３ビットずつの重なり部分を持っている。これは、
各トラックの誤差と量子化誤差により、下位のトラック
を正確に指定できなくなることを避けるための余裕ビッ
トの重なりである。そこで、前記レジスタ４０は、各ト
ラックに対応するデータを時分割で受入れて、重なり部
分が互いに所定の差以内であることを確認し、合成して
出力する。
れた上位３トラック分のデータは、図６に示すように例
えば３ビットずつの重なり部分を持っている。これは、
各トラックの誤差と量子化誤差により、下位のトラック
を正確に指定できなくなることを避けるための余裕ビッ
トの重なりである。そこで、前記レジスタ４０は、各ト
ラックに対応するデータを時分割で受入れて、重なり部
分が互いに所定の差以内であることを確認し、合成して
出力する。
【００３５】なお、重なり部分のデータが異なる時は、
例えば正しい値として下位のデータを採用することがで
きる。この際、重なり部分のデータの差が規定値より大
きい場合には、異常の発生であると解釈してエラー信号
を発生することができる。
例えば正しい値として下位のデータを採用することがで
きる。この際、重なり部分のデータの差が規定値より大
きい場合には、異常の発生であると解釈してエラー信号
を発生することができる。
【００３６】又、前記光電式検出器５０は、図７に詳細
に示す如く、前記静電容量式検出器のピックアップ２２
と一体的に移動するスリット板５２と、前記ピックアッ
プ２２の中央部に形成された開口２２Ａ（図２参照）を
介して、前記スケール１０上の第４トラック１４（第３
トラック１３と共通）に拡散光を照射するための、点光
源に近い特性を有する発光ダイオード５４と、スケール
１０又は第４トラック１４の表面で反射され、互いに位
相が９０°ずつずれた、前記スリット板５２上の４つの
インデックススケール５３によって変調された光をそれ
ぞれ受光するための４つのフォトトランジスタ５６と、
から構成されている。
に示す如く、前記静電容量式検出器のピックアップ２２
と一体的に移動するスリット板５２と、前記ピックアッ
プ２２の中央部に形成された開口２２Ａ（図２参照）を
介して、前記スケール１０上の第４トラック１４（第３
トラック１３と共通）に拡散光を照射するための、点光
源に近い特性を有する発光ダイオード５４と、スケール
１０又は第４トラック１４の表面で反射され、互いに位
相が９０°ずつずれた、前記スリット板５２上の４つの
インデックススケール５３によって変調された光をそれ
ぞれ受光するための４つのフォトトランジスタ５６と、
から構成されている。
【００３７】本実施例においては、１光源４受光素子に
より、位相の異なる正弦波を得ているので、スリット板
５２とスケール１０間のギャップ変動や、温度変動に強
い安定した所定ピッチの正弦波が得られる。
より、位相の異なる正弦波を得ているので、スリット板
５２とスケール１０間のギャップ変動や、温度変動に強
い安定した所定ピッチの正弦波が得られる。
【００３８】なお、この光電式検出器５０及び、その出
力を処理して位相が９０°ずれた２相の正弦波信号を発
生する光電式検出回路６０の詳細な構成及び作用は、特
開平１−１８７４１３等に開示されているので、説明は
省略する。
力を処理して位相が９０°ずれた２相の正弦波信号を発
生する光電式検出回路６０の詳細な構成及び作用は、特
開平１−１８７４１３等に開示されているので、説明は
省略する。
【００３９】前記内挿回路７０の詳細な構成及び作用に
ついては、特開平１−２１２３１４に記載されているの
で、詳細な説明は省略する。
ついては、特開平１−２１２３１４に記載されているの
で、詳細な説明は省略する。
【００４０】この内挿回路７０は、例えば図８の上段に
示すような、光電式検出回路６０のアナログ出力波形を
波形成形して得られる、９０°位相差の２相方形波信号
から、抵抗分割により、最終的に図８の下段に示すよう
なバイナリ（ＢＩＮ）コードの信号b0〜b3を得る。この
バイナリコードの信号b3〜b0が、前記桁上げ発生器８０
に入力される。
示すような、光電式検出回路６０のアナログ出力波形を
波形成形して得られる、９０°位相差の２相方形波信号
から、抵抗分割により、最終的に図８の下段に示すよう
なバイナリ（ＢＩＮ）コードの信号b0〜b3を得る。この
バイナリコードの信号b3〜b0が、前記桁上げ発生器８０
に入力される。
【００４１】この桁上げ発生器８０は、例えば図９に示
す如く構成されており、図１０に示すタイムチャートの
如く、共通の遅延素子８６を含む立上りエッジ検出回路
８２と立下りエッジ検出回路８４で、最上位桁信号b3の
エッジを観測し、ＲＳ−Ｆ／Ｆ８８等を介して方向判別
信号ＵＰとカウントパルス信号ＣＰを出力する。
す如く構成されており、図１０に示すタイムチャートの
如く、共通の遅延素子８６を含む立上りエッジ検出回路
８２と立下りエッジ検出回路８４で、最上位桁信号b3の
エッジを観測し、ＲＳ−Ｆ／Ｆ８８等を介して方向判別
信号ＵＰとカウントパルス信号ＣＰを出力する。
【００４２】該桁上げ発生器８０で作られた計数パルス
は、前記アップダウンカウンタ９０に入力され、光電式
検出回路６０で作れるアブソリュートデータを超える桁
のデータが作られる。この桁のデータは、図６に示した
如く、静電容量式検出部のレジスタ４０でも作られてい
るため、これと比較して、補正する。
は、前記アップダウンカウンタ９０に入力され、光電式
検出回路６０で作れるアブソリュートデータを超える桁
のデータが作られる。この桁のデータは、図６に示した
如く、静電容量式検出部のレジスタ４０でも作られてい
るため、これと比較して、補正する。
【００４３】即ち、例えば図１１に示すような構成の前
記比較回路１００において、レジスタ４０の値（入力
Ａ）とカウンタ９０の値（入力Ｂ）が比較される。具体
的には、比較する入力Ａ、Ｂを加算器（減算器）１０２
に入力し、結果をデコーダ１０４で判定する。
記比較回路１００において、レジスタ４０の値（入力
Ａ）とカウンタ９０の値（入力Ｂ）が比較される。具体
的には、比較する入力Ａ、Ｂを加算器（減算器）１０２
に入力し、結果をデコーダ１０４で判定する。
【００４４】図１２は、デコーダ１０４の真理値表の例
を示したもので、この真理値表は、差が±２以上のと
き、立上がりエッジ検出回路１０６からＥＲＲ信号が発
生するようにしている。このＥＲＲ信号により、前記カ
ウンタ９０がプリセットされ、もう１回データをロード
する。
を示したもので、この真理値表は、差が±２以上のと
き、立上がりエッジ検出回路１０６からＥＲＲ信号が発
生するようにしている。このＥＲＲ信号により、前記カ
ウンタ９０がプリセットされ、もう１回データをロード
する。
【００４５】なお、デコーダ１０４後段の２つのＤタイ
プ（Ｄ−）Ｆ／ＦとＡＮＤゲートで構成される立上りエ
ッジ検出回路１０６は、カウンタ９０に入力するＥＲＲ
信号（ＬＤ信号）の発生を検出し、適当な幅（クロック
ＣＫ２の周期と一致）を持ったパルス信号に変換する目
的で使用されている。
プ（Ｄ−）Ｆ／ＦとＡＮＤゲートで構成される立上りエ
ッジ検出回路１０６は、カウンタ９０に入力するＥＲＲ
信号（ＬＤ信号）の発生を検出し、適当な幅（クロック
ＣＫ２の周期と一致）を持ったパルス信号に変換する目
的で使用されている。
【００４６】この比較回路１００のタイムチャートを図
１３に示す。
１３に示す。
【００４７】この比較回路１００により、カウンタ９０
の値が上位の絶対値を検出する静電容量式のアブソリュ
ートデータとずれていた場合、ＥＲＲ信号が発生される
と共に、本実施例では、自動的に正しい絶対値に更新さ
れる。
の値が上位の絶対値を検出する静電容量式のアブソリュ
ートデータとずれていた場合、ＥＲＲ信号が発生される
と共に、本実施例では、自動的に正しい絶対値に更新さ
れる。
【００４８】なお、比較回路１００の機能は、マイクロ
コンピュータによるソフトウェア演算でも容易に実現で
きる。
コンピュータによるソフトウェア演算でも容易に実現で
きる。
【００４９】前記ＲＳ−Ｆ／Ｆ１１０は、例えば図１４
に示す如く、２つのＮＯＲゲート１１１、１１２を用い
て構成されている。
に示す如く、２つのＮＯＲゲート１１１、１１２を用い
て構成されている。
【００５０】このＲＳ−Ｆ／Ｆ１１０は、前記比較回路
１００でエラー信号ＥＲＲが発生された時に、その状態
を保持し、前記リセットパルス発生器１４０からリセッ
トパルスＲＥＳが入力された時に、該エラー信号ＥＲＲ
の保持状態を解除する。
１００でエラー信号ＥＲＲが発生された時に、その状態
を保持し、前記リセットパルス発生器１４０からリセッ
トパルスＲＥＳが入力された時に、該エラー信号ＥＲＲ
の保持状態を解除する。
【００５１】ここで、ＲＳ−Ｆ／Ｆ１１０でエラー信号
ＥＲＲを保持しているのは、絶対値検出の下位２ビット
を信号Ａ、Ｂとしてインクリメンタル出力する場合、エ
ラー信号ＥＲＲの発生が一時的であったとしても、それ
を保持し、シリアルデータＳＯの中に、その情報を出力
して、通信相手側でインクリメンタルデータに異常が発
生したことを知ることができるようにするためである。
ＥＲＲを保持しているのは、絶対値検出の下位２ビット
を信号Ａ、Ｂとしてインクリメンタル出力する場合、エ
ラー信号ＥＲＲの発生が一時的であったとしても、それ
を保持し、シリアルデータＳＯの中に、その情報を出力
して、通信相手側でインクリメンタルデータに異常が発
生したことを知ることができるようにするためである。
【００５２】即ち、一時的なエラー信号ＥＲＲを保持す
るＲＳ−Ｆ／Ｆ１１０の出力ＥＲＳＴも、シフトレジス
タ１１０に格納され、これによって、例えばシリアルデ
ータＳＯの最初のビットがエラー状態を示すようにされ
る。
るＲＳ−Ｆ／Ｆ１１０の出力ＥＲＳＴも、シフトレジス
タ１１０に格納され、これによって、例えばシリアルデ
ータＳＯの最初のビットがエラー状態を示すようにされ
る。
【００５３】前記リセットパルス発生器１４０は、図１
５に示す如く、例えば３個のＤ−Ｆ／Ｆ１４１、１４
２、１４３と、各Ｄ−Ｆ／Ｆ１４１、１４２、１４３の
出力Ｑ１、Ｑ２、Ｑ３の論理積を出力するＡＮＤゲート
１４４とから構成されている。
５に示す如く、例えば３個のＤ−Ｆ／Ｆ１４１、１４
２、１４３と、各Ｄ−Ｆ／Ｆ１４１、１４２、１４３の
出力Ｑ１、Ｑ２、Ｑ３の論理積を出力するＡＮＤゲート
１４４とから構成されている。
【００５４】このリセットパルス発生器１４０は、その
入力信号ＩＮ、即ち出力要求信号ＲＥＱのＨレベルが、
クロックＣＫ１の例えば３周期（３×Ｔckl）以上継続
すると、Ｄ−Ｆ／Ｆ１４１、１４２、１４３の出力Ｑ
１、Ｑ２、Ｑ３が全てＨレベルとなり、ＡＮＤゲート１
４４の出力がＨレベルとなって、リセットパルスＲＥＳ
を発生する。従って、ＲＳ−Ｆ／Ｆ１１０の出力ＥＲＳ
ＴがＬレベルとなって、エラー保持状態が解除される。
入力信号ＩＮ、即ち出力要求信号ＲＥＱのＨレベルが、
クロックＣＫ１の例えば３周期（３×Ｔckl）以上継続
すると、Ｄ−Ｆ／Ｆ１４１、１４２、１４３の出力Ｑ
１、Ｑ２、Ｑ３が全てＨレベルとなり、ＡＮＤゲート１
４４の出力がＨレベルとなって、リセットパルスＲＥＳ
を発生する。従って、ＲＳ−Ｆ／Ｆ１１０の出力ＥＲＳ
ＴがＬレベルとなって、エラー保持状態が解除される。
【００５５】前記シフトレジスタ１２０は、パラレルデ
ータ信号をシルアルデータ信号に変換してから、通信相
手側（外部）にシリアルデータＳＯをシリアル転送す
る。
ータ信号をシルアルデータ信号に変換してから、通信相
手側（外部）にシリアルデータＳＯをシリアル転送す
る。
【００５６】即ち、通常状態では、図１６に示す如く、
出力要求信号ＲＥＱがＨレベルになることで、通信相手
側からデータ要求があったことが知らされると、このＲ
ＥＱ信号受信から通信相手側で受信可能になるまで、予
め定められた時間が経過した後、前記シフトクロック発
生器１３０がシフトレジスタ１２０にシフトクロックＳ
ＣＫを与え、シフトレジスタ１２０からシリアルデータ
ＳＯがシリアルで出力される。この時シフトクロック発
生器１３０からシフトレジスタ１２０に与えられるクロ
ック数は、全データのビット数をn とすると、n −１と
なる。
出力要求信号ＲＥＱがＨレベルになることで、通信相手
側からデータ要求があったことが知らされると、このＲ
ＥＱ信号受信から通信相手側で受信可能になるまで、予
め定められた時間が経過した後、前記シフトクロック発
生器１３０がシフトレジスタ１２０にシフトクロックＳ
ＣＫを与え、シフトレジスタ１２０からシリアルデータ
ＳＯがシリアルで出力される。この時シフトクロック発
生器１３０からシフトレジスタ１２０に与えられるクロ
ック数は、全データのビット数をn とすると、n −１と
なる。
【００５７】この通常状態で通信相手側から入力される
データ要求信号ＲＥＱのＨレベル継続時間は、通常、ク
ロックＣＫ１の１周期Ｔckl 程度であり、リセットパル
ス発生器１４０の３個のＤ−Ｆ／Ｆ１４１、１４２、１
４３の出力Ｑ１、Ｑ２、Ｑ３が全てＨレベルになる時間
（３×Ｔckl ）より短いため、リセットパルスＲＥＳは
発生されず、エラー信号ＥＲＲが発生した時には、その
状態がＲＳ−Ｆ／Ｆ１１０で維持される。
データ要求信号ＲＥＱのＨレベル継続時間は、通常、ク
ロックＣＫ１の１周期Ｔckl 程度であり、リセットパル
ス発生器１４０の３個のＤ−Ｆ／Ｆ１４１、１４２、１
４３の出力Ｑ１、Ｑ２、Ｑ３が全てＨレベルになる時間
（３×Ｔckl ）より短いため、リセットパルスＲＥＳは
発生されず、エラー信号ＥＲＲが発生した時には、その
状態がＲＳ−Ｆ／Ｆ１１０で維持される。
【００５８】通信相手側では、出力要求信号ＲＥＱをＨ
レベルにすることで、エラー状態信号と絶対値データを
共に受信することができる。
レベルにすることで、エラー状態信号と絶対値データを
共に受信することができる。
【００５９】もしエラー状態信号が論理１であり、エラ
ーが発生しているという情報が得られた場合には、図１
７に示す如く、引続きＲＥＱ信号を３×Ｔckl 以上Ｈレ
ベルに保持する。又は、一度ＲＥＱ信号をＬレベルに戻
してから、再度３×Ｔckl 以上Ｈレベルに保持してもよ
い。
ーが発生しているという情報が得られた場合には、図１
７に示す如く、引続きＲＥＱ信号を３×Ｔckl 以上Ｈレ
ベルに保持する。又は、一度ＲＥＱ信号をＬレベルに戻
してから、再度３×Ｔckl 以上Ｈレベルに保持してもよ
い。
【００６０】すると、リセットパルス発生器１４０の出
力がオンとなり、ＲＳ−Ｆ／Ｆ１１０にリセットパルス
ＲＥＳが入力される結果、該ＲＳ−Ｆ／Ｆ１１０による
エラー信号の保持状態ＥＲＳＴが解除される。
力がオンとなり、ＲＳ−Ｆ／Ｆ１１０にリセットパルス
ＲＥＳが入力される結果、該ＲＳ−Ｆ／Ｆ１１０による
エラー信号の保持状態ＥＲＳＴが解除される。
【００６１】本実施例においては、ＲＥＱ信号が所定時
間以上Ｈレベルである時にエラー解除要求と判定するよ
うにしているので、該要求の判定が容易である。
間以上Ｈレベルである時にエラー解除要求と判定するよ
うにしているので、該要求の判定が容易である。
【００６２】なお、エラーＲＥＱ信号に基づいてエラー
解除要求を判定する方法はこれに限定されず、例えば、
ＲＥＱ信号に特定の信号レベルパターンを与えたときの
み、リセットを行うようにしてもよい。この場合は、リ
セットパルス発生器１４０のＡＮＤゲートを、パターン
に合せたデコーダに変更すればよい。
解除要求を判定する方法はこれに限定されず、例えば、
ＲＥＱ信号に特定の信号レベルパターンを与えたときの
み、リセットを行うようにしてもよい。この場合は、リ
セットパルス発生器１４０のＡＮＤゲートを、パターン
に合せたデコーダに変更すればよい。
【００６３】又、本実施例においては、リセットパルス
発生器１４０を、Ｄ−Ｆ／Ｆ１４１〜１４３を用いて構
成しているので、簡単なデジタルフィルタをＤ−Ｆ／Ｆ
で構成したことと同じになり、クロックＣＫ１の周期を
短くし、Ｄ−Ｆ／Ｆの段数を増やすことで、ＲＥＱ信号
に対するノイズ耐性を向上することができる。
発生器１４０を、Ｄ−Ｆ／Ｆ１４１〜１４３を用いて構
成しているので、簡単なデジタルフィルタをＤ−Ｆ／Ｆ
で構成したことと同じになり、クロックＣＫ１の周期を
短くし、Ｄ−Ｆ／Ｆの段数を増やすことで、ＲＥＱ信号
に対するノイズ耐性を向上することができる。
【００６４】なお、前記実施例においては、本発明が、
低分解能で長波長の静電容量式検出器と、高分解能で短
波長の光電式インクリメンタル検出器を組合せたアブソ
リュートエンコーダに適用されていたが、本発明の適用
範囲はこれに限定されない。
低分解能で長波長の静電容量式検出器と、高分解能で短
波長の光電式インクリメンタル検出器を組合せたアブソ
リュートエンコーダに適用されていたが、本発明の適用
範囲はこれに限定されない。
【００６５】例えば静電容量式や光電式以外の他の方式
のアブソリュート又はインクリメンタルエンコーダにも
同様に適用できる。更に、エンコーダの種類もリニアエ
ンコーダに限定されず、ロータリーエンコーダにも同様
に適用できる。又、出力データの種類もシリアルデータ
に限定されず、要求によってインクリメンタルデータ又
は他のデータを出力するようにしたエンコーダにも同様
に適用できる。
のアブソリュート又はインクリメンタルエンコーダにも
同様に適用できる。更に、エンコーダの種類もリニアエ
ンコーダに限定されず、ロータリーエンコーダにも同様
に適用できる。又、出力データの種類もシリアルデータ
に限定されず、要求によってインクリメンタルデータ又
は他のデータを出力するようにしたエンコーダにも同様
に適用できる。
【００６６】
【発明の効果】以上説明した通り、本発明によれば、電
源を切ったり、信号線を設けることなく、エンコーダ側
に簡単な回路を付加するだけで、容易に内部エラー情報
や事故診断情報の保持状態を解除することができるとい
う優れた効果を有する。
源を切ったり、信号線を設けることなく、エンコーダ側
に簡単な回路を付加するだけで、容易に内部エラー情報
や事故診断情報の保持状態を解除することができるとい
う優れた効果を有する。
【図１】図１は、本発明の実施例の全体構成を示すブロ
ック線図である。
ック線図である。
【図２】図２は、実施例のスケールと検出器の構成を示
す斜視図である。
す斜視図である。
【図３】図３は、実施例のスケールパターンを、その一
部を拡大して示す平面図である。
部を拡大して示す平面図である。
【図４】図４は、静電容量式検出器の動作を説明するた
めの斜視図である。
めの斜視図である。
【図５】図５は、静電容量式検出器の出力波形の例を示
す線図である。
す線図である。
【図６】図６は、実施例のレジスタ及び比較回路の作用
を説明するための、データ構成を示す線図である。
を説明するための、データ構成を示す線図である。
【図７】図７は、実施例の光電式検出器の構成を示す縦
断面図である。
断面図である。
【図８】図８は、実施例における光電式検出回路出力と
内挿回路出力のバイナリコード信号の関係の例を示すタ
イムチャートである。
内挿回路出力のバイナリコード信号の関係の例を示すタ
イムチャートである。
【図９】図９は、実施例で用いられている桁上げ発生器
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１０】図１０は、前記桁上げ発生器の動作を示すタ
イムチャートである。
イムチャートである。
【図１１】図１１は、実施例で用いられている比較回路
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１２】図１２は、前記比較回路で用いられているデ
コーダの真理値表を示す線図である。
コーダの真理値表を示す線図である。
【図１３】図１３は、前記比較回路の動作を示すタイム
チャートである。
チャートである。
【図１４】図１４は、実施例で用いられているＲＳフリ
ップフロップの構成例を示す回路図である。
ップフロップの構成例を示す回路図である。
【図１５】図１５は、実施例で用いられているリセット
パルス発生器の構成例を示す回路図である。
パルス発生器の構成例を示す回路図である。
【図１６】図１６は、実施例における通常出力状態の各
部信号波形の例を示すタイムチャートである。
部信号波形の例を示すタイムチャートである。
【図１７】図１７は、実施例におけるリセット状態の各
部信号波形の例を示すタイムチャートである。
部信号波形の例を示すタイムチャートである。
１０…スケール、 ２０…静電容量式検出器、 ３０…静電容量式検出回路、 ５０…光電式検出器、 ６０…光電式検出回路、 ９０…プリセット入力付アップダウンカウンタ、 １００…比較回路、 １１０…ＲＳフリップフロップ、 １２０…パラレルイン−シリアルアウトシフトレジス
タ、 １３０…シフトクロック発生器、 １４０…リセットパルス発生器、 １５０…エクスクルーシブＯＲゲート。
タ、 １３０…シフトクロック発生器、 １４０…リセットパルス発生器、 １５０…エクスクルーシブＯＲゲート。
Claims (2)
- 【請求項１】検出位置をデータとして外部に出力するデ
ータ出力エンコーダにおいて、 内部エラー情報や自己診断情報を保持する手段と、 外部からの出力要求信号を受けてデータを出力する手段
と、 該出力要求信号の変化状態を監視する手段と、 該変化状態が所定パターンである時に、前記エラー情報
や自己診断情報の保持状態を解除する手段と、 を備えたことを特徴とするデータ出力エンコーダ。 - 【請求項２】請求項１において、前記所定パターンを、
出力要求信号が所定時間以上継続して入力されている状
態としたことを特徴とするデータ出力エンコーダ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265328A JP2504881B2 (ja) | 1991-09-17 | 1991-09-17 | デ―タ出力エンコ―ダ |
| US07/943,548 US5485468A (en) | 1991-09-17 | 1992-09-11 | Data output encoder having resetting mechanism |
| FR9210955A FR2681485A1 (fr) | 1991-09-17 | 1992-09-15 | Codeur de donnees de position. |
| DE4231197A DE4231197C2 (de) | 1991-09-17 | 1992-09-17 | Positionsdetektor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265328A JP2504881B2 (ja) | 1991-09-17 | 1991-09-17 | デ―タ出力エンコ―ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0571985A true JPH0571985A (ja) | 1993-03-23 |
| JP2504881B2 JP2504881B2 (ja) | 1996-06-05 |
Family
ID=17415668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265328A Expired - Fee Related JP2504881B2 (ja) | 1991-09-17 | 1991-09-17 | デ―タ出力エンコ―ダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5485468A (ja) |
| JP (1) | JP2504881B2 (ja) |
| DE (1) | DE4231197C2 (ja) |
| FR (1) | FR2681485A1 (ja) |
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| US6279248B1 (en) | 1999-09-22 | 2001-08-28 | Central Purchasing, Inc. | Digital measuring system having a multi-row encoder disk |
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