JPH0569413B2 - - Google Patents
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- JPH0569413B2 JPH0569413B2 JP17443888A JP17443888A JPH0569413B2 JP H0569413 B2 JPH0569413 B2 JP H0569413B2 JP 17443888 A JP17443888 A JP 17443888A JP 17443888 A JP17443888 A JP 17443888A JP H0569413 B2 JPH0569413 B2 JP H0569413B2
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- 239000010409 thin film Substances 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクテイブマトリクス型液晶表示器
に用いられる薄膜トランジスタアレイ、特にその
画素電極の接続部に関するものである。
に用いられる薄膜トランジスタアレイ、特にその
画素電極の接続部に関するものである。
［従来の技術］
第８図および第９図は、アクテイブマトリクス
型液晶表示器に用いられる薄膜トランジスタアレ
イの要部を示したものである。
型液晶表示器に用いられる薄膜トランジスタアレ
イの要部を示したものである。
同図において、１は絶縁性基板、２はゲート電
極、３はゲート絶縁層、４は半導体層、５は保護
絶縁層、６は上記半導体層とソース電極およびド
レイン電極とのオーミツクコンタクトを形成する
ための不純物半導体層、７はソース電極、８はド
レイン電極、９はITO（インジウム テイン オ
キサイド）により形成された画素電極、１０はソ
ース配線である。
極、３はゲート絶縁層、４は半導体層、５は保護
絶縁層、６は上記半導体層とソース電極およびド
レイン電極とのオーミツクコンタクトを形成する
ための不純物半導体層、７はソース電極、８はド
レイン電極、９はITO（インジウム テイン オ
キサイド）により形成された画素電極、１０はソ
ース配線である。
通常の薄膜トランジスタ形成工程では、同図か
ら明らかなように、ドレイン電極７を形成後、
ITOを推積し、これを塩化第二鉄系の溶液を用い
て所定の形状にエツチングして画素電極９のパタ
ーンを形成している。
ら明らかなように、ドレイン電極７を形成後、
ITOを推積し、これを塩化第二鉄系の溶液を用い
て所定の形状にエツチングして画素電極９のパタ
ーンを形成している。
［解決しようとする課題］
画素電極９に用いられるITO薄膜は柱状構造を
有して形成されるため、段差被覆性が悪い。その
ため、ITOを塩化第二鉄系のエツチング溶液を用
いてエツチングするときに、第８図の丸印で示し
た箇所、すなわちドレイン電極７の端部段差部に
おけるITOパターンの端部から、上記エツチング
溶液がドレイン電極７の端部段差に沿つて侵入
し、上記端部段差部でITOがエツチングされ、画
素電極９が断線するという問題があつた。
有して形成されるため、段差被覆性が悪い。その
ため、ITOを塩化第二鉄系のエツチング溶液を用
いてエツチングするときに、第８図の丸印で示し
た箇所、すなわちドレイン電極７の端部段差部に
おけるITOパターンの端部から、上記エツチング
溶液がドレイン電極７の端部段差に沿つて侵入
し、上記端部段差部でITOがエツチングされ、画
素電極９が断線するという問題があつた。
本発明は上記従来の課題に対してなされたもの
であり、画素電極９がエツチングにより断線しな
い薄膜トランジスタアレイを提供することを目的
としている。
であり、画素電極９がエツチングにより断線しな
い薄膜トランジスタアレイを提供することを目的
としている。
［課題を解決するための手段］
本発明は、薄膜トランジスタの、
ドレイン電極および／または、ゲート配線部に
形成された保持容量の上部電極に、 くし歯状部および／または延伸形成した腕部を
設け、上記くし歯状部および／または延伸形成し
た腕部を覆うようにITO（インジウム テイン
オキサイド）を用いた画素電極を形成したことを
特徴とする薄膜トランジスタアレイ により、上記課題の解決を図つている。
形成された保持容量の上部電極に、 くし歯状部および／または延伸形成した腕部を
設け、上記くし歯状部および／または延伸形成し
た腕部を覆うようにITO（インジウム テイン
オキサイド）を用いた画素電極を形成したことを
特徴とする薄膜トランジスタアレイ により、上記課題の解決を図つている。
［実施例］
以下、図面に基いて本発明における実施例の説
明を行う。
明を行う。
第１図および第２図は、本発明における第１の
実施例を示したものである。
実施例を示したものである。
同図において、１は絶縁性基板、２はゲート電
極、３はゲート絶縁層、４は非晶質シリコンを用
いた半導体層、５は保護絶縁層、６は非晶質シリ
コン中に不純物としてリンを含有した不純物半導
体層、７および８はTi（チタン）を用いたドレイ
ン電極およびソース電極、９はITOを用いた画素
電極、１０はソース配線である。
極、３はゲート絶縁層、４は非晶質シリコンを用
いた半導体層、５は保護絶縁層、６は非晶質シリ
コン中に不純物としてリンを含有した不純物半導
体層、７および８はTi（チタン）を用いたドレイ
ン電極およびソース電極、９はITOを用いた画素
電極、１０はソース配線である。
本例は、ドレイン電極７にくし歯状部７ａを設
け、このくし歯状部７ａを覆うように、ITOを用
いた画素電極９を形成したものである。
け、このくし歯状部７ａを覆うように、ITOを用
いた画素電極９を形成したものである。
画素電極９をパターニングするときに、第１図
の丸印からドレイン電極７の端部段差に沿つて侵
入するITOのエツチング液（塩化第二鉄系の溶
液）に対し、くし歯状部７ａの角が堰（せき）の
役目を果し、上記エツチング液のさらに奥への侵
入を防止することができ、画素電極９の断線を大
幅に減少することができる。しかしながら、くし
歯状部７ａの角で上記エツチング液の侵入を確実
に防止できるとは限らないため、くし歯状部７ａ
の角はできるだけ多く設けた方がよい。
の丸印からドレイン電極７の端部段差に沿つて侵
入するITOのエツチング液（塩化第二鉄系の溶
液）に対し、くし歯状部７ａの角が堰（せき）の
役目を果し、上記エツチング液のさらに奥への侵
入を防止することができ、画素電極９の断線を大
幅に減少することができる。しかしながら、くし
歯状部７ａの角で上記エツチング液の侵入を確実
に防止できるとは限らないため、くし歯状部７ａ
の角はできるだけ多く設けた方がよい。
第３図は本発明における第２の実施例を、第４
図は本発明における第３の実施例を示したもので
ある。
図は本発明における第３の実施例を示したもので
ある。
本例は、ドレイン電極７から延伸した腕部７ｂ
を設け、この腕部７ｂを覆うようにITOを用いた
画素電極９を形成したものであり、ドレイン電極
７の形状以外は、上記第１の実施例と同様であ
る。
を設け、この腕部７ｂを覆うようにITOを用いた
画素電極９を形成したものであり、ドレイン電極
７の形状以外は、上記第１の実施例と同様であ
る。
画素電極９をパターニングするときに、第３図
および第４図の丸印からドレイン電極の端部段差
に沿つて侵入するITOのエツチング液は、上記ド
レイン電極の端部段差全体に瞬時に侵入すること
はなく、奥に向かつて徐々に侵入してゆく。従つ
てITOのエツチング終了後に上記ドレイン電極の
端部段差全体にエツチング液が侵入していなけれ
ば画素電極９が断線することはない。
および第４図の丸印からドレイン電極の端部段差
に沿つて侵入するITOのエツチング液は、上記ド
レイン電極の端部段差全体に瞬時に侵入すること
はなく、奥に向かつて徐々に侵入してゆく。従つ
てITOのエツチング終了後に上記ドレイン電極の
端部段差全体にエツチング液が侵入していなけれ
ば画素電極９が断線することはない。
本例では、ドレイン電極７に腕部７ｂを設けた
ことによりドレイン電極７の端部の総延長を長く
することができるため、上記エツチング液が上記
ドレイン電極の端部段差全体に侵入する前に、
ITOのエツチングを終了させることができ、画素
電極９の断線を大幅に減少させることができる。
ことによりドレイン電極７の端部の総延長を長く
することができるため、上記エツチング液が上記
ドレイン電極の端部段差全体に侵入する前に、
ITOのエツチングを終了させることができ、画素
電極９の断線を大幅に減少させることができる。
なお、本発明では上記３実施例以外にも、例え
ばドレイン電極に、くし歯状部と腕部を両方設け
るものであつてもよい。
ばドレイン電極に、くし歯状部と腕部を両方設け
るものであつてもよい。
ところで、薄膜トランジスタアレイを用いたア
クテイブマトリクス型液晶表示器では、上記薄膜
トランジスタのオフ時におけるリーク電流により
液晶層に印加される電圧の低下を抑えるため、液
晶層と並列に保持容量を設ける必要がある。上記
保持容量には、製造工程を簡略化できることか
ら、下部電極に薄膜トランジスタのゲート電極を
連結するゲート配線を用い、このゲート配線と上
部電極間に絶縁層をはさみ、上記上部電極にITO
を用いた画素電極を接続したものが用いられる。
クテイブマトリクス型液晶表示器では、上記薄膜
トランジスタのオフ時におけるリーク電流により
液晶層に印加される電圧の低下を抑えるため、液
晶層と並列に保持容量を設ける必要がある。上記
保持容量には、製造工程を簡略化できることか
ら、下部電極に薄膜トランジスタのゲート電極を
連結するゲート配線を用い、このゲート配線と上
部電極間に絶縁層をはさみ、上記上部電極にITO
を用いた画素電極を接続したものが用いられる。
以下に示す２実施例は、上記保持容量、特に上
部電極の形状に関するものである。
部電極の形状に関するものである。
第５図および第６図は、本発明における第４の
実施例を示したものである。
実施例を示したものである。
同図において、１１は絶縁性基板、１２はゲー
ト配線、１３はゲート絶縁層、１４は非晶質シリ
コンを用いた半導体層、１５は保護絶縁層、１６
は非晶質シリコン中に不純物となるリンを含有し
た不純物シリコン層、１７はTi（チタン）を用い
た上部電極、１９はITOを用いた画素電極であ
る。
ト配線、１３はゲート絶縁層、１４は非晶質シリ
コンを用いた半導体層、１５は保護絶縁層、１６
は非晶質シリコン中に不純物となるリンを含有し
た不純物シリコン層、１７はTi（チタン）を用い
た上部電極、１９はITOを用いた画素電極であ
る。
本例は、上部電極１７にくし歯状部１７ａを設
け、このくし歯状部１７ａを覆うようにITOを用
いた画素電極１９を形成したものである。
け、このくし歯状部１７ａを覆うようにITOを用
いた画素電極１９を形成したものである。
画素電極をパターニングするときに、第５図の
丸印から上部電極１７の端部段差に沿つて侵入す
るITOのエツチング液を、上記第１の実施例で示
した理由と同様の理由により、くし歯状部１７ａ
で阻止することができ、画素電極１９の断線を大
幅に減少することができる。
丸印から上部電極１７の端部段差に沿つて侵入す
るITOのエツチング液を、上記第１の実施例で示
した理由と同様の理由により、くし歯状部１７ａ
で阻止することができ、画素電極１９の断線を大
幅に減少することができる。
第７図は本発明における第５の実施例を示した
ものである。
ものである。
本例は、上部電極１７から延伸した腕部１７ｂ
を設け、この腕部１７ｂを覆うようにITOを用い
た画素電極１９を形成したものであり、上部電極
１７の形状以外は上記第４の実施例と同様であ
る。
を設け、この腕部１７ｂを覆うようにITOを用い
た画素電極１９を形成したものであり、上部電極
１７の形状以外は上記第４の実施例と同様であ
る。
上部電極１７に腕部１７ｂを設けたことによ
り、上部電極１７の端部の総延長を長くすること
ができるため、上記第２および第３の実施例で示
した理由と同様の理由により、画素電極１９の断
線を大幅に減少することができる。
り、上部電極１７の端部の総延長を長くすること
ができるため、上記第２および第３の実施例で示
した理由と同様の理由により、画素電極１９の断
線を大幅に減少することができる。
なお本発明では、上記第４および第５の実施例
以外にも、例えばくし歯状部と腕部を両方設ける
ものであつてもよい。
以外にも、例えばくし歯状部と腕部を両方設ける
ものであつてもよい。
また、くし歯状部および腕部は上記のような形
状に限るものではなく、エツチング液の侵入を阻
止する形状であればよい。
状に限るものではなく、エツチング液の侵入を阻
止する形状であればよい。
［効果］
本発明によれば、ドレイン電極および／または
保持容量の上部電極に、くし歯状部および／また
は延伸形成した腕部を設けることにより、ITOを
用いた画素電極の断線を大幅に減少することがで
きる。
保持容量の上部電極に、くし歯状部および／また
は延伸形成した腕部を設けることにより、ITOを
用いた画素電極の断線を大幅に減少することがで
きる。
第１図は本発明における第１の実施例を示した
平面図、第２図は第１図の−線における断面
図、第３図は本発明における第２の実施例を示し
た平面図、第４図は本発明における第３の実施例
を示した平面図、第５図は本発明における第４の
実施例を示した平面図、第６図は第５図の−
線における断面図、第７図は本発明における第５
の実施例を示した平面図、第８図は従来例を示し
た平面図、第９図は第８図の−線における断
面図である。 ７……ドレイン電極、９……画素電極、１９…
…画素電極、１７……上部電極、７ａ……くし歯
状部、１７ａ……くし歯状部、７ｂ……腕部、１
７ｂ……腕部。
平面図、第２図は第１図の−線における断面
図、第３図は本発明における第２の実施例を示し
た平面図、第４図は本発明における第３の実施例
を示した平面図、第５図は本発明における第４の
実施例を示した平面図、第６図は第５図の−
線における断面図、第７図は本発明における第５
の実施例を示した平面図、第８図は従来例を示し
た平面図、第９図は第８図の−線における断
面図である。 ７……ドレイン電極、９……画素電極、１９…
…画素電極、１７……上部電極、７ａ……くし歯
状部、１７ａ……くし歯状部、７ｂ……腕部、１
７ｂ……腕部。
Claims (1)
- 【特許請求の範囲】 １ 薄膜トランジスタのドレイン電極に、くし歯
部状部および／または延伸形成した腕部を設け、
上記くし歯状部および／または延伸形成した腕部
を覆うようにITO（インジウム テイン オキサ
イド）を用いた画素電極を形成したことを特徴と
する薄膜トランジスタアレイ。 ２ 薄膜トランジスタのゲート配線部に形成され
た保持容量の上部電極に、くし歯状部および／ま
たは延伸形成した腕部を設け、上記くし歯状部お
よび／または延伸形成した腕部を覆うようにITO
を用いた画素電極を形成したことを特徴とする薄
膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174438A JPH0224631A (ja) | 1988-07-13 | 1988-07-13 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174438A JPH0224631A (ja) | 1988-07-13 | 1988-07-13 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0224631A JPH0224631A (ja) | 1990-01-26 |
| JPH0569413B2 true JPH0569413B2 (ja) | 1993-10-01 |
Family
ID=15978523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174438A Granted JPH0224631A (ja) | 1988-07-13 | 1988-07-13 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0224631A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229611B1 (ko) | 1996-06-12 | 1999-11-15 | 구자홍 | 액정표시장치의 제조방법 |
| KR100301803B1 (ko) * | 1998-06-05 | 2001-09-22 | 김영환 | 박막트랜지스터 및 그의 제조방법 |
| KR100751177B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정 표시소자 및 그의 제조방법 |
| KR100776514B1 (ko) * | 2000-12-30 | 2007-11-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
-
1988
- 1988-07-13 JP JP63174438A patent/JPH0224631A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0224631A (ja) | 1990-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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