JPH0568023B2

JPH0568023B2 -

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Publication number: JPH0568023B2
Application number: JP15100584A
Authority: JP
Inventors: Masaru Moryama
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1984-07-20
Filing date: 1984-07-20
Publication date: 1993-09-28
Also published as: JPS6129456A

Description

【発明の詳細な説明】産業上の利用分野本発明はデジタル信号の磁気記録装置に係り、
特に、デジタル信号を磁気テープ等の磁気記録媒
体に磁化反転の方向として記録するPCM記録装
置等の磁気記録装置に関する。

従来の技術音声等のアナログ信号をデジタル信号に変換
し、これを磁気テープ等の磁気記録媒体に磁化反
転の方向として記録し、再生するPCM記録再生
装置がある。このような装置に複数トラツクを設
けられた固定ヘツド方式を適用する場合、１トラ
ツク宛の伝送レートを低くするためにトラツク数
を多く設けられた磁気ヘツドを用いる。そこで、
生産性の面からはヘツド部及び駆動回路が一体と
なつて形成されたマルチトラツク記録ヘツドで、
かつ、記録デジタル信号がシリアルで入来するよ
うに構成された装置が望ましい。

第６図は一般のマルチトラツク記録ヘツドを用
いた記録を説明するための概略図を示す。端子１
…ｎに入来したデジタル信号データに対応した記
録電流±ｉ（第７図）がマルチトラツク記録ヘツ
ドM₁…Mnに供給され、磁気テープＴに磁化反転
として記録され、トラツクパターンch₁…chnを
形成する。このようなマルチトラツク記録ヘツド
としては巻線形のものでもよいが、トラツク数が
多いことやヘツド部と信号処理回路、駆動回路等
との接続や生産性等を考慮に入れると、薄膜等で
複数の記録ヘツドが一体的に形成されたものが望
ましい。

第８図はマスクパターン技術、蒸着技術等を用
いて製造した一般の薄膜記録ヘツドの斜視図を示
す。フエライトベースＢ上にコイルＰ及びその端
子６，７及びヨークＹが設けられており、ベース
ＢとヨークＹとの間に記録ギヤツプＨが形成され
ている。このものは、コアにリード線を巻回して
構成する巻線（バルク）形のものに比して10数ト
ラツクから数10トラツクのものを容易に製造し
得、しかもトラツクピツチが数10μｍ程度のもの
も容易に製造し得る。

然るにこのものは、上記巻線形のものに比して
コイルのターン数が少ないため、記録ヘツドとし
て用いるには記録電流を大にする必要がある。記
録電流を小にするにはコイルのターン数を増加す
ればよいが、マスクパターン技術では薄膜ヘツド
のコイルに平面的に構成することが基本である故
に単層構造にするとターン数は数ターンが限度で
ある。数10ターンになると微細加工技術の限界が
あり、パターンブリツジ等によつて不良品が発生
し、歩留りが悪いのが現状である。

第９図は第８図示の如き一般の薄膜記録ヘツド
及び接続用リード線の等価回路図を示す。同図
中、L₂はコイルインダクタンス、Rmは導体抵
抗、Cmはコイル線間容量であり、これらは端子
６，７を介して接続用リード線８に接続されてい
る。L₁はリード線８のコイルインダクタンス、
R_Lはその導体抵抗、C_Lはその線間容量である。

このものは接続用リード線８の存在を無視し得
ず、又、インダクタンスL₂はそれ程大きくない
故、導体抵抗Rmの抵抗値が駆動回路側から見た
際の主たる負荷になる場合が多い。即ち、一般の
巻線形記録ヘツドが誘導性負荷であるのに対し、
薄膜記録ヘツドは導体抵抗負荷に近い誘導性負荷
になる。従つて、薄膜記録ヘツドの駆動回路とし
ては一定の大電流を供給するように構成されてい
ればよい。

第１０図及び第１１図は従来の薄膜記録ヘツド
の駆動回路の回路図を示し、両図ともマルチトラ
ツクの１チヤンネル分を示す。第１０図はBTL
（バランスド・トランスフオームレス）回路と定
電流源K₁とを組合わせたもので、相反動作を行
なう半導体スイツチング素子３ａ，３ｂ及び相反
動作を行なう半導体スイツチング素子４ａ，４ｂ
が図示の接続状態及びこれと逆の接続状態を繰返
して記録ヘツドM₁に電流±ｉを流す。

第１１図は相補回路（コンプリメンタリ・シン
メトリ・サーキツト）と正負定電流源K₁，K₂と
を組合わせたもので、相反動作を行なう半導体ス
イツチング素子５ａ，５ｂが図示の接続状態及び
これと逆の接続状態を繰返して記録ヘツドM₁に
電流±ｉを流す。

第１０図及び第１１図に示す駆動回路におい
て、スイツチング素子３ａ〜５ｂを、導通時の抵
抗値が零Ωの理想的な素子で構成し得ず、その結
果、スイツチング素子３ａ〜５ｂには常に抵抗値
が存在し、これにより、電力損失を生じる。特に
第１０図示の回路では、１個の記録ヘツド宛４個
のスイツチング素子を必要とし、又、記録ヘツド
M₁に電流を供給する経路に２個のスイツチング
素子を必要とし、これらにより、電力損失が大に
なり、マルチトラツクでは極めて大きな電力損失
になる。

ところで、薄膜記録ヘツドはマスクパターン技
術を用いればマルチトラツクのものを製造するこ
とが容易であり、駆動回路との接続を考慮に入れ
ると、例えば各記録ヘツドの一方の端子を接地端
子として共通接続することが望ましく、又、第１
２図に示すように薄膜記録ヘツドＡ及び駆動回路
Ｂを同一のヘツドケースＤに内蔵し、デジタルデ
ータがシリアルで供給される構成においては磁気
テープ面の発熱を防止するために最小の電力損失
及び最小の配線ボンデイング数にすることが望ま
しい。なお、第１２図中、Ｅは入力端子群、Ｃは
シリアルデータ等の引出し基板である。

第１３図は第１２図示の薄膜記録ヘツドの駆動
回路Ｂの回路図を示す。このものは４チヤンネル
ヘツドの例であり、端子SDに入来したシリアル
データをシルアル／パラレル変換レジスタ群１０
にてパラレルデータに変換し、ラツチ群２０にラ
ツチし、ラツチ出力にてスイツチング素子群３０
の例えばＰチヤンネルのMOS形トランジスタに
て構成されるスイツチング素子S₁〜S₄′をオン、
オフして記録ヘツド群４０の記録ヘツドM₁〜M₄
に正方向電流及び逆方向電流を流す。

第１４図はコンパクトカセツトテープにデジタ
ル信号を記録し、再生する時のトラツクパターン
の概略図を示す。このものは、中央CLを中心に
上部Ａ面を正方向記録再生に用い、下部Ｂ面を逆
方向記録再生に用いる。Ａ面、Ｂ面に夫々22トラ
ツク設けた場合（ｎ＝22）、第１トラツクch１を
AUXトラツク、第22トラツクchnをCUEトラツ
クと称し、第２トラツクch２乃至第21トラツク
chn−１をデータトラツクと称する。

デジタルデータはデータトラツクch２〜chn−
１である20トラツクに分散され、記録される。デ
ータトラツクは通常の音声信号の記録、再生時に
用いられ、AUXトラツク或いはCUEトラツクは
信号を予め記録しておく場合又はデータトラツク
記録後に改めて記録を行なう場合等に用いられ
る。

本発明が解決しようとする問題点マルチトラツクの記録ヘツドは全て常に駆動状
態にあるのではなく、人為的に選択して用いられ
る。単に、第１トラツクと第２トラツクに別に記
録する構成では、第１２図示の薄膜記録ヘツドＡ
と駆動回路Ｂとの接続ボンデイングを別に行なう
方法等が考えられるが、各トラツク毎に記録状態
か否かを区別しようとすると記録ヘツドＡと駆動
回路Ｂとの間に電子スイツチ又は機械的スイツチ
（これらは人為的に選択して用いる）を設けてこ
れらを外部から制御しなければならない。このた
め、記録データ転送回路の他に特別にこの様なト
ラツク選択制御回路を設けなければならず、回路
が複雑になる等の問題点があつた。

第１５図Ａは第１３図示のスイツチング素子群
３０の一部の具体的回路の一例の回路図を示す。
同図において、入力端子１Ｎに入来した信号はＰ
チヤンネルMOS形トランジスタS₁及びＮチヤン
ネルMOS形トランジスタS₁′にて構成されるコン
プリメンタリスイツチングペアにより反転出力さ
れた後、破線で包囲したトランスミツシヨンゲー
トを介して記録ヘツドM₁に供給され、電流を流
す。

トランスミツシヨンゲートは同図Ｂに示す如
く、ＮチヤンネルMOS形トランジスタSx′のゲー
ト制御端子CLが論理１（＋Vdd）で、かつ、Ｐ
チヤンネルMOS形トランジスタSxのゲート制御
端子が論理０（−Vss）の時抵抗はRonとなつ
てトランジスタSx，Sx′がオンとなり、逆の場合
に抵抗は無限大となつてオフとなる。このよう
に、各トラツク毎にトランスミツシヨンゲートを
設けたため、駆動するべきトラツクを明確に区別
し得る。

ここで、記録ヘツドM₁に例えば電源＋Vddか
らアースに電流±ｉを流す場合、端子１Ｎにトラ
ンジスタS₁がオンでトランジスタS₁′がオフにな
る論理０の入力信号（−Vss）を供給し、トラン
スミツシヨンゲートの制御信号CL，を夫々論
理１，０の状態にして＋Vddなる電圧をトランジ
スタS₁，Sx，Sx′を介して記録ヘツドM₁に印加
する。この状態ではトランジスタS₁及びトランス
ミツシヨンゲートが直列に接続されたことにな
り、前記抵抗Ronに電流が流れることによつて電
力損失が増大し、記録ヘツドの発熱量が大にな
り、又、IC化した場合に回路面積が大になる等
の問題点があつた。

又、制御信号CL，をデジタルデータとして
シリアルで外部から供給し、記録ヘツド内部に制
御レジスタを設けた構成において、シリアルデー
タ転送中に何らかの外部雑音が混入して誤りを生
じた場合、正確に所望の制御状態で記録が行なわ
れているか否かが不明となり、動作信頼性が低い
問題点があつた。

本発明は、記録データ転送手段とトラツク開閉
成を制御する制御データを転送する制御データ転
送手段とを共用して回路を簡単に構成し得、又、
記録電流経路に接続される電子スイツチを１トラ
ツク宛１個にして電力損失を少なくし得、更に、
予め設定されたトラツク制御データとこれによつ
て開閉成制御されたヘツドの駆動状態に対応した
出力制御データとが一致した時記録データの記録
を可能にすることにより外部雑音等の影響を受け
ることがない動作信頼性の高い磁気記録装置を提
供することを目的とする。

問題点を解決するための手段本発明装置では、以下の構成とすることで、上
記の問題点を解決した。

すなわち、複数のトラツクを有する磁気テープ
等の磁気記録媒体に該複数のトラツクに対応して
設けられた磁気記録ヘツドにてデジタル論理１，
０に変換されたデジタルの２値信号を磁化の方向
として記録し、この場合、あるデジタル情報を該
複数の磁気記録ヘツドのうちのある磁気記録ヘツ
ド群に記録する一方、他のデジタル情報を他の磁
気記録ヘツドに記録し、上記複数のトラツクのう
ち所定のトラツクを選択して上記デジタル情報を
任意のトラツクの組合わせで記録するようにトラ
ツク開閉成機能を設けられたデジタル信号の磁気
記録装置において、上記記録すべき複数のトラツクのデジタル情報
をシリアルデータに変換するための第１の変換手
段SR１と、予め記憶部ROMに格納され、上記選
択に応じて供給されるトラツクを開閉成するため
の制御データをシリアルデータに変換するための
第２の変換手段SR２と、前記記録すべきデジタ
ル情報に先だつて前記制御データを伝送するため
の伝送路と、この伝送路を通じて供給される前記
制御データを、パラレルデータに変換し、この制
御データに基づいた所定の磁気記録ヘツドに前記
制御データを供給するための第３の変換手段１１
〜１４と、前記所定の磁気記録ヘツドから出力さ
れる出力制御データと前記第２の変換手段SR２
から供給される前記制御データとを比較するため
の比較手段CONTとを具備し、前記比較結果が
一致した時、前記第１の変換手段SR１から供給
される前記記録すべきデジタル情報をパラレルデ
ータに変換して前記所定の磁気記録ヘツドに供給
する構成にする一方、前記記録すべきデジタル情
報をパラレルデータに変換するための変換手段を
前記第３の変換手段１１〜１４とで共用すると共
に、前記記録すべきデジタル情報を前記第３の変
換手段に供給するための伝送路と前記所定の磁気
記録ヘツドから供給される前記出力制御データを
前記比較手段に供給するための伝送路とを、前記
記録すべきデジタル情報に先だつて伝送するため
の前記制御データの前記伝送路と共用する構成に
した。

作用所定のトラツクを選択して得たトラツク制御デ
ータにて磁気記録ヘツドの駆動状態を制御し、こ
の制御によつて得られたヘツドからの出力制御デ
ータを比較手段CONTに供給してここでこの出
力制御データとトラツク制御データとを比較し、
これらが一致した時第１の変換手段SR１の出力
である記録データを記録可能にする。

実施例第１図は本発明装置の一実施例の回路図を示
す。同図において、正電源端子VddはＰチヤンネ
ルエンハンスメントMOS形トランジスタS₁〜S₄
の共通接続されたソースに接続されており、負電
源端子−VssはＮチヤンネルエンハンスメント
MOS形トランジスタS₁′〜S₄′の共通接続されたソ
ースに接続されている。トランジスタS₁，S₁′の
各ドレインは共通接続されて記録ヘツドM₁の巻
線の一端に接続されており、その巻線の他端は電
流検出用抵抗ｒを介して接地端子GNDに接続さ
れている。その他のトランジスタS₂〜S₄，S₂′〜
S₄′も上記と同様に接続されている。

記録ヘツドM₁と電流検出用抵抗ｒとの接続点
は電流検出回路６１の入力端子ａに接続されてお
り、記録ヘツドM₁に流れる正負の記録電流を±
ioとすると、電流検出回路６１においてｖ＝±io・ｒなる電圧として検出される。電流検出回路６１
は、例えば所定の電圧閾値よりも大か否かを検出
するウインドコンパレータを設けられており、ウ
インドコンパレータから±nV以上を１、±nV以
下を零とする論理出力が取出される構成とされて
おり、記録ヘツドM₁に電流が流れている場合に
は論理１、流れていない場合は論理０となる電流
検出出力が端子ｂより取出される。この電流検出
出力はパラレル／シリアルシフトレジスタを構成
する単位フリツプフロツプ７１の並列データ入力
端子Ｐに供給される。

他の電流検出回路６２〜６４からも上記と同様
の動作により電流検出出力が取出され、単位フリ
ツプフロツプ７２〜７４に供給される。なお、第
１図中、電流検出回路６１〜６４及び他の論理回
路に必要な電源端子、配線等は図面を簡略化する
ために省略する。

クロツク信号Fbは最小磁化反転周期毎にデジ
タルデータをラツチするためのもので、後述のラ
ツチモードコントローラLMCに供給される一方、
Ｄフリツプフロツプ２１〜２４のクロツク入力端
子Ｃに夫々供給される。記録デジタル信号は全て
シリアルデータとして転送され、シリアル／パラ
レルシフトレジスタを構成する単位フリツプフロ
ツプ１１のデータ入力端子Ｄに供給される一方、
トランスフアーゲート回路TGの端子ａに供給さ
れる。

上記シリアルデータと同期した転送クロツク
CKはラツチモードコントローラLMCに供給され
る一方、シリアル／パラレルシフトレジスタを構
成する単位フリツプフロツプ１１〜１４の夫々の
クロツク端子Ｃに供給される一方、前記単位フリ
ツプフロツプ７１〜７４のクロツク入力端子Ｃに
供給される。フリツプフロツプ１１の出力Ｑは次
段のフリツプフロツプ１２のデータ入力端子Ｄに
供給される一方、Ｄフリツプフロツプ５１のデー
タ入力端子Ｄに供給される。他のフリツプフロツ
プ１３，１４の各出力も上記のものと同様にして
各フリツプフロツプに供給される。

ラツチ回路群を構成するＤフリツプフロツプ２
１〜２４はクロツク信号Fbの立上りエツジでデ
ータ入力端子Ｄの内容をラツチ保持するもので、
その保持出力は相補出力Ｑ，として出力され、
出力Ｑは２入力ナンドゲートG₁₁，G₂₁，G₃₁，
G₄₁の一方の入力端子に供給される一方、出力
は２入力ナンドゲートG₁₂，G₂₂，G₃₂，G₄₂の一
方の入力端子に供給される。２入力ナンドゲート
G₁₁，G₁₂の他方の入力端子は共通に接続されて
パルストレイン端子PTに接続されており、他の
２入力ナンドゲートG₂₁とG₂₂，G₃₁とG₃₂，G₄₁と
G₄₂の他方の入力端子も同様に共通に接続されて
パルストレイン端子PTに接続されている。

ナンドゲートG₁₁の出力は２入力アンドゲート
G₁₄の一方の入力端子に接続され、アンドゲート
G₁₄の他方の入力端子はＤフリツプフロツプ５１
の出力に接続されている。ナンドゲートG₁₂の
出力は２入力ナンドゲートG₁₃の一方の入力端子
に接続され、ナンドゲートG₁₃の他方の入力端子
はＤフリツプフロツプ５１のＱ出力に接続されて
いる。以下、ナンドゲートG₂₁，G₃₁，G₄₁，G₂₂，
G₃₂，G₄₂の各出力も上記のものと同様に接続さ
れている。

ナンドゲートG₁₃の出力はトランジスタS₁のゲ
ートに接続されており、アンドゲートG₁₄の出力
はトランジスタS₁′のゲートに接続されている。
他のトラツクのナンドゲートも上記のものと同様
に接続されている。トランジスタS₁〜S₄，S₁′〜
S₄′はいずれもエンハンスメント形であるので、
ノーマリオフの特性即ちゲート電圧とソース電圧
とが同じ状態でドレイン・ソース間電流が遮断さ
れるスイツチング特性を有する。

４トラツクの場合、クロツク信号CKが最小磁
化反転周期クロツク信号Fbの４倍の周波数のク
ロツク４Fbでこれに同期して入来すると、クロ
ツク信号Fbの周期毎に１トラツクから４トラツ
ク迄の記録すべきデジタルデータが順次シリアル
データとして端子SDに入来する。フリツプフロ
ツプ１１は、第１のクロツクの立上りで入力端子
Ｄの論理値を出力端子Ｑより出力して保持し、第
２のクロツクの立上りで次のデータを端子Ｑより
出力する。これと同時にフリツプフロツプ１２
は、前段のＱ出力を入力データとして次段のフリ
ツプフロツプ１３に転送する。

このようにして１トラツクから４トラツク迄の
データが夫々フリツプフロツプ１１〜１４のＱ出
力に保持されている間に、夫々のＱ出力を入力デ
ータとするＤフリツプフロツプ２１〜２４のクロ
ツク入力端子Ｃにクロツク信号Fbの立上りエツ
ジが供給されると、次のクロツク信号Fbの立上
りエツジが入来する迄の時間Ｄフリツプフロツプ
２１〜２４の出力Ｑ，はそのデジタルデータが
保持されている。これらの動作は一般のシリア
ル／パラレルシフトレジスタ及びラツチ回路の動
作と同じである。

第２図は第１図示の回路における第１トラツク
の動作のみを更に詳細に説明するための回路の回
路図を示し、同図中、第１図と同一構成部分には
同一番号を付す。第３図はその各部の動作説明用
タイミングチヤートを示す。第２図では第１図示
電流検出回路以降は省略してあり、Ｄフリツプフ
ロツプ５１のＱ出力にて記録状態か否かを検出す
る構成の実施例を示す。

第２図において、パルストレイン端子PTは、
信号が入力されていない状態（入力端子がオープ
ン）では第３図Ｂに示すように時刻t₀〜t₄迄内部
プルアツプ等により等価的に論理１が入来されて
いるのと同様であるものとし、時刻t₄〜t₈迄はク
ロツク信号Fbの整数倍の周波数でデユーテイ比
50％以下のパルストレインクロツクが入来するも
のとする。パルストレインクロツクのデユーテイ
比が大きくなり、インパルスに近くなる程、飽和
記録電流に対する駆動電力の省力化を図り得るこ
とは公知である。

第２図において、端子PTが論理１の場合、ナ
ンドゲートG₁₁，G₁₂の出力g₁，g₂（第３図Ｃ，Ｄ）
は時刻t₀〜t₄のようにフリツプフロツプ２１のＱ
出力ｄ（同図Ａ）が反転して出力されるのみであ
るが、端子PTが論理０，１を繰返される場合、
時刻t₄〜t₈に示すように出力g₁はパルストレイン
が論理０でかつデータｄが論理１の時だけ論理０
になり、出力g₂はパルストレインが論理０でかつ
データｄが論理０の時だけ論理１になるように動
作する。端子PTの信号の有無に拘らず、Ｄフリ
ツプフロツプ５１のＱ出力ｍ（第３図Ｅ）が論理
０の場合、ナンドゲートG₁₃の出力q₁′（同図Ｆ）
が＋Vdd、アンドゲートG₁₄の出力g₂′（同図Ｇ）
が−Vssになる故、トランジスタS₁，S₁′がオフと
なり、ヘツドM₁には＋Vdd，−Vssのいずれから
も電流が流れない状態になる。

一方、Ｄフリツプフロツプ５１のＱ出力ｍが論
理１の場合、ナンドゲートG₁₃の出力g₁′、アンド
ゲートG₁₄の出力g₂′は夫々ナンドゲートG₁₁，G₁₂
の出力g₁，g₂に対応して＋Vdd，−Vssになり、
ヘツドM₁には電流±ｉ（第３図Ｈ）が流れる。

このようにして第１図示のヘツドM₁〜M₄はＤ
フリツプフロツプ５１〜５４の論理出力ｍの状態
に応じて記録すべきか否かが制御される。

ところで、Ｄフリツプフロツプ５１〜５４のデ
ータ転送の制御はラツチモードコントローラ
LMCによつてなされる。第５図はラツチモード
コントローラLMCの具体的ブロツク系統図、第
４図はラツチコントローラLMCを外部から制御
するためのシリアルデータ制御回路のブロツク系
統図を示す。第１図示の回路は第１２図示の駆動
回路ＢとしてICチツプで構成されて記録ヘツド
に内蔵されるが、第４図示の回路は記録ヘツドに
内蔵されない外部のものである。

第４図において、PD１は記録すべき複数トラ
ツクのデジタルデータが入来する並列データ入力
端子群で、パラレル／シリアルシフトレジスタ
SR１の並列入力端子Ａ，Ｂ，…，Ｘに接続され
ている。PD２は複数トラツクに対応して設けら
れた記録すべきか否かを論理１，０に対応して発
生する制御スイツチ群で、パラレル／シフトレジ
スタSR２の並列入力端子Ａ，Ｂ，…，Ｘに接続
されており、夫々の制御データの論理値を供給す
る。制御スイツチ群PD２は例えばスイツチS₁₀〜
Snoに夫々対応したキーボード等によつて選択す
べきトラツクに応じてデータ入力し、これを
ROM等に書込んでトラツク制御データとしてシ
フトレジスタSR２に供給する構成とされている。

スイツチS₀は記録開始スイツチで、手動モーメ
ンタリ単極スイツチで、一方は接地され、他方は
抵抗ｒを介して電圧＋5Vが印加されている。即
ち、通常は論理１を発生し、手動により記録開始
を行なう場合に瞬時接地されて論理０を発生す
る。この論理出力は、制御回路CONTの端子RP
に接続される一方、データセレクタSELの制御端
子Ｃに供給される。データセレクタSELは入力端
子Ａ，Ｂいずれかに入来した信号を出力端子Ｙに
取出すもので、通常はスイツチS₀から論理１が供
給されている状態において、シフトレジスタSR
１のシリアルデータ出力を出力端子Ｙに出力する
一方、スイツチS₀から論理０が供給される状態で
はシフトレジスタSR２のシリアルデータ出力を
出力端子Ｙに出力する。

TG₁はトランスフアゲートで、通常はデータセ
レクタSELの出力ＹをＡ入力としてそのまま出力
Ｂとするバツフアゲートとして動作するが、制御
回路CONTの出力e_oが制御入力端子Ｅに供給さ
れており、論理０では出力Ｂが開放状態になるよ
うに制御され、論理１で出力Ｂが入力Ａと同じ状
態になる。制御回路CONTからはクロツク信号
Fb、シリアルデータ転送クロツク信号CKが出力
され、トランスフアゲートTG₁からの出力Ｂと共
にシリアルデータ出力端子群Ｄ１０に供給され
る。

第４図においてクロツク信号Fbのデユーテイ
比が50％未満で、例えば22トラツクデータをシリ
アルで転送する場合、シリアルデータ転送クロツ
クCKの22クロツク周期がクロツク信号Fbの周期
であるとすると、10クロツクが論理１、12クロツ
クが論理０であるクロツク信号Fbが制御回路
CONTの出力端子fbより出力され、スイツチS₀
が閉路している間は即ち10クロツクが論理０、
12クロツクが論理１となるようにクロツクが逆相
になるように構成されている。

制御回路CONTは、スイツチS₀が閉路中第１
及び第２のFbクロツク周期にシフトレジスタSR
２の並列データの内容をデータセレクタSEL、ト
ランスフアーゲートTG₁を介してシリアルデータ
出力端子SDに出力する一方、ストア入力端子st
を介してその内部レジスタにシフトレジスタSR
２の並列データの内容を保持する。又、制御回路
CONTは、スイツチS₀が閉路中の第３及び第４
のFbクロツク周期では出力端子e_oより論理０を
出力してトランスフアゲートTG₁の出力Ｂを切離
し、シリアルデータ出力端子SDのデータをデー
タリターン端子drを介して内部レジスタに取込ん
で前記内部レジスタに保持されているシフトレジ
スタSR２の並列データの内容と一致した場合に
スイツチS₀が閉路していても第５のFbクロツク
周期からからFbに切換えるように動作する構
成とされている。

なお、SLはシフト／ロード制御信号で、Fbク
ロツク周期毎に並列データをシフトレジスタSR
１，SR２にローデイングする制御パルス信号で
ある。

第５図において、カウンタＭのデータ出力Q₀，
Q₁，Q₂，Q₃は夫々ラツチ回路Ｌのデータ入力端
子D₀，D₁，D₂，D₃に供給され、ラツチ回路Ｌの
出力Q₀，Q₁，Q₂，Q₃は夫々コンパレータＮの入
力端子A₀，A₁，A₂，A₃に供給されている。コン
パレータＮの入力B₀，B₁，B₂，B₃はスイツチ群
D.S.により所定の論理値が与えられている。コン
パレータＮの出力は、入力されるデジタル信号
Ａ，Ｂ群の論理値がＡ＜Ｂの時論理１とされ、２
入力ナンドゲートG₄の共通接続された入力端子
に供給され、ナンドゲートG₄の出力は２入力ナ
ンドゲートG₅のクロツク信号Fb入力端子とは別
の入力端子に供給され、ナンドゲートG₅の出力
は端子C₁より取出されると共に、インバータG₆
を介して端子C₂より取出される。

カウンタＭはダイレクトクリア端子CLを有す
るカウンタ回路であり、Fbクロツクの立下り部
分の位置でナンドゲートG₁，G₂，G₃によるネガ
テイブクリアパルスが発生され、そのクリア端子
CLに供給される。

例えばFbクロツクとしてクロツク周期中に転
送クロツクが22クロツクあつた場合、Fbクロツ
クのデユーテイ比を検出するのが目的であるの
で、Fbクロツク周期中に論理１の期間に転送ク
ロツクが10クロツク以下である場合は記録用デー
タ転送モード、12クロツク以上であれば出力制御
データ転送モードと判定し、必要な制御出力C₁
〜C₃が出力される。

固定データ入力回路D.S.は、バイナリコードで
交互に論理１，０に設定されている。クロツク信
号Fbが入来すると、クロツクの立下り部分でナ
ンドゲートG₁，G₂，G₃を介してネガテイブクリ
アパルスが発生し、カウンタＭの内容がクリアさ
れ、転送クロツクCKが入来される毎にカウンタ
Ｍの内容がインクリメントされ、順次出力Q₀〜
Q₃が取出される。クロツク信号Fbの立上りでラ
ツチ回路ＬはカウンタＭの出力Q₀〜Q₃を保持し、
コンパレータＮのＡ入力端子群にそのデータを出
力保持する。

コンパレータＮは、予め設定してある固定デー
タ入力回路D.S.によるデジタル値B₀〜B₃に対し
てカウンタＭのラツチ後の入力デジタル値A₀〜
A₃がＡ＜Ｂの関係にある場合、論理１を出力す
る一方、他の場合は論理０を出力する。出力Ａ＞
ＢはゲートG₄〜G₆にてナンド演算され、ゲート
G₅の出力が端子C₁より取出される。

このようにしてラツチモードコントローラ
LMCでは、クロツク信号Fbのデユーテイ比が論
理０の周期が論理１のそれよりも短かい時のみ端
子C₁よりポジテイブエツジクロツクを出力する。
端子C₂，C₃の出力は夫々第１図示のパラレル／
シリアルレジスタ７１〜７４のシフト／ロードパ
ルス及び第１図示のトランスフアゲートTGのタ
イミングを制御するものであり、端子C₂の信号
は端子C₁の信号からゲートG₆によつて遅延され
た信号であり、端子C₃の信号はクロツク信号Fb
をクロツク入力とするカウンタＫの₂出力を用
いている。

第１図において、端子Fbに入来するクロツク
信号Fbのデユーテイ比が第５図示のラツチモー
ドコントローラLMCによつて判定され、出力制
御データ転送状態である場合、Ｄフリツプフロツ
プ５１〜５４のラツチ回路はラツチモードコント
ローラLMCの出力C₁により単位フリツプフロツ
プ１１〜１４のＱ出力をラツチする。これが出力
制御データとなるので、ラツチ回路５１〜５４の
出力ＱはナンドゲートG₁₃、アンドゲートG₁₄〜
ナンドゲートG₄₃、アンドゲートG₄₄を介してト
ランジスタS₁，S₁′〜トランジスタS₄，S₄′の状態
を制御する。

例えばトランジスタS₁，S₁′ともオフに制御さ
れればヘツドM₁には電流は流れないので電流検
出抵抗r₁には電圧は発生せず、電流検出回路６１
の出力ｂは論理０となる。その他の記録ヘツド
M₂〜M₄がいずれかの電流±ｉが流れている場合
には、電流検出回路６２〜６４の出力ｂは論理１
となる。このようにして検出された出力制御デー
タは、パラレル／シリアルシフトレジスタ７１〜
７４によりトランスフアゲートTGの入力端子ｂ
から出力端子ａを介してシリアルデータ端子SD
より外部に送出され第４図示の外部シリアルデー
タ制御回路の端子SDを介して制御回路CONTに
おいて出力制御ラツチ回路５１〜５４の出力状態
を判定する。

スイツチ群PD２におけるトラツク選択に対応
したトラツク制御データとこれによつて開閉成制
御されたヘツドM₁，M₂，…の駆動状態に対応し
た出力制御データとが一致した時、シフトレジス
タSR１からの記録用デジタルデータがデータセ
レクタSEL、トランスフアーゲートTG₁、端子
SDを介して第１図示の回路に供給されてヘツド
M₁，M₂，…にて記録される。

なお、電流検出回路６１〜６４、抵抗r₁〜r₄を
設ける代りに、第２図に示す如く、Ｄフリツプフ
ロツプ５１〜５４のＱ出力をそままシフトレジス
タ７１〜７４に供給してヘツドM₁〜M₄の状態を
検出するようにしてもよいことは勿論である。

発明の効果本発明装置は、記録すべき複数のトラツクのデ
ジタル情報をシリアルデータに変換するための第
１の変換手段と、予め記憶部に格納され、所定の
トラツクの選択に応じて供給されるトラツクを開
閉成するための制御データをシリアルデータに変
換するための第２の変換手段と、記録すべきデジ
タル情報に先だつて制御データを伝送するための
伝送路と、この伝送路を通じて供給される制御デ
ータを、パラレルデータに変換し、この制御デー
タに基づいた所定の磁気記録ヘツドに制御データ
を供給するための第３の変換手段と、所定の磁気
記録ヘツドから出力される出力制御データと第２
の変換手段から供給される制御データとを比較す
るための比較手段とを具備し、比較結果が一致し
た時、第１の変換手段から供給される記録すべき
デジタル情報をパラレルデータに変換して所定の
磁気記録ヘツドに供給する構成にする一方、記録
すべきデジタル情報をパラレルデータに変換する
ための変換手段を第３の変換手段とで共用すると
共に、記録すべきデジタル情報を第３の変換手段
に供給するための伝送路と所定の磁気記録ヘツド
から供給される出力制御データを比較手段に供給
するための伝送路とを、記録すべきデジタル情報
に先だつて伝送するための制御データの伝送路と
共用するように構成したため、従来装置に比して
回路を簡単に構成し得、又、記録電流経路に接続
される電子スイツチを１トラツク宛１個にして電
力損失を少なくし得、更に、外部雑音等の影響を
受けることがなく、動作信頼性を高くし得る等の
特長を有する。

【図面の簡単な説明】

第１図及び第２図は夫々本発明装置の一実施例
の回路図及びその一部の回路図、第３図は第１図
及び第２図示の回路の動作説明用タイミングチヤ
ート、第４図はシリアルデータ制御回路のブロツ
ク系統図、第５図はラツチモードコントローラの
具体的ブロツク系統図、第６図はマルチトラツク
記録ヘツド及び磁気テープの概略図、第７図はデ
ジタル信号の記録電流波形図、第８図及び第９図
は夫々一般の薄膜記録ヘツドの一例の概略斜視図
及びその等価回路図、第１０図及び第１１図は記
録ヘツド駆動回路の回路図、第１２図は一般の
IC内蔵記録ヘツドの概略斜視図、第１３図は従
来のシリアル／パラレル出力駆動回路の回路図、
第１４図は従来の往復記録の場合のトラツクパタ
ーン、第１５図は従来のトランスミツシヨンゲー
トを用いた駆動回路の回路図及び動作モード説明
図である。１１〜１４，７１〜７４…単位フリツプフロツ
プ、２１〜２４，５１〜５４…Ｄフリツプフロツ
プ、６１〜６４…電流検出回路、S₁〜S₄′…トラ
ンジスタ、M₁〜M₄…磁気記録ヘツド、G₁₁〜
G₁₃，G₂₁〜G₂₃，G₃₁〜G₃₃，G₄₁〜G₄₃…ナンドゲ
ート、G₁₄，G₂₄，G₃₄，G₄₄…アンドゲート、
LMC…ラツチモードコントローラ、TG，TG₁…
トランスフアーゲート、CONT…制御回路、SR
１，SR２…シフトレジスタ、PD１…並列データ
端子群、PD２…制御データスイツチ群、SEL…
データセレクタ、S₀…記録開始スイツチ、r₁〜r₄
…抵抗。

Claims

【特許請求の範囲】１複数のトラツクを有する磁気テープ等の磁気
記録媒体に該複数のトラツクに対応して設けられ
た磁気記録ヘツドにてデジタル論理１，０に変換
されたデジタルの２値信号を磁化の方向として記
録し、この場合、あるデジタル情報を該複数の磁
気記録ヘツドのうちのある磁気記録ヘツド群に記
録する一方、他のデジタル情報を他の磁気記録ヘ
ツドに記録し、上記複数のトラツクのうち所定の
トラツクを選択して上記デジタル情報を任意のト
ラツクの組合わせで記録するようにトラツク開閉
成機能を設けられたデジタル信号の磁気記録装置
において、上記記録すべき複数のトラツクのデジタル情報
をシリアルデータに変換するための第１の変換手
段SR１と、予め記憶部ROMに格納され、上記選
択に応じて供給されるトラツクを開閉成するため
の制御データをシリアルデータに変換するための
第２の変換手段SR２と、前記記録すべきデジタ
ル情報に先だつて前記制御データを伝送するため
の伝送路と、この伝送路を通じて供給される前記
制御データを、パラレルデータに変換し、この制
御データに基づいた所定の磁気記録ヘツドに前記
制御データを供給するための第３の変換手段１１
〜１４と、前記所定の磁気記録ヘツドから出力さ
れる出力制御データと前記第２の変換手段SR２
から供給される前記制御データとを比較するため
の比較手段CONTとを具備し、前記比較結果が一致した時、前記第１の変換手
段SR１から供給される前記記録すべきデジタル
情報をパラレルデータに変換して前記所定の磁気
記録ヘツドに供給する構成にする一方、前記記録すべきデジタル情報をパラレルデータ
に変換するための変換手段を前記第３の変換手段
１１〜１４とで共用すると共に、前記記録すべき
デジタル情報を前記第３の変換手段に供給するた
めの伝送路と前記所定の磁気記録ヘツドから供給
される前記出力制御データを前記比較手段に供給
するための伝送路とを、前記記録すべきデジタル
情報に先だつて伝送するための前記制御データの
前記伝送路と共用する構成にしたことを特徴とす
るデジタル信号の磁気記録装置。