JPS58219820A - 回路機器の制御システム - Google Patents
回路機器の制御システムInfo
- Publication number
- JPS58219820A JPS58219820A JP57101678A JP10167882A JPS58219820A JP S58219820 A JPS58219820 A JP S58219820A JP 57101678 A JP57101678 A JP 57101678A JP 10167882 A JP10167882 A JP 10167882A JP S58219820 A JPS58219820 A JP S58219820A
- Authority
- JP
- Japan
- Prior art keywords
- component
- timer
- turned
- components
- priority
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B31/00—Arrangements for the associated working of recording or reproducing apparatus with related apparatus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/20—Circuits for coupling gramophone pick-up, recorder output, or microphone to receiver
- H04B1/205—Circuits for coupling gramophone pick-up, recorder output, or microphone to receiver with control bus for exchanging commands between units
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Electronic Switches (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は回路機器の制御システムに関し、特に複数の回
路機器(コンポーネント)の組み合けによりなる音響機
器システムの動作を制御するシステムに関するわのであ
る。 回路機器のAンAノを行ういわゆるタイマは、広い分野
にわたっ°
路機器(コンポーネント)の組み合けによりなる音響機
器システムの動作を制御するシステムに関するわのであ
る。 回路機器のAンAノを行ういわゆるタイマは、広い分野
にわたっ°
【使用されでおり、申載用音費機器の分野で
もタイマを用いて動作制御を行う要求が高まりつつある
。タイマを有する車載用の11−すは既に発表されてい
るが、チューブに関してのみタイマ制御を行うものであ
り、例えばチューナ以外にデーブデツキ等をも備えたコ
ンポーネントシスデムの動作制御をタイマで行うものは
未だない。 従つ°(、従来技術では、特定の機器をタイマでオンさ
せようとしCも、イの詩仙の機器がオン(動作中)であ
れば、−31のシステムで2つのソースが出力されると
いう不具合が発生ずる。この為、従来例では、タイマに
につて動作りる機器以外の機器がオンの時は、タイマは
動作しないようにするか、タイマによって特定の機器以
外の出力をカットする方法がとられる。前者の方法によ
れば、タイマを有効に使用する事はできなくなる。 又、後者の1j法にJ、れば、出力をカットされた機器
は、出力が出(2いだCjC:、動作は続行している為
に無駄に消費電力を増加させる結果どなる。ツー1プレ
ーt’−の場合は、デー1が勝手に進行しでしまうとい
う不具合も生ずる。更に、出力をカットする機器の数が
限定されていればその数だりのカット回路を必要とし、
将来機器の数が増加する事が予想される場合には、その
数を見込んだカット回路数を要すので、コストがかかっ
てしまう。 タイマによつ−C出ツノがカットされる機器の各々にカ
ット回路を段(′lる事も考えられるが、イの場合、タ
イマによってONされる機器を用いないニーIJ’−に
無駄な費用を強いることに4cる。 また、これらの制御がコネクタを介してなされる場合、
タイマをイjする機器の・でのシステムにお(」る位閘
が限定されて接続の方法も限定されることと4Tるから
、コンボーネン]−カースプレAの如く、狭い車内に配
置される機器では、その接続ミスによる動作不良を招き
、配置”紳゛等の作業に十分な配慮を要し作業が困難に
なるという二次的な欠点をも招く。 本発明は上記欠点を排除7ベクイ【されたものであつ−
(“、ぞの目的とするところは、1個のタインにより複
数の回路機器の特定機器を作動制御可能とするど共に、
各機器に優先順位をっ番)ることにより同時に2以上の
機器が作動づることを防止づるJ、うにした回路機器の
制御システムを提供と覆ることである。 本発明による制御シスーアムは複数の回路機器のいずれ
か1つを選択的に作動せしめる制御システムであって、
所定優先順位に従って優先順位の上位の回路機器に電i
没入されている限り下位の回路機器には電源供給が禁止
されるよう構成されτJ5す、かつタイマ手段からのタ
イマ制卸指令に応じC優先順位を無視して所定回路機器
に電源供給を可能どするように構成されていることを特
徴どしている。 以下に図面を用い一τ本発明につき説明する。 −し1 第1図は本発明の隙即の一例を示すブ[1ツク図Cあり
、1.2.・・・・・・m、m+1.・・・・・・は制
御されるべき回路機器(以下コンポーネン]−と略記づ
る)Cあり、n個の〕ンボーネントにより例えば1つの
音響システムを形成しており、各コンポーネン1−の出
力は出力信号バスBへいわゆるワイA7−ドAア形式で
並列接続されでいる。この出力信号バス13が出力アン
プDにより増幅されスピーカ[、の入力となる。 各コンポーネントには図示μぬ制御回路が夫々内蔵され
ている。第1の]ンボーネン]・1に内蔵された第1の
制御回路は、第2図において詳述“するが、第1の二1
ンボーネントへの電源投入操作によりこの]ンボーネン
トへ電源を供給し、電源断操作にJ:り次段の第2のコ
ンボーネン1−2へイネーブル信号を送出するよう構成
されている。第2乃至第nの制御回路の各々は、これま
Iこ第2図において詳記づるが、イネーブル信号の存在
時におtJる各対応するコンポーネントへの電源投入操
作により各対応コンポーネントへ電源を供給し、電源断
操作により次段コンポーネントヘイネーブル信号を送出
りるにうになされている。ラインΔがイネーブル信号ラ
インとなる。 5− 第1Il(mは2≦m≦nの範囲の整数)の]コンポー
ネントの制御回路にはタイマ1が内蔵されており、本例
ぐはこのタイマTの出力であるタイマ制御信号が、バス
0を介して他のづべての]ンボーネント内の制御回路の
リセット・信号として供給されるようになっている。 従って、タイマTが動作してバスCに制御信号が発生さ
れるど、第mの]ンボーネントm以外のフンボーネジ1
−内の制御回路はずべてリセッ(−されてイネーブル信
号送出状態に」ント[1−ルされる。1なわち、タイマ
Tにより、それまで動作状態にあった」ンボーネントは
必ず動作停止される。 そして、このタイマ1−によって第mの二1ンボーネン
l−mのみに電源が供給されこの」ンボーネントの出力
がスピーカFへ印加されることになる。 タイマTからの制御信号(リヒット信号)が無い場合に
は、すべ−Cの]ンボーネント内の制御回路はリセット
解除されており、制御動作可能状態にある。従つ(、第
1のコンボーネンI〜1の電源が投入されるど、この二
1ンボーネント1のみがA6− ンとなり、イネーブル信号の送出はなくなって他のT1
ンポーネン1へは絶対にオンすることはない。 この電源が断とされると、イネーブル信号がライン八を
経C第2の、]ンボーネン1−2へ送出される。 従っ(、第2の」ンボーネンI〜2の電ff171ン操
作が可能である。この電源オン操作により第2の」ンボ
ーネントがオンどなり、イネーブル信号が断となるのe
他の第3の」ンボーネン[・以下のコンポーネントはオ
ンし得ない。以下順次同様動作が可能どなり、結果的に
、第1乃至第nのコンボーネンl〜がこの順に優先順位
を有することになるのである。また、あるコンポーネン
トが動作中、より優先順位の高いコンボーネン1−が動
作1れば、現イ1動作中の]ンボーネントは動作を停止
づることになる。 第2図は第1図のブ1]ツクの具体例を承り回路図であ
り、第1図と同等部分は同一符号により示されている。 優先順位の最も高い一1ンボーネント1は、例えばテー
プデッキであり、デープ走行用を一タMや磁気ヘッド]
」更には電気回路OP+等より’r′につている。二1
ンポーネンf−mに内蔵されたタイマTが動作し−Cい
ない時において、テープを【】−ドするか再生(又は記
録)状態に覆ると電源スイッチS+が投入されることに
なる。この時の電圧の立上りが、抵抗1テ1.ダイオー
ドD+。 D2.コンデンサC+からなる立上り微分回路により検
出されてダイオード1〕3を介してt−ンンジスタQI
のベースへ伝達され、このトランジスタQ1をオンさせ
る1、1−ランジスタQ1がオンとなるど、その二ルク
タに設()られ−(いるリレーL+が駆動されのイの接
点がN C側からNo側に切換られる。リレーの共通端
子にはスイッチSIを軽(電源V(cが印加されており
、これが抵抗1<2を介し−CトランジスタQ1のベー
スへ供給され、よっU l−ランジスタQ1をオンに維
持し、リレーし電はNo側へ切換わった状態に保たれる
。従って、モータMiゝ)電気回路01〕1等に電源が
印加されテープデッキ1【よ動作をすることになる。こ
のデッ−V1の出力はダイオードD5を介してスピーカ
Eの人力信号どなる。 スイング−3+がオフであれば、リレーL+は非動作で
あり接点はN G側にある。よって、電圧V ccがイ
ネーブル信号としてライン八へ送出され第2のコンポー
ネントへ供給され、優先順位の低い]ンボーネントを動
作可能とするのである。従−)で、リレーL+、トラン
ジスタQ+ 、微分回路等が第1の制御回路1aとなる
。 第2のコンポーネント2は電気回路OP 2からなり、
第2の制御回路2aを内蔵覆る。この回路2aは、ノリ
ツブ70ツブF r:+とアンドゲートG1とからなっ
ており、第2のコンボーネン1〜2への電源A−> A
フ制御スイッヂS Inの押圧操作句にノリツブフロッ
プF1:1の出力Q、Oは反転するようになっている。 このノリツブ70ツブF:1:1の出力Qによりトラン
ジスタQ+oが制御されて電気回路(1−P 2への電
源投入がコントロールされる。ノリツブノロツブFF+
の出力0とイネーブルライン△どの論理積がアンドゲー
トG1により得られて、第2の]ンポーネンl−2のイ
ネーブル信号出力となって次段の第3のコンポーネント
39− (図示せず)外送出される。 イネーブル人カラインへが高レベル(十V cr、 )
のときに、スイングS +oが押されると、フリツブフ
[1ツブF(:1はリセット解除されているからその出
力Q、CIは互いに反転して、トランジスタ010をオ
ンとすると〕LにゲートG1を開とする。。 よって、電気回路OP2に電源が印加されイの出力がダ
イオード1〕1oを経てスピーカ入力となるのである。 ゲートG1が閉であるため、イネ−プル信号1,1次段
以後の」ンポーネントへは送出されない。 第2のコンポーネント2をオフとすべく、再びスイング
5)1つが押されると、ノリツブノロツブFF+4は反
転し−(トランジスタQIOをオフと覆ると共にゲーh
G + を聞どJる。従って、電気回路01)2はオ
フとなり、またイネーブルイに号がゲートG1を介して
次段コンポ−ネントンへ送出される。 尚、第2の]ンボーネント2へのイネーブル信、q A
ラインが低レベルにあれば、ノリツプノl−1ツブ1τ
F二1 はリレンl−状態とされでいるから、スイ10
− ッI SII+の操作によっては何等ノリップフ1」ツ
ブl [lは変化せず、二1ンボ−7,ンl−2はオン
し得4【い。また、アンドグー1−01の出力も低レベ
ルeあるから、更に十位の、jンボーネントもオンし1
ηf、【いことになる。 以」、の構成及び動作は第一の]ンボーネンl−mを除
く、他の二1ンボーネントについても同様であるから特
に図示しくいない。 タイマTを右する第一の]ンボーネントmには、第一の
制御回路maが内蔵されており、これはフリップフロッ
プFF2.タイマT、アンドゲート02、インバーター
1及びスイッチS 21 ”−η等よりなっCいる。こ
の制御回路maにより、トランジスタQ 2oがオンと
なり電気回路OP3に電源が印加され、イの出力がダイ
オードD 211を介してスピーカ入力どなるのである
。 いま、タイマスイッヂ824がオン、入力される1)・ イネーブル信号ラインΔが高レベルでスイッチS 23
がオン状態にある時、タイマー゛が起動すると、スーf
ツヂS 22がオンとなってスイッチ32+のオンオフ
に無関係りトランジスタQ 20が導通するわよって電
気回路OP3に電源が印加されることになる。 次に、このコンポーネントmより優先順位の高いコンポ
ーネントのうちいずれか1つが動作中にタイマTが起動
した場合、コンポーネント剛へ入力されるイネーブル信
号ラインAは低レベルにあるから、第一の制御回路ll
1a内のスイッチ823がオフとなっており、そのまま
ではトランジスタQδをオンとすることができない。こ
こで、制御回路maからは、タイマTの起動時点におい
てタイマ制御信号バスCへ高レベルのリセット信号を発
生する。従って、すべてのコンポーネントの制御回路を
リセットしてその制御動作を停止させイネーブル信号送
出状態とする。そのために、バスCは各コンポーネント
の7リツプフOツブのクリヤ入力端子へ接続されている
。第1のコンポーネント1では、バスCにおけるリセッ
ト信号の立上りを、抵抗R6,コンデンサC2,ダイオ
ードD7からなる微分回路により検出し、トランジスタ
Q2をある一定時間オンせさるようにしている。従って
、トランジスタQ1のベースを強制的に低レベルとする
ことになるから、リレーL+がオンしていれば、必ずオ
フに反転してその接点はNG側ヘリセットされる。よっ
て、第1のコンポーネント1がタイマオン時に動作して
いても必ずリセットされてイネーブル信号送出状態とな
る。 こうすることにより、第一のコンポーネントm内のスイ
ッチ823はオンとなるから、タイマ起動によって必ず
第一のコンポーネント−の電気回路OP3は活性化され
ることになるのである。この時、ゲートG2の出力は低
レベルとなるから、より優先順位の低い次段コンポーネ
ントへはイネーブル信号は送出されず動作禁止となる。 ・第1のコンポーネント1を再び動作させるには、
トランジスタQ1のベースにダイオードD6を介して外
部よりリスタートパルスを印加すれば、トランジスタQ
1がオンとなるから、第1のコンポーネントがオンとな
り、そのイネーブル信号出力は低レベルとなって第2・
段以降のコンポーネント13− はすべて動作停止する。 第3図は本発明の他の実施例の回路図であり、第2図と
同等部分は同一符号により示されている。 本例においては、タイマTからのリセット信号を第1の
コンポーネント1のみに供給するようにしたものであり
、他の構成は第2図のそれと全く同等となっている。こ
うすることによって、タイマTによりオフとなるのは、
最高優先順位の第1のコンポーネント1のみであり、そ
れ以外のコンポーネントは、電源スィッチ(Ste 、
Ste )が操作されたもののうちで優先順位の高い
ものから動作させることが可能となる。 尚、第2,3図において第1のコンポーネント1のリス
タートパルスの代りにタイマコントロール出力を用いれ
ば、タイマにて再スタートさせることも可能となる。ま
た種々の変形等が可能となるものである。 叙上の如く、本発明によればタイマにより特定コンポー
ネントのみを優先的に動作させることが可能となり、ま
た各コンポーネントに優先順位を14− つけることにより同時に2以上のコンポーネントが動作
することを禁止しているので、無駄な動作がなくなる。 これらコンポーネントはカスケードに何台も追加接続で
きるのでシステムの増大に容易に対処可能となる。
もタイマを用いて動作制御を行う要求が高まりつつある
。タイマを有する車載用の11−すは既に発表されてい
るが、チューブに関してのみタイマ制御を行うものであ
り、例えばチューナ以外にデーブデツキ等をも備えたコ
ンポーネントシスデムの動作制御をタイマで行うものは
未だない。 従つ°(、従来技術では、特定の機器をタイマでオンさ
せようとしCも、イの詩仙の機器がオン(動作中)であ
れば、−31のシステムで2つのソースが出力されると
いう不具合が発生ずる。この為、従来例では、タイマに
につて動作りる機器以外の機器がオンの時は、タイマは
動作しないようにするか、タイマによって特定の機器以
外の出力をカットする方法がとられる。前者の方法によ
れば、タイマを有効に使用する事はできなくなる。 又、後者の1j法にJ、れば、出力をカットされた機器
は、出力が出(2いだCjC:、動作は続行している為
に無駄に消費電力を増加させる結果どなる。ツー1プレ
ーt’−の場合は、デー1が勝手に進行しでしまうとい
う不具合も生ずる。更に、出力をカットする機器の数が
限定されていればその数だりのカット回路を必要とし、
将来機器の数が増加する事が予想される場合には、その
数を見込んだカット回路数を要すので、コストがかかっ
てしまう。 タイマによつ−C出ツノがカットされる機器の各々にカ
ット回路を段(′lる事も考えられるが、イの場合、タ
イマによってONされる機器を用いないニーIJ’−に
無駄な費用を強いることに4cる。 また、これらの制御がコネクタを介してなされる場合、
タイマをイjする機器の・でのシステムにお(」る位閘
が限定されて接続の方法も限定されることと4Tるから
、コンボーネン]−カースプレAの如く、狭い車内に配
置される機器では、その接続ミスによる動作不良を招き
、配置”紳゛等の作業に十分な配慮を要し作業が困難に
なるという二次的な欠点をも招く。 本発明は上記欠点を排除7ベクイ【されたものであつ−
(“、ぞの目的とするところは、1個のタインにより複
数の回路機器の特定機器を作動制御可能とするど共に、
各機器に優先順位をっ番)ることにより同時に2以上の
機器が作動づることを防止づるJ、うにした回路機器の
制御システムを提供と覆ることである。 本発明による制御シスーアムは複数の回路機器のいずれ
か1つを選択的に作動せしめる制御システムであって、
所定優先順位に従って優先順位の上位の回路機器に電i
没入されている限り下位の回路機器には電源供給が禁止
されるよう構成されτJ5す、かつタイマ手段からのタ
イマ制卸指令に応じC優先順位を無視して所定回路機器
に電源供給を可能どするように構成されていることを特
徴どしている。 以下に図面を用い一τ本発明につき説明する。 −し1 第1図は本発明の隙即の一例を示すブ[1ツク図Cあり
、1.2.・・・・・・m、m+1.・・・・・・は制
御されるべき回路機器(以下コンポーネン]−と略記づ
る)Cあり、n個の〕ンボーネントにより例えば1つの
音響システムを形成しており、各コンポーネン1−の出
力は出力信号バスBへいわゆるワイA7−ドAア形式で
並列接続されでいる。この出力信号バス13が出力アン
プDにより増幅されスピーカ[、の入力となる。 各コンポーネントには図示μぬ制御回路が夫々内蔵され
ている。第1の]ンボーネン]・1に内蔵された第1の
制御回路は、第2図において詳述“するが、第1の二1
ンボーネントへの電源投入操作によりこの]ンボーネン
トへ電源を供給し、電源断操作にJ:り次段の第2のコ
ンボーネン1−2へイネーブル信号を送出するよう構成
されている。第2乃至第nの制御回路の各々は、これま
Iこ第2図において詳記づるが、イネーブル信号の存在
時におtJる各対応するコンポーネントへの電源投入操
作により各対応コンポーネントへ電源を供給し、電源断
操作により次段コンポーネントヘイネーブル信号を送出
りるにうになされている。ラインΔがイネーブル信号ラ
インとなる。 5− 第1Il(mは2≦m≦nの範囲の整数)の]コンポー
ネントの制御回路にはタイマ1が内蔵されており、本例
ぐはこのタイマTの出力であるタイマ制御信号が、バス
0を介して他のづべての]ンボーネント内の制御回路の
リセット・信号として供給されるようになっている。 従って、タイマTが動作してバスCに制御信号が発生さ
れるど、第mの]ンボーネントm以外のフンボーネジ1
−内の制御回路はずべてリセッ(−されてイネーブル信
号送出状態に」ント[1−ルされる。1なわち、タイマ
Tにより、それまで動作状態にあった」ンボーネントは
必ず動作停止される。 そして、このタイマ1−によって第mの二1ンボーネン
l−mのみに電源が供給されこの」ンボーネントの出力
がスピーカFへ印加されることになる。 タイマTからの制御信号(リヒット信号)が無い場合に
は、すべ−Cの]ンボーネント内の制御回路はリセット
解除されており、制御動作可能状態にある。従つ(、第
1のコンボーネンI〜1の電源が投入されるど、この二
1ンボーネント1のみがA6− ンとなり、イネーブル信号の送出はなくなって他のT1
ンポーネン1へは絶対にオンすることはない。 この電源が断とされると、イネーブル信号がライン八を
経C第2の、]ンボーネン1−2へ送出される。 従っ(、第2の」ンボーネンI〜2の電ff171ン操
作が可能である。この電源オン操作により第2の」ンボ
ーネントがオンどなり、イネーブル信号が断となるのe
他の第3の」ンボーネン[・以下のコンポーネントはオ
ンし得ない。以下順次同様動作が可能どなり、結果的に
、第1乃至第nのコンボーネンl〜がこの順に優先順位
を有することになるのである。また、あるコンポーネン
トが動作中、より優先順位の高いコンボーネン1−が動
作1れば、現イ1動作中の]ンボーネントは動作を停止
づることになる。 第2図は第1図のブ1]ツクの具体例を承り回路図であ
り、第1図と同等部分は同一符号により示されている。 優先順位の最も高い一1ンボーネント1は、例えばテー
プデッキであり、デープ走行用を一タMや磁気ヘッド]
」更には電気回路OP+等より’r′につている。二1
ンポーネンf−mに内蔵されたタイマTが動作し−Cい
ない時において、テープを【】−ドするか再生(又は記
録)状態に覆ると電源スイッチS+が投入されることに
なる。この時の電圧の立上りが、抵抗1テ1.ダイオー
ドD+。 D2.コンデンサC+からなる立上り微分回路により検
出されてダイオード1〕3を介してt−ンンジスタQI
のベースへ伝達され、このトランジスタQ1をオンさせ
る1、1−ランジスタQ1がオンとなるど、その二ルク
タに設()られ−(いるリレーL+が駆動されのイの接
点がN C側からNo側に切換られる。リレーの共通端
子にはスイッチSIを軽(電源V(cが印加されており
、これが抵抗1<2を介し−CトランジスタQ1のベー
スへ供給され、よっU l−ランジスタQ1をオンに維
持し、リレーし電はNo側へ切換わった状態に保たれる
。従って、モータMiゝ)電気回路01〕1等に電源が
印加されテープデッキ1【よ動作をすることになる。こ
のデッ−V1の出力はダイオードD5を介してスピーカ
Eの人力信号どなる。 スイング−3+がオフであれば、リレーL+は非動作で
あり接点はN G側にある。よって、電圧V ccがイ
ネーブル信号としてライン八へ送出され第2のコンポー
ネントへ供給され、優先順位の低い]ンボーネントを動
作可能とするのである。従−)で、リレーL+、トラン
ジスタQ+ 、微分回路等が第1の制御回路1aとなる
。 第2のコンポーネント2は電気回路OP 2からなり、
第2の制御回路2aを内蔵覆る。この回路2aは、ノリ
ツブ70ツブF r:+とアンドゲートG1とからなっ
ており、第2のコンボーネン1〜2への電源A−> A
フ制御スイッヂS Inの押圧操作句にノリツブフロッ
プF1:1の出力Q、Oは反転するようになっている。 このノリツブ70ツブF:1:1の出力Qによりトラン
ジスタQ+oが制御されて電気回路(1−P 2への電
源投入がコントロールされる。ノリツブノロツブFF+
の出力0とイネーブルライン△どの論理積がアンドゲー
トG1により得られて、第2の]ンポーネンl−2のイ
ネーブル信号出力となって次段の第3のコンポーネント
39− (図示せず)外送出される。 イネーブル人カラインへが高レベル(十V cr、 )
のときに、スイングS +oが押されると、フリツブフ
[1ツブF(:1はリセット解除されているからその出
力Q、CIは互いに反転して、トランジスタ010をオ
ンとすると〕LにゲートG1を開とする。。 よって、電気回路OP2に電源が印加されイの出力がダ
イオード1〕1oを経てスピーカ入力となるのである。 ゲートG1が閉であるため、イネ−プル信号1,1次段
以後の」ンポーネントへは送出されない。 第2のコンポーネント2をオフとすべく、再びスイング
5)1つが押されると、ノリツブノロツブFF+4は反
転し−(トランジスタQIOをオフと覆ると共にゲーh
G + を聞どJる。従って、電気回路01)2はオ
フとなり、またイネーブルイに号がゲートG1を介して
次段コンポ−ネントンへ送出される。 尚、第2の]ンボーネント2へのイネーブル信、q A
ラインが低レベルにあれば、ノリツプノl−1ツブ1τ
F二1 はリレンl−状態とされでいるから、スイ10
− ッI SII+の操作によっては何等ノリップフ1」ツ
ブl [lは変化せず、二1ンボ−7,ンl−2はオン
し得4【い。また、アンドグー1−01の出力も低レベ
ルeあるから、更に十位の、jンボーネントもオンし1
ηf、【いことになる。 以」、の構成及び動作は第一の]ンボーネンl−mを除
く、他の二1ンボーネントについても同様であるから特
に図示しくいない。 タイマTを右する第一の]ンボーネントmには、第一の
制御回路maが内蔵されており、これはフリップフロッ
プFF2.タイマT、アンドゲート02、インバーター
1及びスイッチS 21 ”−η等よりなっCいる。こ
の制御回路maにより、トランジスタQ 2oがオンと
なり電気回路OP3に電源が印加され、イの出力がダイ
オードD 211を介してスピーカ入力どなるのである
。 いま、タイマスイッヂ824がオン、入力される1)・ イネーブル信号ラインΔが高レベルでスイッチS 23
がオン状態にある時、タイマー゛が起動すると、スーf
ツヂS 22がオンとなってスイッチ32+のオンオフ
に無関係りトランジスタQ 20が導通するわよって電
気回路OP3に電源が印加されることになる。 次に、このコンポーネントmより優先順位の高いコンポ
ーネントのうちいずれか1つが動作中にタイマTが起動
した場合、コンポーネント剛へ入力されるイネーブル信
号ラインAは低レベルにあるから、第一の制御回路ll
1a内のスイッチ823がオフとなっており、そのまま
ではトランジスタQδをオンとすることができない。こ
こで、制御回路maからは、タイマTの起動時点におい
てタイマ制御信号バスCへ高レベルのリセット信号を発
生する。従って、すべてのコンポーネントの制御回路を
リセットしてその制御動作を停止させイネーブル信号送
出状態とする。そのために、バスCは各コンポーネント
の7リツプフOツブのクリヤ入力端子へ接続されている
。第1のコンポーネント1では、バスCにおけるリセッ
ト信号の立上りを、抵抗R6,コンデンサC2,ダイオ
ードD7からなる微分回路により検出し、トランジスタ
Q2をある一定時間オンせさるようにしている。従って
、トランジスタQ1のベースを強制的に低レベルとする
ことになるから、リレーL+がオンしていれば、必ずオ
フに反転してその接点はNG側ヘリセットされる。よっ
て、第1のコンポーネント1がタイマオン時に動作して
いても必ずリセットされてイネーブル信号送出状態とな
る。 こうすることにより、第一のコンポーネントm内のスイ
ッチ823はオンとなるから、タイマ起動によって必ず
第一のコンポーネント−の電気回路OP3は活性化され
ることになるのである。この時、ゲートG2の出力は低
レベルとなるから、より優先順位の低い次段コンポーネ
ントへはイネーブル信号は送出されず動作禁止となる。 ・第1のコンポーネント1を再び動作させるには、
トランジスタQ1のベースにダイオードD6を介して外
部よりリスタートパルスを印加すれば、トランジスタQ
1がオンとなるから、第1のコンポーネントがオンとな
り、そのイネーブル信号出力は低レベルとなって第2・
段以降のコンポーネント13− はすべて動作停止する。 第3図は本発明の他の実施例の回路図であり、第2図と
同等部分は同一符号により示されている。 本例においては、タイマTからのリセット信号を第1の
コンポーネント1のみに供給するようにしたものであり
、他の構成は第2図のそれと全く同等となっている。こ
うすることによって、タイマTによりオフとなるのは、
最高優先順位の第1のコンポーネント1のみであり、そ
れ以外のコンポーネントは、電源スィッチ(Ste 、
Ste )が操作されたもののうちで優先順位の高い
ものから動作させることが可能となる。 尚、第2,3図において第1のコンポーネント1のリス
タートパルスの代りにタイマコントロール出力を用いれ
ば、タイマにて再スタートさせることも可能となる。ま
た種々の変形等が可能となるものである。 叙上の如く、本発明によればタイマにより特定コンポー
ネントのみを優先的に動作させることが可能となり、ま
た各コンポーネントに優先順位を14− つけることにより同時に2以上のコンポーネントが動作
することを禁止しているので、無駄な動作がなくなる。 これらコンポーネントはカスケードに何台も追加接続で
きるのでシステムの増大に容易に対処可能となる。
第1図は本発明の一実施例の動作を示すブロック図、第
2図は第1図のブロックの具体的回路図。 第3図は本発明の他の実施例の回路図である。 主要部分の符号の説明 − 1〜0・・・・・・コンポーネント 1a〜na・・・・・・制御回路 A・・・・・・イネーブル信号ライン B・・・・・・出力信号パスライン C・・・・・・タイマ出力バスライン T・・・・・・タイマ 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 15−
2図は第1図のブロックの具体的回路図。 第3図は本発明の他の実施例の回路図である。 主要部分の符号の説明 − 1〜0・・・・・・コンポーネント 1a〜na・・・・・・制御回路 A・・・・・・イネーブル信号ライン B・・・・・・出力信号パスライン C・・・・・・タイマ出力バスライン T・・・・・・タイマ 出願人 パイオニア株式会社 代理人 弁理士 藤村元彦 15−
Claims (2)
- (1) 複数の回路機器のいずれか1つを選択的に作動
せしめる制御システムであって、所定の優先順位に従っ
て優先順位の上位の回路機器に電源投入されている限り
下位の回路機器には電源供給が禁止されるように構成さ
れており、かつタイマ手段からのタイマ制御指令に応じ
て前記優先順位を無視可能とするように構成されている
ことを特徴とする制御システム。 - (2) 前記タイマ手段にJ:り特定の回路機器のみに
電源供給をなすようにしたことを特徴とする特許請求の
範囲第1項記載の制御システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57101678A JPS58219820A (ja) | 1982-06-14 | 1982-06-14 | 回路機器の制御システム |
GB08315943A GB2123251B (en) | 1982-06-14 | 1983-06-10 | Timer-controlled audio component system |
FR8309831A FR2528651B1 (fr) | 1982-06-14 | 1983-06-14 | Ensemble d'elements electro-acoustiques commande par dispositif temporisateur |
DE19833321450 DE3321450C2 (de) | 1982-06-14 | 1983-06-14 | Zeitgebergesteuertes System mit mehreren Audio-Komponenten |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57101678A JPS58219820A (ja) | 1982-06-14 | 1982-06-14 | 回路機器の制御システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58219820A true JPS58219820A (ja) | 1983-12-21 |
JPH0378708B2 JPH0378708B2 (ja) | 1991-12-16 |
Family
ID=14307005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57101678A Granted JPS58219820A (ja) | 1982-06-14 | 1982-06-14 | 回路機器の制御システム |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPS58219820A (ja) |
DE (1) | DE3321450C2 (ja) |
FR (1) | FR2528651B1 (ja) |
GB (1) | GB2123251B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137867A (ja) * | 1989-10-23 | 1991-06-12 | Sony Corp | カラオケ装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5170381A (en) * | 1989-11-22 | 1992-12-08 | Eldon Taylor | Method for mixing audio subliminal recordings |
DE19624761B4 (de) * | 1996-06-21 | 2004-02-05 | Robert Bosch Gmbh | Rundfunkempfänger |
JP2002116787A (ja) | 2000-07-10 | 2002-04-19 | Matsushita Electric Ind Co Ltd | 優先順位決定装置、優先順位決定方法及び優先順位決定プログラム |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL71860C (ja) * | 1946-03-27 | 1900-01-01 | ||
JPS5411474Y2 (ja) * | 1973-09-19 | 1979-05-23 | ||
US4380809A (en) * | 1979-08-06 | 1983-04-19 | Clarion Co., Ltd. | Automatic power supply system |
GB2102242A (en) * | 1981-07-15 | 1983-01-26 | Summa Nova Corp | Automatic audio mixing selector device |
-
1982
- 1982-06-14 JP JP57101678A patent/JPS58219820A/ja active Granted
-
1983
- 1983-06-10 GB GB08315943A patent/GB2123251B/en not_active Expired
- 1983-06-14 FR FR8309831A patent/FR2528651B1/fr not_active Expired
- 1983-06-14 DE DE19833321450 patent/DE3321450C2/de not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137867A (ja) * | 1989-10-23 | 1991-06-12 | Sony Corp | カラオケ装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0378708B2 (ja) | 1991-12-16 |
GB8315943D0 (en) | 1983-07-13 |
FR2528651A1 (fr) | 1983-12-16 |
GB2123251A (en) | 1984-01-25 |
DE3321450C2 (de) | 1986-06-19 |
GB2123251B (en) | 1985-09-25 |
DE3321450A1 (de) | 1984-01-05 |
FR2528651B1 (fr) | 1986-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5396108A (en) | Latch controlled output driver | |
US6211709B1 (en) | Pulse generating apparatus | |
JPS58219820A (ja) | 回路機器の制御システム | |
US5086441A (en) | Frequency divider circuit | |
JPH06197000A (ja) | Cmos3ステートバッファ回路およびその制御方法 | |
JPH09180452A (ja) | メモリのアドレス遷移検出回路 | |
JPH0645900A (ja) | オーバーラップなしでの複数個の電圧の一つの選択 | |
US5757940A (en) | Electric volume controller | |
JPH1169624A (ja) | 突入電流制限付スイッチ回路 | |
JPH0936722A (ja) | 論理ゲートのアレイをソフト駆動するための方法及び装置、及びスイッチングの歪みの抑制方法 | |
JPH038126B2 (ja) | ||
JP2943810B2 (ja) | モータ駆動ic回路 | |
JPH05166380A (ja) | 出力バッファ回路 | |
KR910003208Y1 (ko) | 캠코더의 더빙연결장치 | |
JPS6122345Y2 (ja) | ||
JPS59229806A (ja) | プランジヤ−駆動回路 | |
KR870001882Y1 (ko) | 더블데크의 선곡제어회로 | |
JP2836655B2 (ja) | 半導体デバイス測定装置 | |
JPS62226403A (ja) | 音響装置の入力モ−ド切り換え回路 | |
JPS59147505A (ja) | 増幅回路 | |
JPH05325574A (ja) | 書き込み回路 | |
JP2503299Y2 (ja) | 電源盤起動制御回路 | |
JPH01174116A (ja) | バイアス制御回路 | |
JPH02884B2 (ja) | ||
JPH0423489B2 (ja) |