JPH0567030A - アドレス制御方式 - Google Patents
アドレス制御方式Info
- Publication number
- JPH0567030A JPH0567030A JP3254802A JP25480291A JPH0567030A JP H0567030 A JPH0567030 A JP H0567030A JP 3254802 A JP3254802 A JP 3254802A JP 25480291 A JP25480291 A JP 25480291A JP H0567030 A JPH0567030 A JP H0567030A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bus master
- data
- memory
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 マイクロプロセッサシステムにおいて、バス
マスタから周辺に対するデータアクセスを行う場合に、
任意の指定アドレスに対しても複数回のバスアクセスを
必要とすることなく、任意の最大のデータバス幅でデー
タアクセスを可能とすることで、システムの性能を向上
させる。 【構成】 バスマスタ１からの指定アドレス出力と指定
データバス幅より相対アドレス生成回路４は個別の相対
アドレス信号ＵＵＡ，ＵＭＡ，ＬＭＭＡ，ＬＬＡをデコ
ード出力し、加算器５０，５１，５２，５３はアドレス
〜Ａ２と相対アドレス信号との加算結果をメモリ２０，
２１，２２，２３に対する個別のアドレスとして出力
し、バイトデータセレクト生成回路３はメモリに対する
イネーブル信号ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをデコ
ード出力することで、バスマスタ１はアドレスの異なる
複数のメモリ２０，２１，２２，２３を同時にアクセス
することができる。
マスタから周辺に対するデータアクセスを行う場合に、
任意の指定アドレスに対しても複数回のバスアクセスを
必要とすることなく、任意の最大のデータバス幅でデー
タアクセスを可能とすることで、システムの性能を向上
させる。 【構成】 バスマスタ１からの指定アドレス出力と指定
データバス幅より相対アドレス生成回路４は個別の相対
アドレス信号ＵＵＡ，ＵＭＡ，ＬＭＭＡ，ＬＬＡをデコ
ード出力し、加算器５０，５１，５２，５３はアドレス
〜Ａ２と相対アドレス信号との加算結果をメモリ２０，
２１，２２，２３に対する個別のアドレスとして出力
し、バイトデータセレクト生成回路３はメモリに対する
イネーブル信号ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをデコ
ード出力することで、バスマスタ１はアドレスの異なる
複数のメモリ２０，２１，２２，２３を同時にアクセス
することができる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロプロッサシ
ステムのバスマスタからの周辺アクセス時における、ア
ドレスの指定方法に関するものである。
ステムのバスマスタからの周辺アクセス時における、ア
ドレスの指定方法に関するものである。
【０００２】
【従来の技術】図２は例えば、ＭＣ６８０２０ユーザマ
ニュアルで示された従来のマイクロプロセッサを使用し
た３２ビットのマイクロプロッサシステムを示す回路図
である。
ニュアルで示された従来のマイクロプロセッサを使用し
た３２ビットのマイクロプロッサシステムを示す回路図
である。
【０００３】図において、１はＤ３１〜Ｄ０の３２ビッ
トのデータバスを有するバスマスタで、周辺をアクセス
する際に複数のビットのアドレス〜Ａ２，Ａ１，Ａ０を
出力すると共に、データバス幅を指定するＳＩＺ１，Ｓ
ＩＺ０を出力する。ＳＩＺ１，ＳＩＺ０は転送するデー
タのバス幅指定で、０，１は１バイト、１，０は２バイ
ト、１，１は３バイト、０，０は４バイトを示す。
トのデータバスを有するバスマスタで、周辺をアクセス
する際に複数のビットのアドレス〜Ａ２，Ａ１，Ａ０を
出力すると共に、データバス幅を指定するＳＩＺ１，Ｓ
ＩＺ０を出力する。ＳＩＺ１，ＳＩＺ０は転送するデー
タのバス幅指定で、０，１は１バイト、１，０は２バイ
ト、１，１は３バイト、０，０は４バイトを示す。
【０００４】２０はデータバスＤ３１〜Ｄ２４に接続さ
れる８ビットのメモリでバスマスタから４Ｎのアドレス
に位置する。同様に、２１，２２，２３のメモリは各々
Ｄ２３〜Ｄ１６，Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０に接続さ
れ、バスマスタから４Ｎ＋１，４Ｎ＋２，４Ｎ＋３のア
ドレスに位置する。
れる８ビットのメモリでバスマスタから４Ｎのアドレス
に位置する。同様に、２１，２２，２３のメモリは各々
Ｄ２３〜Ｄ１６，Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０に接続さ
れ、バスマスタから４Ｎ＋１，４Ｎ＋２，４Ｎ＋３のア
ドレスに位置する。
【０００５】３ａはバイトデータセレクト生成回路で、
バスマスタの出力するＡ１，Ａ０，ＳＩＺ１，ＳＩＺ０
をデコードすることで、ＵＵＤ（Ｕｐｐｅｒ Ｕｐｐｅ
ｒＤａｔｅ），ＵＭＤ（Ｕｐｐｅｒ Ｍｉｄｄｌｅ Ｄ
ａｔｅ），ＬＭＤ（Ｌｏｗｅｒ Ｍｉｄｄｌｅ Ｄａｔ
ｅ），ＬＬＤ（Ｌｏｗｅｒ Ｌｏｗｅｒ Ｄａｔｅ）を
出力する。ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤは各々アド
レス４Ｎ＋１，４Ｎ＋２，４Ｎ＋３に対するメモリ、２
０，２１，２２，２３のＣＳに接続される。各メモリ２
０，２１，２２，２３はＣＳ入力をアサートすることで
イネーブル状態になる。
バスマスタの出力するＡ１，Ａ０，ＳＩＺ１，ＳＩＺ０
をデコードすることで、ＵＵＤ（Ｕｐｐｅｒ Ｕｐｐｅ
ｒＤａｔｅ），ＵＭＤ（Ｕｐｐｅｒ Ｍｉｄｄｌｅ Ｄ
ａｔｅ），ＬＭＤ（Ｌｏｗｅｒ Ｍｉｄｄｌｅ Ｄａｔ
ｅ），ＬＬＤ（Ｌｏｗｅｒ Ｌｏｗｅｒ Ｄａｔｅ）を
出力する。ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤは各々アド
レス４Ｎ＋１，４Ｎ＋２，４Ｎ＋３に対するメモリ、２
０，２１，２２，２３のＣＳに接続される。各メモリ２
０，２１，２２，２３はＣＳ入力をアサートすることで
イネーブル状態になる。
【０００６】表１はバイトデータセレクト生成回路３ａ
のデコード論理を示す真理値表である。
のデコード論理を示す真理値表である。
【表１】
【０００７】次にバスマスタ１が、周辺素子としてメモ
リ２０，２１，２２，２３に対して３２ビットのデータ
アクセスを行う場合について説明する。
リ２０，２１，２２，２３に対して３２ビットのデータ
アクセスを行う場合について説明する。
【０００８】バスマスタ１が４Ｎ番地を指定してメモリ
を３２ビットアクセスする場合、バスマスタ１はアドレ
ス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩ
Ｚ０に対して各々０，０，０，０を出力する。
を３２ビットアクセスする場合、バスマスタ１はアドレ
ス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩ
Ｚ０に対して各々０，０，０，０を出力する。
【０００９】バイトデータセレクト生成回路３ａは、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
【００１０】バスマスタ１は、Ｄ３１〜Ｄ０のデータバ
スを介してメモリ２０，２１，２２，２３との間で３２
ビットのデータアクセスを行う。
スを介してメモリ２０，２１，２２，２３との間で３２
ビットのデータアクセスを行う。
【００１１】バスマスタ１が４Ｎ＋１番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々０，１，０，０を出力する。
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々０，１，０，０を出力する。
【００１２】バイトデータセレクト生成回路３ａは、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ２１，２
２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ２１，２
２，２３をイネーブルにする。
【００１３】バスマスタ１は、Ｄ２３〜Ｄ０のデータバ
スを介してメモリ２１，２２，２３との間で２４ビット
のデータアクセスを行い、継続する次のサイクルで４Ｎ
＋４番地を指定し、アドレス〜Ａ２に４Ｎ＋４を出力す
ると共に、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ０に対して各
々０，０，０，１を出力する。
スを介してメモリ２１，２２，２３との間で２４ビット
のデータアクセスを行い、継続する次のサイクルで４Ｎ
＋４番地を指定し、アドレス〜Ａ２に４Ｎ＋４を出力す
ると共に、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ０に対して各
々０，０，０，１を出力する。
【００１４】バイトデータセレクト生成回路３ａは、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤをアサートし、メモリ２０をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤをアサートし、メモリ２０をイネーブルにする。
【００１５】バスマスタ１は、Ｄ３１〜Ｄ２４のデータ
バスを介してメモリ２０との間で８ビットのデータアク
セスを行い、４Ｎ＋１番地に対するメモリへの３２ビッ
トのデータアクセスを終了する。
バスを介してメモリ２０との間で８ビットのデータアク
セスを行い、４Ｎ＋１番地に対するメモリへの３２ビッ
トのデータアクセスを終了する。
【００１６】バスマスタ１が４Ｎ＋２番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々１，０，０，０を出力する。
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々１，０，０，０を出力する。
【００１７】バイトデータセレクト生成回路３ａはＡ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＬＭＤ，ＬＬＤをアサートし、メモリ２２，２３をイネ
ーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＬＭＤ，ＬＬＤをアサートし、メモリ２２，２３をイネ
ーブルにする。
【００１８】バスマスタ１は、Ｄ１５〜Ｄ０のデータバ
スを介してメモリ２２，２３との間で１６ビットのデー
タアクセスを行い、継続する次のサイクルで４Ｎ＋４番
地を指定し、アドレス〜Ａ２に４Ｎ＋４を出力すると共
に、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ０に対して各々０，
０，１，０を出力する。
スを介してメモリ２２，２３との間で１６ビットのデー
タアクセスを行い、継続する次のサイクルで４Ｎ＋４番
地を指定し、アドレス〜Ａ２に４Ｎ＋４を出力すると共
に、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ０に対して各々０，
０，１，０を出力する。
【００１９】バイトデータセレクト生成回路３ａは、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤをアサートし、メモリ２０，２１をイネ
ーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤをアサートし、メモリ２０，２１をイネ
ーブルにする。
【００２０】バスマスタ１は、Ｄ３１〜Ｄ１６のデータ
バスを介してメモリ２０，２１との間で１６ビットのデ
ータアクセスを行い、４Ｎ＋２番地に対するメモリへの
３２ビットのデータアクセスを終了する。
バスを介してメモリ２０，２１との間で１６ビットのデ
ータアクセスを行い、４Ｎ＋２番地に対するメモリへの
３２ビットのデータアクセスを終了する。
【００２１】バスマスタ１が４Ｎ＋３番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々１，１，０，０を出力する。
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々１，１，０，０を出力する。
【００２２】バイトデータセレクト生成回路３ａは、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＬＬＤをアサートし、メモリ２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＬＬＤをアサートし、メモリ２３をイネーブルにする。
【００２３】バスマスタ１は、Ｄ７〜Ｄ０のデータバス
を介してメモリ２３との間で８ビットのデータアクセス
を行い、継続する次のサイクルで４Ｎ＋４番地を指定
し、アドレス〜Ａ２に４Ｎ＋４を出力すると共に、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０に対して各々０，０，
１，１を出力する。
を介してメモリ２３との間で８ビットのデータアクセス
を行い、継続する次のサイクルで４Ｎ＋４番地を指定
し、アドレス〜Ａ２に４Ｎ＋４を出力すると共に、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０に対して各々０，０，
１，１を出力する。
【００２４】バイトデータセレクト生成回路３ａは、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ．ＬＭＤをアサートし、メモリ２０，２
１，２２をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ．ＬＭＤをアサートし、メモリ２０，２
１，２２をイネーブルにする。
【００２５】バスマスタ１は、Ｄ３１〜Ｄ８のデータバ
スを介してメモリ２０，２１，２２との間で２４ビット
のデータアクセスを行い、４Ｎ＋３番地に対するメモリ
への３２ビットのデータアクセスを終了する。
スを介してメモリ２０，２１，２２との間で２４ビット
のデータアクセスを行い、４Ｎ＋３番地に対するメモリ
への３２ビットのデータアクセスを終了する。
【００２６】
【発明が解決しようとする課題】従来のマイクロプロセ
ッサシステムは以上の様に構成されているので、バスマ
スタが周辺に対して３２ビットのデータアクセスを行う
に当たり、指定アドレスが４Ｎ番地以外の場合には、指
定アドレスが４Ｎ＋１，４Ｎ＋２，４Ｎ＋３番地のと
き、各々最初のサイクルで、２４ビット、１６ビット、
８ビットのデータアクセスを行い、次のサイクルで８ビ
ット、１６ビット、２４ビットのデータアクセスを行う
ことで３２ビットのデータアクセスを完了するため、２
回のバスサイクルを行わなければならず、１度の３２ビ
ットデータアクセス要求に対して複数回のバスアクセス
が必要となるので、システムの性能が低下する等の問題
点があった。
ッサシステムは以上の様に構成されているので、バスマ
スタが周辺に対して３２ビットのデータアクセスを行う
に当たり、指定アドレスが４Ｎ番地以外の場合には、指
定アドレスが４Ｎ＋１，４Ｎ＋２，４Ｎ＋３番地のと
き、各々最初のサイクルで、２４ビット、１６ビット、
８ビットのデータアクセスを行い、次のサイクルで８ビ
ット、１６ビット、２４ビットのデータアクセスを行う
ことで３２ビットのデータアクセスを完了するため、２
回のバスサイクルを行わなければならず、１度の３２ビ
ットデータアクセス要求に対して複数回のバスアクセス
が必要となるので、システムの性能が低下する等の問題
点があった。
【００２７】この発明は上記のような問題点を解消する
ためになされたもので、バスマスタが周辺に対するデー
タアクセスを行う場合に、任意の指定アドレスに対して
も複数回のバスアクセスを必要とすることなく、指定の
最大のデータバス幅でデータアクセスを完了することの
できる、マイクロプロセッサにおけるアドレス制御方式
を得ることを目的とする。
ためになされたもので、バスマスタが周辺に対するデー
タアクセスを行う場合に、任意の指定アドレスに対して
も複数回のバスアクセスを必要とすることなく、指定の
最大のデータバス幅でデータアクセスを完了することの
できる、マイクロプロセッサにおけるアドレス制御方式
を得ることを目的とする。
【００２８】
【課題を解決するための手段】この第１の発明に係るア
ドレス制御方式は、複数の周辺素子の指定アドレス信号
を出力するとともに、データバス幅を指定するバス幅指
定信号を出力するバスマスタと、上記指定アドレス信号
の一部とバス幅指定信号をデコードし周辺素子のイネー
ブル信号を出力するバイトデータセレクト生成回路とを
備えたアドレス制御方式において、上記バイトデータセ
レクト生成回路に入力される各信号をデコードし各周辺
素子毎の相対アドレス信号を出力する相対アドレス生成
回路と、相対アドレス信号と上記指定アドレス信号に基
づき各周辺素子個別のアドレス信号を出力する論理回路
とを設けたものである。
ドレス制御方式は、複数の周辺素子の指定アドレス信号
を出力するとともに、データバス幅を指定するバス幅指
定信号を出力するバスマスタと、上記指定アドレス信号
の一部とバス幅指定信号をデコードし周辺素子のイネー
ブル信号を出力するバイトデータセレクト生成回路とを
備えたアドレス制御方式において、上記バイトデータセ
レクト生成回路に入力される各信号をデコードし各周辺
素子毎の相対アドレス信号を出力する相対アドレス生成
回路と、相対アドレス信号と上記指定アドレス信号に基
づき各周辺素子個別のアドレス信号を出力する論理回路
とを設けたものである。
【００２９】また、この第２の発明に係るアドレス制御
方式におけるバスマスタは、周辺をアクセスする際のデ
ータバス幅の指定に対し指定された最大のデータバス幅
でデータをアクセスすることが可能なようにしたもので
ある。
方式におけるバスマスタは、周辺をアクセスする際のデ
ータバス幅の指定に対し指定された最大のデータバス幅
でデータをアクセスすることが可能なようにしたもので
ある。
【００３０】
【作用】この第１の発明におけるアドレス制御方式は、
バスマスタからのアドレス出力と、相対アドレス信号を
使用することで、個別の周辺素子に対して同時にアドレ
スの異なる複数の素子を選択することが可能で、またバ
スマスタはこれらを同時にアクセスすることができる。
バスマスタからのアドレス出力と、相対アドレス信号を
使用することで、個別の周辺素子に対して同時にアドレ
スの異なる複数の素子を選択することが可能で、またバ
スマスタはこれらを同時にアクセスすることができる。
【００３１】また、この第２の発明によれば、バスマス
タは要求するデータバス幅に応じて、これら複数の素子
を同時にアクセスすること、任意の指定アドレスに対し
ても複数回のバスアクセスを必要とすることなく、指定
の最大のデータバス幅でデータアクセスを完了すること
ができる。
タは要求するデータバス幅に応じて、これら複数の素子
を同時にアクセスすること、任意の指定アドレスに対し
ても複数回のバスアクセスを必要とすることなく、指定
の最大のデータバス幅でデータアクセスを完了すること
ができる。
【００３２】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１はＤ３１〜Ｄ０の３２ビットの
データバスを有するバスマスタで、周辺をアクセスする
際に複数ビットのアドレス〜Ａ２，Ａ１，Ａ０を出力す
ると共に、データバス幅を指定するＳＩＺ１，ＳＩＺ０
を出力する。ＳＩＺ１，ＳＩＺ０は転送するデータのバ
ス幅指定で、０，１は１バイト、１，０は２バイト、
１，１は３バイト、０，０は４バイトを示す。
する。図１において、１はＤ３１〜Ｄ０の３２ビットの
データバスを有するバスマスタで、周辺をアクセスする
際に複数ビットのアドレス〜Ａ２，Ａ１，Ａ０を出力す
ると共に、データバス幅を指定するＳＩＺ１，ＳＩＺ０
を出力する。ＳＩＺ１，ＳＩＺ０は転送するデータのバ
ス幅指定で、０，１は１バイト、１，０は２バイト、
１，１は３バイト、０，０は４バイトを示す。
【００３３】２０はデータバスＤ３１〜Ｄ２４に接続さ
れる８ビットのメモリでバスマスタから４Ｎのアドレス
に位置する。同様に２１，２２，２３は各々Ｄ２３〜Ｄ
１６，Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０に接続され、バスマス
タから４Ｎ＋１，４Ｎ＋２，４Ｎ＋３のアドレスに位置
する。
れる８ビットのメモリでバスマスタから４Ｎのアドレス
に位置する。同様に２１，２２，２３は各々Ｄ２３〜Ｄ
１６，Ｄ１５〜Ｄ８，Ｄ７〜Ｄ０に接続され、バスマス
タから４Ｎ＋１，４Ｎ＋２，４Ｎ＋３のアドレスに位置
する。
【００３４】３はバイトデータセレクタ生成回路で、バ
スマスタの出力するＡ１，Ａ０，ＳＩＺ１，ＳＩＺ０を
デコードすることで、ＵＵＤ（Ｕｐｐｅｒ Ｕｐｐｅｒ
Ｄａｔｅ），ＵＭＤ（Ｕｐｐｅｒ Ｍｉｄｄｌｅ Ｄ
ａｔｅ），ＬＭＤ（Ｌｏｗｅｒ Ｍｉｄｄｌｅ Ｄａｔ
ｅ），ＬＬＤ（Ｌｏｗｅｒ Ｌｏｗｅｒ Ｄａｔｅ）を
出力する。ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤは各々アド
レス４Ｎ，４Ｎ＋１，４Ｎ＋２，４Ｎ＋３に対するメモ
リ、２０，２１，２２，２３のＣＳに接続される。２
０，２１，２２，２３の各メモリはＣＳ入力をアサート
することでイネーブル状態になる。
スマスタの出力するＡ１，Ａ０，ＳＩＺ１，ＳＩＺ０を
デコードすることで、ＵＵＤ（Ｕｐｐｅｒ Ｕｐｐｅｒ
Ｄａｔｅ），ＵＭＤ（Ｕｐｐｅｒ Ｍｉｄｄｌｅ Ｄ
ａｔｅ），ＬＭＤ（Ｌｏｗｅｒ Ｍｉｄｄｌｅ Ｄａｔ
ｅ），ＬＬＤ（Ｌｏｗｅｒ Ｌｏｗｅｒ Ｄａｔｅ）を
出力する。ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤは各々アド
レス４Ｎ，４Ｎ＋１，４Ｎ＋２，４Ｎ＋３に対するメモ
リ、２０，２１，２２，２３のＣＳに接続される。２
０，２１，２２，２３の各メモリはＣＳ入力をアサート
することでイネーブル状態になる。
【００３５】４はバイトデータセレクト生成回路で、バ
スマスタの出力するＡ１，Ａ０，ＳＩＺ１，ＳＩＺ０を
デコードすることでＵＵＡ（Ｕｐｐｅｒ Ｕｐｐｅｒ
Ａｄｄｒｅｓｓ），ＵＭＡ（Ｕｐｐｅｒ Ｍｉｄｄｌｅ
Ａｄｄｒｅｓｓ），ＬＭＡ（Ｌｏｗｅｒ Ｍｉｄｄｌ
ｅ Ａｄｄｒｅｓｓ），ＬＬＡ（Ｌｏｗｅｒ Ｌｏｗｅ
ｒ Ａｄｄｒｅｓｓ）を出力する。ＵＵＡ，ＵＭＡ，Ｌ
ＭＡ，ＬＬＡはそれぞれバスマスタ出力のアドレス〜Ａ
２に対する相対アドレスを示し、加算器５０，５１，５
２，５３に接続される。
スマスタの出力するＡ１，Ａ０，ＳＩＺ１，ＳＩＺ０を
デコードすることでＵＵＡ（Ｕｐｐｅｒ Ｕｐｐｅｒ
Ａｄｄｒｅｓｓ），ＵＭＡ（Ｕｐｐｅｒ Ｍｉｄｄｌｅ
Ａｄｄｒｅｓｓ），ＬＭＡ（Ｌｏｗｅｒ Ｍｉｄｄｌ
ｅ Ａｄｄｒｅｓｓ），ＬＬＡ（Ｌｏｗｅｒ Ｌｏｗｅ
ｒ Ａｄｄｒｅｓｓ）を出力する。ＵＵＡ，ＵＭＡ，Ｌ
ＭＡ，ＬＬＡはそれぞれバスマスタ出力のアドレス〜Ａ
２に対する相対アドレスを示し、加算器５０，５１，５
２，５３に接続される。
【００３６】５０，５１，５２，５３は加算器で、バス
マスタ出力のアドレス〜Ａ２と相対アドレス生成回路４
の出力するＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡとの加算結
果をメモリ２０，２１，２２，２３に対して個別にアド
レス出力する。
マスタ出力のアドレス〜Ａ２と相対アドレス生成回路４
の出力するＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡとの加算結
果をメモリ２０，２１，２２，２３に対して個別にアド
レス出力する。
【００３７】表２はバイトデータセレクト生成回路のデ
コード論理を示す真理値表であり、表３は相対アドレス
生成回路のデコード論理を示す真理値表である。尚、表
中の＊は不定を示す。
コード論理を示す真理値表であり、表３は相対アドレス
生成回路のデコード論理を示す真理値表である。尚、表
中の＊は不定を示す。
【００３８】
【表２】
【００３９】
【表３】
【００４０】次にバスマスタ１が、周辺素子としてメモ
リ２０，２１，２２，２３に対して３２ビットのデータ
アクセスを行う場合について説明する。
リ２０，２１，２２，２３に対して３２ビットのデータ
アクセスを行う場合について説明する。
【００４１】バスマスタ１が４Ｎ番地を指定してメモリ
を３２ビットアクセスする場合、バスマスタ１はアドレ
ス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩ
Ｚ０に対して各々０，０，０，０を出力する。
を３２ビットアクセスする場合、バスマスタ１はアドレ
ス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩ
Ｚ０に対して各々０，０，０，０を出力する。
【００４２】相対アドレス生成回路４は、Ａ１，Ａ０，
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々０，０，
０，０を出力する。
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々０，０，
０，０を出力する。
【００４３】加算器５０，５１，５２，５３は、アドレ
ス〜Ａ２と各々ＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビ
ットを加算し、メモリ２０，２１，２２，２３に対して
４Ｎ番地のアドレスを出力する。
ス〜Ａ２と各々ＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビ
ットを加算し、メモリ２０，２１，２２，２３に対して
４Ｎ番地のアドレスを出力する。
【００４４】バイトデータセレクト生成回路３は、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
【００４５】バスマスタ１は、Ｄ３１〜Ｄ０のデータバ
スを介してメモリ２０，２１，２２，２３との間で３２
ビットのデータアクセスを行う。
スを介してメモリ２０，２１，２２，２３との間で３２
ビットのデータアクセスを行う。
【００４６】バスマスタ１が４Ｎ＋１番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ
０に対して各々１，０，０，０を出力する。
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ
０に対して各々１，０，０，０を出力する。
【００４７】相対アドレス生成回路４は、Ａ１，Ａ０，
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々１，０，
０，０を出力する。
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々１，０，
０，０を出力する。
【００４８】加算器５０，５１，５２，５３は、アドレ
ス〜Ａ２と各々ＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビ
ットを加算し、複数のメモリに対して個別にアドレスを
出力する。メモリ２０に４Ｎ＋１番地のアドレスを、メ
モリ２１，２２，２３に４Ｎ番地のアドレスを出力す
る。
ス〜Ａ２と各々ＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビ
ットを加算し、複数のメモリに対して個別にアドレスを
出力する。メモリ２０に４Ｎ＋１番地のアドレスを、メ
モリ２１，２２，２３に４Ｎ番地のアドレスを出力す
る。
【００４９】バイトデータセレクト生成回路３は、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
【００５０】バスマスタ１は、Ｄ２３〜Ｄ０のデータバ
スを介してメモリとの間で４Ｎ＋１，４Ｎ＋２，４Ｎ＋
３番地（メモリ２１，２２，２３）からの２４ビットの
データアクセスを行うと共に、Ｄ３１〜Ｄ２４のデータ
バスを介して４Ｎ＋４番地から３ビットのデータアクセ
スを行い、４Ｎ＋１番地に対するメモリへの３２ビット
のデータアクセスを終了する。
スを介してメモリとの間で４Ｎ＋１，４Ｎ＋２，４Ｎ＋
３番地（メモリ２１，２２，２３）からの２４ビットの
データアクセスを行うと共に、Ｄ３１〜Ｄ２４のデータ
バスを介して４Ｎ＋４番地から３ビットのデータアクセ
スを行い、４Ｎ＋１番地に対するメモリへの３２ビット
のデータアクセスを終了する。
【００５１】バスマスタ１が４Ｎ＋２番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々１，０，０，０を出力する。
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に４Ｎを出力し、Ａ１，Ａ０，ＳＩＺ１，
ＳＩＺ０に対して各々１，０，０，０を出力する。
【００５２】相対アドレス生成回路４は、Ａ１，Ａ０，
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々１，１，
０，０を出力する。
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々１，１，
０，０を出力する。
【００５３】加算器５０，５１，５２，５３は、アドレ
ス〜Ａ２とＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビット
を加算し、複数のメモリに対して個別にアドレスを出力
する。メモリ２０，２１に４Ｎ＋４番地のアドレスを、
メモリ２２，２３に４Ｎ番地のアドレスを出力する。
ス〜Ａ２とＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビット
を加算し、複数のメモリに対して個別にアドレスを出力
する。メモリ２０，２１に４Ｎ＋４番地のアドレスを、
メモリ２２，２３に４Ｎ番地のアドレスを出力する。
【００５４】バイトデータセレクト生成回路３は、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
【００５５】バスマスタ１は、Ｄ１５〜Ｄ０のデータバ
スを介してメモリとの間で４Ｎ＋２，４Ｎ＋３番地（メ
モリ２２，２３）から１６ビットのデータアクセスを行
うと共に、Ｄ３１〜Ｄ１６データバスを介して４Ｎ＋
４，４Ｎ＋５番地（メモリ２０，２１）から１６ビット
のデータアクセスを行い、４Ｎ＋２番地に対するメモリ
への３２ビットのデータアクセスを終了する。
スを介してメモリとの間で４Ｎ＋２，４Ｎ＋３番地（メ
モリ２２，２３）から１６ビットのデータアクセスを行
うと共に、Ｄ３１〜Ｄ１６データバスを介して４Ｎ＋
４，４Ｎ＋５番地（メモリ２０，２１）から１６ビット
のデータアクセスを行い、４Ｎ＋２番地に対するメモリ
への３２ビットのデータアクセスを終了する。
【００５６】バスマスタ１が４Ｎ＋３番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ
０に対して各々１，１，１，０を出力する。
モリを３２ビットアクセスする場合、バスマスタ１はア
ドレス〜Ａ２に出力し、Ａ１，Ａ０，ＳＩＺ１，ＳＩＺ
０に対して各々１，１，１，０を出力する。
【００５７】相対アドレス生成回路４は、Ａ１，Ａ０，
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々１，１，
１，０出力する。
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々１，１，
１，０出力する。
【００５８】加算器５０，５１，５２，５３は、アドレ
ス〜Ａ２とＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビット
を各々加算し、複数のメモリに対して個別にアドレスを
出力する。メモリ２０，２１，２２，２３に４Ｎ＋４番
地のアドレスを、メモリ２３に４Ｎ番地のアドレスを出
力する。
ス〜Ａ２とＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビット
を各々加算し、複数のメモリに対して個別にアドレスを
出力する。メモリ２０，２１，２２，２３に４Ｎ＋４番
地のアドレスを、メモリ２３に４Ｎ番地のアドレスを出
力する。
【００５９】バイトデータセレクト生成回路３は、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
【００６０】バスマスタ１は、Ｄ７〜Ｄ０のデータバス
を介してメモリとの間で４Ｎ＋３番地（メモリ２３）か
ら８ビットのデータアクセスを行うと共に、Ｄ３１〜Ｄ
８のデータバスを介して４Ｎ＋４，４Ｎ＋５，４Ｎ＋６
番地（メモリ２０，２１，２２）から２４ビットのデー
タアクセスを行い、４Ｎ＋３番地に対するメモリへの３
２ビットのデータアクセスを終了する。
を介してメモリとの間で４Ｎ＋３番地（メモリ２３）か
ら８ビットのデータアクセスを行うと共に、Ｄ３１〜Ｄ
８のデータバスを介して４Ｎ＋４，４Ｎ＋５，４Ｎ＋６
番地（メモリ２０，２１，２２）から２４ビットのデー
タアクセスを行い、４Ｎ＋３番地に対するメモリへの３
２ビットのデータアクセスを終了する。
【００６１】実施例２．なお、上記実施例では個別アド
レスを生成するための論理回路を加算器５０，５１，５
２，５３を使用した場合を示したが、減算器を使用して
も良く、この場合の一例としてバスマスタが、４Ｎ＋１
番地のメモリに対して３２ビットのデータアクセスを行
う場合について説明する。
レスを生成するための論理回路を加算器５０，５１，５
２，５３を使用した場合を示したが、減算器を使用して
も良く、この場合の一例としてバスマスタが、４Ｎ＋１
番地のメモリに対して３２ビットのデータアクセスを行
う場合について説明する。
【００６２】バスマスタ１が４Ｎ＋１番地を指定してメ
モリを３２ビットアクセスする場合、バスマスタ１は、
アドレス〜Ａ２に４Ｎ＋４を出力し、Ａ１，Ａ０，ＳＩ
Ｚ１，ＳＩＺ０に対して各々０，１，１，１を出力す
る。
モリを３２ビットアクセスする場合、バスマスタ１は、
アドレス〜Ａ２に４Ｎ＋４を出力し、Ａ１，Ａ０，ＳＩ
Ｚ１，ＳＩＺ０に対して各々０，１，１，１を出力す
る。
【００６３】相対アドレス生成回路４は、Ａ１，Ａ０，
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々０，１，
１，１を出力する。
ＳＩＺ１，ＳＩＺ０をデコードすることでメモリ２０，
２１，２２，２３に対しての相対アドレスを生成し、Ｕ
ＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡに対して各々０，１，
１，１を出力する。
【００６４】減算器５０，５１，５２，５３は、アドレ
ス〜Ａ２と各々ＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビ
ットを減算し、複数のメモリに対して個別にアドレスを
出力する。メモリ２０に４Ｎ＋４番地のアドレスを、メ
モリ２１，２２，２３に４Ｎ番地のアドレスを出力す
る。
ス〜Ａ２と各々ＵＵＡ，ＵＭＡ，ＬＭＡ，ＬＬＡの１ビ
ットを減算し、複数のメモリに対して個別にアドレスを
出力する。メモリ２０に４Ｎ＋４番地のアドレスを、メ
モリ２１，２２，２３に４Ｎ番地のアドレスを出力す
る。
【００６５】バイトデータセレクト生成回路３は、Ａ
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
１，Ａ０，ＳＩＺ１，ＳＩＺ０をデコードすることで、
ＵＵＤ，ＵＭＤ，ＬＭＤ，ＬＬＤをアサートし、メモリ
２０，２１，２２，２３をイネーブルにする。
【００６６】バスマスタ１は、Ｄ２３〜Ｄ０のデータバ
スを介してメモリとの間で４Ｎ＋１，４Ｎ＋２，４Ｎ＋
３番地の（メモリ２１，２２，２３）から２４ビットの
データアクセスを行うと共に、Ｄ３１〜Ｄ２４のデータ
バスを介して４Ｎ＋４番地（メモリ２０）から８ビット
のデータアクセスを行い、４Ｎ＋１番地に対するメモリ
への３２ビットのデータアクセスを終了する。
スを介してメモリとの間で４Ｎ＋１，４Ｎ＋２，４Ｎ＋
３番地の（メモリ２１，２２，２３）から２４ビットの
データアクセスを行うと共に、Ｄ３１〜Ｄ２４のデータ
バスを介して４Ｎ＋４番地（メモリ２０）から８ビット
のデータアクセスを行い、４Ｎ＋１番地に対するメモリ
への３２ビットのデータアクセスを終了する。
【００６７】実施例３．上記実施例１，２では３２ビッ
トのマイクロプロセッサシステムについて説明したが、
データアクセスの最小単位が１バイト（８ビット）のシ
ステムであれば、データバス幅が８ｎビット（ｎ≧２）
のマイクロプロセッサシステム全般に適応することがで
き、上記実施例と同様の効果を奏する。
トのマイクロプロセッサシステムについて説明したが、
データアクセスの最小単位が１バイト（８ビット）のシ
ステムであれば、データバス幅が８ｎビット（ｎ≧２）
のマイクロプロセッサシステム全般に適応することがで
き、上記実施例と同様の効果を奏する。
【００６８】
【発明の効果】以上のように、この第１の発明によれば
マイクロプロセッサシステムを、バスマスタからのアド
レス出力と、相対アドレス信号を使用することで、個別
の周辺素子に対して同時にアドレスの異なる複数の素子
を選択することができる。
マイクロプロセッサシステムを、バスマスタからのアド
レス出力と、相対アドレス信号を使用することで、個別
の周辺素子に対して同時にアドレスの異なる複数の素子
を選択することができる。
【００６９】更にこの第２の発明によれば、バスマスタ
は要求するデータバス幅に応じて、これら複数の素子を
同時にアクセスすることができるように構成したので、
バスマスタから周辺に対するデータアクセスを行う場合
に、任意の指定アドレスに対しても複数回のバスアクセ
スを必要とすることなく、任意の最大のデータバス幅で
データアクセスを完了することができ、システムの性能
を向上させる効果がある。
は要求するデータバス幅に応じて、これら複数の素子を
同時にアクセスすることができるように構成したので、
バスマスタから周辺に対するデータアクセスを行う場合
に、任意の指定アドレスに対しても複数回のバスアクセ
スを必要とすることなく、任意の最大のデータバス幅で
データアクセスを完了することができ、システムの性能
を向上させる効果がある。
【図１】この発明の一実施例による３２ビットのマイク
ロプロセッサシステムを示す回路図である。
ロプロセッサシステムを示す回路図である。
【図２】従来のマイクロプロセッサを使用した３２ビッ
トのマイクロプロセッサシステムを示す回路図である。
トのマイクロプロセッサシステムを示す回路図である。
１ ３２ビットマイクロプロセッサシステムにおけるバ
スマスタ ３ バイトデータセレクト生成回路 ３ａ バイトデータセレクト生成回路 ４ 相対アドレス生成回路 ２０ アドレス４Ｎのメモリ ２１ アドレス４Ｎ＋１のメモリ ２２ アドレス４Ｎ＋２のメモリ ２３ アドレス４Ｎ＋３のメモリ ５０ メモリ２０に接続するアドレス加算器 ５１ メモリ２１に接続するアドレス加算器 ５２ メモリ２２に接続するアドレス加算器 ５３ メモリ２３に接続するアドレス加算器
スマスタ ３ バイトデータセレクト生成回路 ３ａ バイトデータセレクト生成回路 ４ 相対アドレス生成回路 ２０ アドレス４Ｎのメモリ ２１ アドレス４Ｎ＋１のメモリ ２２ アドレス４Ｎ＋２のメモリ ２３ アドレス４Ｎ＋３のメモリ ５０ メモリ２０に接続するアドレス加算器 ５１ メモリ２１に接続するアドレス加算器 ５２ メモリ２２に接続するアドレス加算器 ５３ メモリ２３に接続するアドレス加算器
Claims (2)
- 【請求項１】 複数の周辺素子の指定アドレス信号を出
力するとともに、データバス幅を指定するバス幅指定信
号を出力するバスマスタと、上記指定アドレス信号の一
部とバス幅指定信号をデコードし周辺素子のイネーブル
信号を出力するバイトデータセレクト生成回路とを備え
たアドレス制御方式において、上記バイトデータセレク
ト生成回路に入力される各信号をデコードし各周辺素子
毎の相対アドレス信号を出力する相対アドレス生成回路
と、相対アドレス信号と上記指定アドレス信号に基づき
各周辺素子個別のアドレス信号を出力する論理回路とを
備えたことを特徴とするアドレス制御方式。 - 【請求項２】 請求項１記載のアドレス制御方式におい
て、上記バスマスタは周辺素子をアクセスする際のデー
タバス幅の指定に対して指定された最大のデータバス幅
でデータをアクセスすることを特徴とするアドレス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254802A JPH0567030A (ja) | 1991-09-05 | 1991-09-05 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254802A JPH0567030A (ja) | 1991-09-05 | 1991-09-05 | アドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567030A true JPH0567030A (ja) | 1993-03-19 |
Family
ID=17270099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254802A Pending JPH0567030A (ja) | 1991-09-05 | 1991-09-05 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024028680A1 (ja) * | 2022-08-02 | 2024-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-09-05 JP JP3254802A patent/JPH0567030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024028680A1 (ja) * | 2022-08-02 | 2024-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3027970B2 (ja) | デイジタル信号プロセツサメモリ管理ユニツトおよびその方法 | |
| JP2504206B2 (ja) | バスコントロ―ラ | |
| US4774652A (en) | Memory mapping unit for decoding address signals | |
| JPH0571986B2 (ja) | ||
| JPS6259822B2 (ja) | ||
| JPH10187661A (ja) | コンピュータにおけるスカラ値をベクトルに記入する方法 | |
| JPS638490B2 (ja) | ||
| JPH0479026B2 (ja) | ||
| JP2806171B2 (ja) | データ演算装置 | |
| JPH11353225A (ja) | 逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法 | |
| JPH0567030A (ja) | アドレス制御方式 | |
| JPH11259417A (ja) | バスアクセス方式およびバスアクセス制御装置 | |
| JPH08235105A (ja) | コンピュータ・システム | |
| US5255377A (en) | Interface for arbitrating access to the paging unit of a computer processor | |
| JP2658473B2 (ja) | マイクロコンピュータ | |
| JPS59200361A (ja) | デイジタルプロセツサ及び処理方式 | |
| JP2001509610A (ja) | 減結合の命令実行及び音声データシーケンスを有する音声効果プロセッサ | |
| JP2692180B2 (ja) | マイクロコンピュータ | |
| JPH01128143A (ja) | マイクロコンピュータシステム | |
| JPS5960787A (ja) | メモリアクセス方式 | |
| JPS58142446A (ja) | デ−タ処理装置 | |
| JPH0546462A (ja) | マルチｃｐｕのアドレス変換機構 | |
| JPH08202624A (ja) | アドレス変換制御回路 | |
| JPS60239848A (ja) | メモリ管理装置 | |
| JPH01237862A (ja) | アドレス送信装置及び受信装置 |