JPH0564454A - 全波整流回路 - Google Patents
全波整流回路Info
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- JPH0564454A JPH0564454A JP22604291A JP22604291A JPH0564454A JP H0564454 A JPH0564454 A JP H0564454A JP 22604291 A JP22604291 A JP 22604291A JP 22604291 A JP22604291 A JP 22604291A JP H0564454 A JPH0564454 A JP H0564454A
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Abstract
(57)【要約】
【目的】 トランジスタ構成の全波整流回路において、
差動入力段のトランジスタのベース・エミッタ間電圧の
変化分の影響を排除して安定動作を実現する。 【構成】 ベースが正入力端子１４に接続された第１の
トランジスタ１とベースが抵抗９を介して負入力端子１
５に接続された第２のトランジスタ２とのエミッタを共
通接続し、ベースが第１のトランジスタ１のコレクタに
接続された第３及び第４のトランジスタ３，４とベース
が第２のトランジスタ２のコレクタに接続された第５及
び第６のトランジスタ５，６と、ベース及びコレクタが
第５のトランジスタ５のコレクタに接続された第７のト
ランジスタ７と、ベースが第７のトランジスタ７のベー
スに接続された第８のトランジスタ８とを設ける。第２
のトランジスタ２のベースと第３及び第８のトランジス
タ３，８のコレクタとを共通接続し、第４及び第６のト
ランジスタ４，６のコレクタを出力端子１７に接続す
る。
差動入力段のトランジスタのベース・エミッタ間電圧の
変化分の影響を排除して安定動作を実現する。 【構成】 ベースが正入力端子１４に接続された第１の
トランジスタ１とベースが抵抗９を介して負入力端子１
５に接続された第２のトランジスタ２とのエミッタを共
通接続し、ベースが第１のトランジスタ１のコレクタに
接続された第３及び第４のトランジスタ３，４とベース
が第２のトランジスタ２のコレクタに接続された第５及
び第６のトランジスタ５，６と、ベース及びコレクタが
第５のトランジスタ５のコレクタに接続された第７のト
ランジスタ７と、ベースが第７のトランジスタ７のベー
スに接続された第８のトランジスタ８とを設ける。第２
のトランジスタ２のベースと第３及び第８のトランジス
タ３，８のコレクタとを共通接続し、第４及び第６のト
ランジスタ４，６のコレクタを出力端子１７に接続す
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数のトランジスタを
用いて構成した全波整流回路に関するものである。
用いて構成した全波整流回路に関するものである。
【０００２】
【従来の技術】図２に複数のトランジスタを用いて構成
した従来の代表的な全波整流回路を示す。同図中のＮＰ
Ｎ型の第１のトランジスタ２６は、ベースが正入力端子
３８に接続され、かつコレクタが第１の電流源３３を介
して正側電源端子４１に接続されている。ＮＰＮ型の第
２のトランジスタ２７は、ベースが負入力端子３９に接
続され、かつコレクタが第２の電流源３４を介して正側
電源端子４１に接続され、かつエミッタが抵抗３２を介
して第１のトランジスタのエミッタに接続されている。
さらに、第１のトランジスタ２６のエミッタと第２のト
ランジスタ２７のエミッタとは、各々第３の電流源３５
及び第４の電流源３６をそれぞれ介して負側電源端子４
２に接続されている。これらＮＰＮ型の第１及び第２の
トランジスタ２６，２７は、差動入力段を構成するもの
である。
した従来の代表的な全波整流回路を示す。同図中のＮＰ
Ｎ型の第１のトランジスタ２６は、ベースが正入力端子
３８に接続され、かつコレクタが第１の電流源３３を介
して正側電源端子４１に接続されている。ＮＰＮ型の第
２のトランジスタ２７は、ベースが負入力端子３９に接
続され、かつコレクタが第２の電流源３４を介して正側
電源端子４１に接続され、かつエミッタが抵抗３２を介
して第１のトランジスタのエミッタに接続されている。
さらに、第１のトランジスタ２６のエミッタと第２のト
ランジスタ２７のエミッタとは、各々第３の電流源３５
及び第４の電流源３６をそれぞれ介して負側電源端子４
２に接続されている。これらＮＰＮ型の第１及び第２の
トランジスタ２６，２７は、差動入力段を構成するもの
である。
【０００３】ＰＮＰ型の第３のトランジスタ２８は、ベ
ース及びコレクタが第１のトランジスタ２６のコレクタ
に接続され、かつエミッタが正側電源端子４１に接続さ
れている。ＰＮＰ型の第４のトランジスタ２９は、ベー
スが第３のトランジスタ２８のベースに接続され、かつ
エミッタが正側電源端子４１に接続され、かつコレクタ
が出力端子４０に接続されている。ＰＮＰ型の第５のト
ランジスタ３０は、ベース及びコレクタが第２のトラン
ジスタ２７のコレクタに接続され、かつエミッタが正側
電源端子４１に接続されている。ＰＮＰ型の第６のトラ
ンジスタ３１は、ベースが第５のトランジスタ３０のベ
ースに接続され、かつエミッタが正側電源端子４１に接
続され、かつコレクタが第４のトランジスタ２９のコレ
クタに接続されている。これらＰＮＰ型の第３〜第６の
トランジスタ２８，２９，３０，３１は、電流増幅段を
構成するものである。
ース及びコレクタが第１のトランジスタ２６のコレクタ
に接続され、かつエミッタが正側電源端子４１に接続さ
れている。ＰＮＰ型の第４のトランジスタ２９は、ベー
スが第３のトランジスタ２８のベースに接続され、かつ
エミッタが正側電源端子４１に接続され、かつコレクタ
が出力端子４０に接続されている。ＰＮＰ型の第５のト
ランジスタ３０は、ベース及びコレクタが第２のトラン
ジスタ２７のコレクタに接続され、かつエミッタが正側
電源端子４１に接続されている。ＰＮＰ型の第６のトラ
ンジスタ３１は、ベースが第５のトランジスタ３０のベ
ースに接続され、かつエミッタが正側電源端子４１に接
続され、かつコレクタが第４のトランジスタ２９のコレ
クタに接続されている。これらＰＮＰ型の第３〜第６の
トランジスタ２８，２９，３０，３１は、電流増幅段を
構成するものである。
【０００４】以上の構成の従来の全波整流回路の動作に
ついて、以下説明する。ただし、正入力端子３８と負入
力端子３９との間に接続される入力信号源３７の信号電
圧をＶIN、抵抗３２の抵抗値をＲ、第１〜第４の定電流
源３３，３４，３５，３６の電流値を各々Ｉ1 ，Ｉ2 ，
Ｉ3 ，Ｉ4 、出力端子４０の出力電流をＩOUT とする。
また、第１〜第６のトランジスタ２６，２７，２８，２
９，３０，３１のコレクタ電流を各々ＩC1，ＩC2，ＩC
3，ＩC4，ＩC5，ＩC6と書き表すことにする。
ついて、以下説明する。ただし、正入力端子３８と負入
力端子３９との間に接続される入力信号源３７の信号電
圧をＶIN、抵抗３２の抵抗値をＲ、第１〜第４の定電流
源３３，３４，３５，３６の電流値を各々Ｉ1 ，Ｉ2 ，
Ｉ3 ，Ｉ4 、出力端子４０の出力電流をＩOUT とする。
また、第１〜第６のトランジスタ２６，２７，２８，２
９，３０，３１のコレクタ電流を各々ＩC1，ＩC2，ＩC
3，ＩC4，ＩC5，ＩC6と書き表すことにする。
【０００５】出力電流ＩOUT は、ＩC6とＩC4との和であ
る。そして、ＩC6とＩC4とは、それぞれＩC5、ＩC3に等
しいので、 ＩOUT ＝ＩC6＋ＩC4＝ＩC5＋ＩC3 ……（１） となる。Ｉ1 ＝Ｉ2 ＝Ｉ3 ＝Ｉ4 と設定すると、ＶIN≧
０の場合はＩC5≦Ｉ2 となるので、 ＩC5＝０ ……（２） となり、上記（１）式は、 ＩOUT ＝ＩC3 ……（３） となる。ここで、ｋをボルツマン定数、Ｔを絶対温度、
ｑを単位電荷とすると、この出力電流ＩOUT は、 ＩOUT ＝ＶIN／｛（ｋＴ／ｑＩC1）＋（ｋＴ／ｑＩC2）＋Ｒ｝ …（４） となる。
る。そして、ＩC6とＩC4とは、それぞれＩC5、ＩC3に等
しいので、 ＩOUT ＝ＩC6＋ＩC4＝ＩC5＋ＩC3 ……（１） となる。Ｉ1 ＝Ｉ2 ＝Ｉ3 ＝Ｉ4 と設定すると、ＶIN≧
０の場合はＩC5≦Ｉ2 となるので、 ＩC5＝０ ……（２） となり、上記（１）式は、 ＩOUT ＝ＩC3 ……（３） となる。ここで、ｋをボルツマン定数、Ｔを絶対温度、
ｑを単位電荷とすると、この出力電流ＩOUT は、 ＩOUT ＝ＶIN／｛（ｋＴ／ｑＩC1）＋（ｋＴ／ｑＩC2）＋Ｒ｝ …（４） となる。
【０００６】一方、ＶIN＜０の場合は、前記（１）式に
おいて、 ＩC3＝０ ……（５） であるので、上記（１）式は、 ＩOUT ＝ＩC5 ……（６） となる。したがって、この出力電流ＩOUT は、 ＩOUT ＝−ＶIN／｛（ｋＴ／ｑＩC1）＋（ｋＴ／ｑＩC2）＋Ｒ｝ …（７） となる。
おいて、 ＩC3＝０ ……（５） であるので、上記（１）式は、 ＩOUT ＝ＩC5 ……（６） となる。したがって、この出力電流ＩOUT は、 ＩOUT ＝−ＶIN／｛（ｋＴ／ｑＩC1）＋（ｋＴ／ｑＩC2）＋Ｒ｝ …（７） となる。
【０００７】上記（４）式及び（７）式より、 ＩOUT ＝｜ＶIN｜／｛（ｋＴ／ｑＩC1）＋（ｋＴ／ｑＩC2）＋Ｒ｝ ……（８） となり、出力端子４０から全波整流出力が得られること
が分かる。ただし、ｋＴ／ｑＩC1の項は、差動入力段の
第１のトランジスタ２６のベース・エミッタ間電圧の変
化分を表わしており、該トランジスタ２６のコレクタ電
流ＩC1と絶対温度Ｔとに応じて変動するものである。ま
た、ｋＴ／ｑＩC2の項は、同じく差動入力段の第２のト
ランジスタ２７のベース・エミッタ間電圧の変化分を表
わしており、該トランジスタ２７のコレクタ電流ＩC2と
絶対温度Ｔとに応じて変動するものである。
が分かる。ただし、ｋＴ／ｑＩC1の項は、差動入力段の
第１のトランジスタ２６のベース・エミッタ間電圧の変
化分を表わしており、該トランジスタ２６のコレクタ電
流ＩC1と絶対温度Ｔとに応じて変動するものである。ま
た、ｋＴ／ｑＩC2の項は、同じく差動入力段の第２のト
ランジスタ２７のベース・エミッタ間電圧の変化分を表
わしており、該トランジスタ２７のコレクタ電流ＩC2と
絶対温度Ｔとに応じて変動するものである。
【０００８】
【発明が解決しようとする課題】上記従来の全波整流回
路は、（８）式で表わされるように出力電流ＩOUT が２
つの差動入力段トランジスタ２６，２７の各々のベース
・エミッタ間電圧のコレクタ電流ＩC1，ＩC2による変化
分や温度変化分を含んでいたので、入力信号電圧ＶINの
振幅に応じてコンダクタンス変化が生じて出力電流ＩOU
T が変動するだけでなく、この出力電流ＩOUT が温度変
化に応じて大きく変動するという問題点を有していた。
路は、（８）式で表わされるように出力電流ＩOUT が２
つの差動入力段トランジスタ２６，２７の各々のベース
・エミッタ間電圧のコレクタ電流ＩC1，ＩC2による変化
分や温度変化分を含んでいたので、入力信号電圧ＶINの
振幅に応じてコンダクタンス変化が生じて出力電流ＩOU
T が変動するだけでなく、この出力電流ＩOUT が温度変
化に応じて大きく変動するという問題点を有していた。
【０００９】本発明の目的は、差動入力段を構成するト
ランジスタのベース・エミッタ間電圧の変化分の影響を
排除して全波整流回路の安定動作を実現することにあ
る。
ランジスタのベース・エミッタ間電圧の変化分の影響を
排除して全波整流回路の安定動作を実現することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、前記従来の全波整流回路において、第３及
び第４の電流源３５，３６を一本化し、抵抗３２を第２
のトランジスタ２７のベースと負入力端子３９との間に
接続替えし、しかも第３及び第５のトランジスタ２８，
３０の各々のコレクタをカレントミラー回路に接続して
第２のトランジスタ２７のベースに負帰還をかけたもの
である。
に本発明は、前記従来の全波整流回路において、第３及
び第４の電流源３５，３６を一本化し、抵抗３２を第２
のトランジスタ２７のベースと負入力端子３９との間に
接続替えし、しかも第３及び第５のトランジスタ２８，
３０の各々のコレクタをカレントミラー回路に接続して
第２のトランジスタ２７のベースに負帰還をかけたもの
である。
【００１１】すなわち、本発明は、図１に示すように、
ベースが第１の入力端子１４に接続されかつコレクタが
第１の電流源１０を介して第１の電源端子１８に接続さ
れたＮＰＮ型の第１のトランジスタ１と、ベースが抵抗
９を介して第２の入力端子１５に接続されかつコレクタ
が第２の電流源１１を介して前記第１の電源端子１８に
接続されかつエミッタが前記第１のトランジスタ１のエ
ミッタとともに第３の電流源１２を介して第２の電源端
子１９に接続されたＮＰＮ型の第２のトランジスタ２
と、ベースが前記第１のトランジスタ１のコレクタに接
続されかつエミッタが前記第１の電源端子１８に接続さ
れかつコレクタが前記第２のトランジスタ２のベースに
接続されたＰＮＰ型の第３のトランジスタ３と、ベース
が前記第１のトランジスタ１のコレクタに接続されかつ
エミッタが前記第１の電源端子１８に接続されかつコレ
クタが出力端子１７に接続されたＰＮＰ型の第４のトラ
ンジスタ４と、ベースが前記第２のトランジスタ２のコ
レクタに接続されかつエミッタが前記第１の電源端子１
８に接続されたＰＮＰ型の第５のトランジスタ５と、ベ
ースが前記第２のトランジスタ２のコレクタに接続され
かつエミッタが前記第１の電源端子１８に接続されかつ
コレクタが前記第４のトランジスタ４のコレクタに接続
されたＰＮＰ型の第６のトランジスタ６と、ベース及び
コレクタが前記第５のトランジスタ５のコレクタに接続
されかつエミッタが前記第２の電源端子１９に接続され
たＮＰＮ型の第７のトランジスタ７と、ベースが前記第
７のトランジスタ７のベースに接続されかつコレクタが
前記第３のトランジスタ３のコレクタに接続されかつエ
ミッタが前記第２の電源端子１９に接続されたＮＰＮ型
の第８のトランジスタ８とを備えた構成を採用したもの
である。
ベースが第１の入力端子１４に接続されかつコレクタが
第１の電流源１０を介して第１の電源端子１８に接続さ
れたＮＰＮ型の第１のトランジスタ１と、ベースが抵抗
９を介して第２の入力端子１５に接続されかつコレクタ
が第２の電流源１１を介して前記第１の電源端子１８に
接続されかつエミッタが前記第１のトランジスタ１のエ
ミッタとともに第３の電流源１２を介して第２の電源端
子１９に接続されたＮＰＮ型の第２のトランジスタ２
と、ベースが前記第１のトランジスタ１のコレクタに接
続されかつエミッタが前記第１の電源端子１８に接続さ
れかつコレクタが前記第２のトランジスタ２のベースに
接続されたＰＮＰ型の第３のトランジスタ３と、ベース
が前記第１のトランジスタ１のコレクタに接続されかつ
エミッタが前記第１の電源端子１８に接続されかつコレ
クタが出力端子１７に接続されたＰＮＰ型の第４のトラ
ンジスタ４と、ベースが前記第２のトランジスタ２のコ
レクタに接続されかつエミッタが前記第１の電源端子１
８に接続されたＰＮＰ型の第５のトランジスタ５と、ベ
ースが前記第２のトランジスタ２のコレクタに接続され
かつエミッタが前記第１の電源端子１８に接続されかつ
コレクタが前記第４のトランジスタ４のコレクタに接続
されたＰＮＰ型の第６のトランジスタ６と、ベース及び
コレクタが前記第５のトランジスタ５のコレクタに接続
されかつエミッタが前記第２の電源端子１９に接続され
たＮＰＮ型の第７のトランジスタ７と、ベースが前記第
７のトランジスタ７のベースに接続されかつコレクタが
前記第３のトランジスタ３のコレクタに接続されかつエ
ミッタが前記第２の電源端子１９に接続されたＮＰＮ型
の第８のトランジスタ８とを備えた構成を採用したもの
である。
【００１２】
【作用】上記本発明によれば、抵抗９を介して第２の入
力端子１５に接続された差動増幅段の第２のトランジス
タ２のベースには第３のトランジスタ３のコレクタと第
８のトランジスタ８のコレクタとの共通接続点より負帰
還がかかっているため、該第２のトランジスタ２のベー
スの電位は、第１の入力端子１４に接続された差動増幅
段の第１のトランジスタ１のベースの電位と常に等しく
なる。したがって、該抵抗９に流れる電流ＩR は、入力
信号電圧ＶINを抵抗９の抵抗値Ｒで除した値となる。
力端子１５に接続された差動増幅段の第２のトランジス
タ２のベースには第３のトランジスタ３のコレクタと第
８のトランジスタ８のコレクタとの共通接続点より負帰
還がかかっているため、該第２のトランジスタ２のベー
スの電位は、第１の入力端子１４に接続された差動増幅
段の第１のトランジスタ１のベースの電位と常に等しく
なる。したがって、該抵抗９に流れる電流ＩR は、入力
信号電圧ＶINを抵抗９の抵抗値Ｒで除した値となる。
【００１３】ところで、この抵抗９に流れる電流ＩR
は、第３のトランジスタ３のコレクタ電流ＩC3から第５
のトランジスタ５のコレクタ電流ＩC5を差し引いた値で
近似できる。一方、出力端子１７の出力電流ＩOUTは、
第６のトランジスタ６のコレクタ電流ＩC6と第４のトラ
ンジスタ４のコレクタ電流ＩC4とを加算したものであ
り、また第３のトランジスタ３のコレクタ電流ＩC3と第
５のトランジスタ５のコレクタ電流ＩC5とを加算したも
のに等しい。
は、第３のトランジスタ３のコレクタ電流ＩC3から第５
のトランジスタ５のコレクタ電流ＩC5を差し引いた値で
近似できる。一方、出力端子１７の出力電流ＩOUTは、
第６のトランジスタ６のコレクタ電流ＩC6と第４のトラ
ンジスタ４のコレクタ電流ＩC4とを加算したものであ
り、また第３のトランジスタ３のコレクタ電流ＩC3と第
５のトランジスタ５のコレクタ電流ＩC5とを加算したも
のに等しい。
【００１４】ここで、第１及び第２の定電流源１０，１
１を流れる定電流Ｉ1，Ｉ2 をいずれも第３の定電流源
１２を流れる定電流Ｉ3 の半分に設定すれば、入力信号
電圧ＶINが正又は０の場合には、第３のトランジスタ３
のコレクタ電流ＩC3と第５のトランジスタ５のコレクタ
電流ＩC5とのうち第５のトランジスタ５のコレクタ電流
ＩC5の方が０となり、出力電流ＩOUT は抵抗９に流れる
電流ＩR と等しくなる。逆に入力信号電圧ＶINが負の場
合には、第３のトランジスタ３のコレクタ電流ＩC3の方
が０となり、出力電流ＩOUT は入力信号電圧ＶINが正又
は０の場合とは向きが逆であり抵抗９を流れる電流ＩR
と大きさが等しい電流となる。つまり、出力電流ＩOUT
として、入力信号電圧ＶINを抵抗９の抵抗値Ｒのみで除
した値をもつ絶対値電流が得られるのである。したがっ
て、この出力電流ＩOUT は、差動入力段の第１及び第２
のトランジスタ１，２のベース・エミッタ間電圧のコレ
クタ電流ＩC1，ＩC2による変化分や温度変化分を含まな
いものとなる。
１を流れる定電流Ｉ1，Ｉ2 をいずれも第３の定電流源
１２を流れる定電流Ｉ3 の半分に設定すれば、入力信号
電圧ＶINが正又は０の場合には、第３のトランジスタ３
のコレクタ電流ＩC3と第５のトランジスタ５のコレクタ
電流ＩC5とのうち第５のトランジスタ５のコレクタ電流
ＩC5の方が０となり、出力電流ＩOUT は抵抗９に流れる
電流ＩR と等しくなる。逆に入力信号電圧ＶINが負の場
合には、第３のトランジスタ３のコレクタ電流ＩC3の方
が０となり、出力電流ＩOUT は入力信号電圧ＶINが正又
は０の場合とは向きが逆であり抵抗９を流れる電流ＩR
と大きさが等しい電流となる。つまり、出力電流ＩOUT
として、入力信号電圧ＶINを抵抗９の抵抗値Ｒのみで除
した値をもつ絶対値電流が得られるのである。したがっ
て、この出力電流ＩOUT は、差動入力段の第１及び第２
のトランジスタ１，２のベース・エミッタ間電圧のコレ
クタ電流ＩC1，ＩC2による変化分や温度変化分を含まな
いものとなる。
【００１５】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１６】図１は、複数のトランジスタを用いて構成
した本発明の一実施例における全波整流回路の回路図を
示すものである。同図中のＮＰＮ型の第１のトランジス
タ１は、ベースが第１の入力端子としての正入力端子１
４に接続され、かつコレクタが第１の電流源１０を介し
て第１の電源端子としての正側電源端子１８に接続され
ている。ＮＰＮ型の第２のトランジスタ２は、ベースが
抵抗９を介して第２の入力端子としての負入力端子１５
に接続され、かつコレクタが第２の電流源１１を介して
正側電源端子１８に接続され、かつエミッタが第１のト
ランジスタ１のエミッタとともに第３の電流源１２を介
して第２の電源端子としての負側電源端子１９に接続さ
れている。これらＮＰＮ型の第１及び第２のトランジス
タ１，２は、差動入力段を構成するものである。なお、
第１〜第３の定電流源１０，１１，１２は、いずれも例
えばトランジスタ構成の定電流源である。抵抗を用いて
構成した電流源１０，１１，１２を採用することも可能
である。
した本発明の一実施例における全波整流回路の回路図を
示すものである。同図中のＮＰＮ型の第１のトランジス
タ１は、ベースが第１の入力端子としての正入力端子１
４に接続され、かつコレクタが第１の電流源１０を介し
て第１の電源端子としての正側電源端子１８に接続され
ている。ＮＰＮ型の第２のトランジスタ２は、ベースが
抵抗９を介して第２の入力端子としての負入力端子１５
に接続され、かつコレクタが第２の電流源１１を介して
正側電源端子１８に接続され、かつエミッタが第１のト
ランジスタ１のエミッタとともに第３の電流源１２を介
して第２の電源端子としての負側電源端子１９に接続さ
れている。これらＮＰＮ型の第１及び第２のトランジス
タ１，２は、差動入力段を構成するものである。なお、
第１〜第３の定電流源１０，１１，１２は、いずれも例
えばトランジスタ構成の定電流源である。抵抗を用いて
構成した電流源１０，１１，１２を採用することも可能
である。
【００１７】ＰＮＰ型の第３のトランジスタ３は、ベー
スが第１のトランジスタ１のコレクタに接続され、かつ
エミッタが正側電源端子１８に接続され、かつコレクタ
が第２のトランジスタ２のベースに接続されている。Ｐ
ＮＰ型の第４のトランジスタ４は、ベースが第１のトラ
ンジスタ１のコレクタに接続され、かつエミッタが正側
電源端子１８に接続され、かつコレクタが出力端子１７
に接続されている。ＰＮＰ型の第５のトランジスタ５
は、ベースが第２のトランジスタ２のコレクタに接続さ
れ、かつエミッタが正側電源端子１８に接続されてい
る。ＰＮＰ型の第６のトランジスタ６は、ベースが第２
のトランジスタ２のコレクタに接続され、かつエミッタ
が正側電源端子１８に接続され、かつコレクタが第４の
トランジスタ４のコレクタに接続されている。これらＰ
ＮＰ型の第３〜第６のトランジスタ３，４，５，６は、
電流増幅段を構成するものである。
スが第１のトランジスタ１のコレクタに接続され、かつ
エミッタが正側電源端子１８に接続され、かつコレクタ
が第２のトランジスタ２のベースに接続されている。Ｐ
ＮＰ型の第４のトランジスタ４は、ベースが第１のトラ
ンジスタ１のコレクタに接続され、かつエミッタが正側
電源端子１８に接続され、かつコレクタが出力端子１７
に接続されている。ＰＮＰ型の第５のトランジスタ５
は、ベースが第２のトランジスタ２のコレクタに接続さ
れ、かつエミッタが正側電源端子１８に接続されてい
る。ＰＮＰ型の第６のトランジスタ６は、ベースが第２
のトランジスタ２のコレクタに接続され、かつエミッタ
が正側電源端子１８に接続され、かつコレクタが第４の
トランジスタ４のコレクタに接続されている。これらＰ
ＮＰ型の第３〜第６のトランジスタ３，４，５，６は、
電流増幅段を構成するものである。
【００１８】ＮＰＮ型の第７のトランジスタ７は、ベー
ス及びコレクタが第５のトランジスタ５のコレクタに接
続され、かつエミッタが負側電源端子１９に接続されて
いる。ＮＰＮ型の第８のトランジスタ８は、ベースが第
７のトランジスタ７のベースに接続され、かつコレクタ
が第３のトランジスタ３のコレクタに接続され、かつエ
ミッタが負側電源端子１９に接続されている。これらＮ
ＰＮ型の第７及び第８のトランジスタ７，８は、カレン
トミラー回路を構成するものである。なお、同図中の１
６は、第２のトランジスタ２のベースと第３のトランジ
スタ３のコレクタと第８のトランジスタ８のコレクタと
の共通接続点である。
ス及びコレクタが第５のトランジスタ５のコレクタに接
続され、かつエミッタが負側電源端子１９に接続されて
いる。ＮＰＮ型の第８のトランジスタ８は、ベースが第
７のトランジスタ７のベースに接続され、かつコレクタ
が第３のトランジスタ３のコレクタに接続され、かつエ
ミッタが負側電源端子１９に接続されている。これらＮ
ＰＮ型の第７及び第８のトランジスタ７，８は、カレン
トミラー回路を構成するものである。なお、同図中の１
６は、第２のトランジスタ２のベースと第３のトランジ
スタ３のコレクタと第８のトランジスタ８のコレクタと
の共通接続点である。
【００１９】以下、このように構成された本実施例に係
る全波整流回路の動作について説明する。ただし、正入
力端子１４と負入力端子１５との間に接続される入力信
号源１３の信号電圧をＶIN、抵抗９の抵抗値をＲ、該抵
抗９に流れる電流をＩR 、第１〜第３の定電流源１０，
１１，１２の電流値を各々Ｉ1 ，Ｉ2 ，Ｉ3 、出力端子
１７の出力電流をＩOUT とする。また、第３、第４、第
５、第６及び第８のトランジスタ３，４，５，６，８の
コレクタ電流を各々ＩC3，ＩC4，ＩC5，ＩC6，ＩC8と書
き表すことにする。
る全波整流回路の動作について説明する。ただし、正入
力端子１４と負入力端子１５との間に接続される入力信
号源１３の信号電圧をＶIN、抵抗９の抵抗値をＲ、該抵
抗９に流れる電流をＩR 、第１〜第３の定電流源１０，
１１，１２の電流値を各々Ｉ1 ，Ｉ2 ，Ｉ3 、出力端子
１７の出力電流をＩOUT とする。また、第３、第４、第
５、第６及び第８のトランジスタ３，４，５，６，８の
コレクタ電流を各々ＩC3，ＩC4，ＩC5，ＩC6，ＩC8と書
き表すことにする。
【００２０】抵抗９を介して負入力端子１５に接続され
た差動増幅段の第２のトランジスタ２のベースには第３
のトランジスタ３のコレクタ及び第８のトランジスタ８
のコレクタとの共通接続点１６より負帰還がかかってい
るため、該共通接続点１６の電位すなわち第２のトラン
ジスタ２のベースの電位は、正入力端子１４に接続され
た差動増幅段の第１のトランジスタ１のベースの電位と
常に等しくなる。したがって、該抵抗９に流れる電流Ｉ
R は、 ＩR ＝ＶIN／Ｒ ……（９） となる。
た差動増幅段の第２のトランジスタ２のベースには第３
のトランジスタ３のコレクタ及び第８のトランジスタ８
のコレクタとの共通接続点１６より負帰還がかかってい
るため、該共通接続点１６の電位すなわち第２のトラン
ジスタ２のベースの電位は、正入力端子１４に接続され
た差動増幅段の第１のトランジスタ１のベースの電位と
常に等しくなる。したがって、該抵抗９に流れる電流Ｉ
R は、 ＩR ＝ＶIN／Ｒ ……（９） となる。
【００２１】ところで、このＩR は、 ＩR ＝ＩC3−ＩC8＝ＩC3−ＩC5 ……（１０） と近似できる。一方、出力電流ＩOUT は、 ＩOUT ＝ＩC6＋ＩC4＝ＩC5＋ＩC3 ……（１１） と書き表すことができる。ここでＩ1 ＝Ｉ2 ＝Ｉ3 ／２
と設定すると、ＶIN≧０の場合には、ＩC5＝０であるの
で式（１０）よりＩC3＝ＩR となり、ＩOUT は、式（１
１）より ＩOUT ＝ＩR ……（１２） となる。
と設定すると、ＶIN≧０の場合には、ＩC5＝０であるの
で式（１０）よりＩC3＝ＩR となり、ＩOUT は、式（１
１）より ＩOUT ＝ＩR ……（１２） となる。
【００２２】逆にＶIN＜０の場合には、ＩC3＝０である
ので式（１０）よりＩC5＝−ＩR となり、ＩOUT は、式
（１１）より ＩOUT ＝−ＩR ……（１３） となる。
ので式（１０）よりＩC5＝−ＩR となり、ＩOUT は、式
（１１）より ＩOUT ＝−ＩR ……（１３） となる。
【００２３】結局、ＩOUT は、 ＩOUT ＝｜ＶIN｜／Ｒ ……（１４） となる。
【００２４】以上のように本実施例によれば、出力電流
ＩOUT として、入力信号電圧ＶINを抵抗９の抵抗値Ｒの
みで除した値をもつ絶対値電流が得られるのである。し
たがって、この出力電流ＩOUT は、差動入力段の第１及
び第２のトランジスタ１，２のベース・エミッタ間電圧
のコレクタ電流ＩC1，ＩC2による変化分や該ベース・エ
ミッタ間電圧の温度変化分を含まないものとなり、差動
入力段のゲインの影響を受けない全波整流回路を得るこ
とができる。
ＩOUT として、入力信号電圧ＶINを抵抗９の抵抗値Ｒの
みで除した値をもつ絶対値電流が得られるのである。し
たがって、この出力電流ＩOUT は、差動入力段の第１及
び第２のトランジスタ１，２のベース・エミッタ間電圧
のコレクタ電流ＩC1，ＩC2による変化分や該ベース・エ
ミッタ間電圧の温度変化分を含まないものとなり、差動
入力段のゲインの影響を受けない全波整流回路を得るこ
とができる。
【００２５】なお、出力端子１７に上記抵抗９と同じ温
度係数を有する他の抵抗を接続し、後者の抵抗の両端間
の電圧を出力信号とすれば、上記抵抗９の抵抗値Ｒの温
度変化が全波整流回路の出力に及ぼす影響をも排除する
ことができる。この場合の全波整流回路のゲインは抵抗
９の抵抗値Ｒと出力端子１７に接続した他の抵抗の抵抗
値との比のみで決定されることになり、全波整流回路の
出力を高安定化することができる。
度係数を有する他の抵抗を接続し、後者の抵抗の両端間
の電圧を出力信号とすれば、上記抵抗９の抵抗値Ｒの温
度変化が全波整流回路の出力に及ぼす影響をも排除する
ことができる。この場合の全波整流回路のゲインは抵抗
９の抵抗値Ｒと出力端子１７に接続した他の抵抗の抵抗
値との比のみで決定されることになり、全波整流回路の
出力を高安定化することができる。
【００２６】
【発明の効果】以上説明してきたように本発明によれ
ば、差動増幅段を構成する第１及び第２のトランジスタ
と電流増幅段を構成する第３〜第６のトランジスタとに
加えてカレントミラー回路を構成する第７及び第８のト
ランジスタを設け、第３のトランジスタのコレクタと第
８のトランジスタのコレクタとの接続点より第２のトラ
ンジスタのベースに負帰還をかける構成を採用したた
め、入力信号電圧を抵抗値のみで除した出力電流が得ら
れる。したがって本発明によれば、従来とは違って差動
入力段を構成する２つのトランジスタのベース・エミッ
タ間電圧のコレクタ電流による変化分や該ベース・エミ
ッタ間電圧の温度変化分の影響を排除して全波整流回路
の動作を安定化することができる。
ば、差動増幅段を構成する第１及び第２のトランジスタ
と電流増幅段を構成する第３〜第６のトランジスタとに
加えてカレントミラー回路を構成する第７及び第８のト
ランジスタを設け、第３のトランジスタのコレクタと第
８のトランジスタのコレクタとの接続点より第２のトラ
ンジスタのベースに負帰還をかける構成を採用したた
め、入力信号電圧を抵抗値のみで除した出力電流が得ら
れる。したがって本発明によれば、従来とは違って差動
入力段を構成する２つのトランジスタのベース・エミッ
タ間電圧のコレクタ電流による変化分や該ベース・エミ
ッタ間電圧の温度変化分の影響を排除して全波整流回路
の動作を安定化することができる。
【図１】 本発明の一実施例における全波整流回路の回
路図である。
路図である。
【図２】 従来の全波整流回路の回路図である。
１…第１のトランジスタ（差動増幅段構成用） ２…第２のトランジスタ（差動増幅段構成用） ３…第３のトランジスタ（電流増幅段構成用） ４…第４のトランジスタ（電流増幅段構成用） ５…第５のトランジスタ（電流増幅段構成用） ６…第６のトランジスタ（電流増幅段構成用） ７…第７のトランジスタ（カレントミラー回路構成用） ８…第８のトランジスタ（カレントミラー回路構成用） ９…抵抗 １０…第１の定電流源 １１…第２の定電流源 １２…第３の定電流源 １３…入力信号源 １４…正入力端子（第１の入力端子） １５…負入力端子（第２の入力端子） １６…共通接続点 １７…出力端子 １８…正側電源端子（第１の電源端子） １９…負側電源端子（第２の電源端子）
Claims (1)
- 【請求項１】 第１及び第２の入力端子と第１及び第２
の電源端子と１つの出力端子とを有する全波整流回路で
あって、 ベースが前記第１の入力端子に接続され、かつコレクタ
が第１の電流源を介して前記第１の電源端子に接続され
たＮＰＮ型の第１のトランジスタと、 ベースが抵抗を介して前記第２の入力端子に接続され、
かつコレクタが第２の電流源を介して前記第１の電源端
子に接続され、かつエミッタが前記第１のトランジスタ
のエミッタとともに第３の電流源を介して前記第２の電
源端子に接続されたＮＰＮ型の第２のトランジスタと、 ベースが前記第１のトランジスタのコレクタに接続さ
れ、かつエミッタが前記第１の電源端子に接続され、か
つコレクタが前記第２のトランジスタのベースに接続さ
れたＰＮＰ型の第３のトランジスタと、 ベースが前記第１のトランジスタのコレクタに接続さ
れ、かつエミッタが前記第１の電源端子に接続され、か
つコレクタが前記出力端子に接続されたＰＮＰ型の第４
のトランジスタと、 ベースが前記第２のトランジスタのコレクタに接続さ
れ、かつエミッタが前記第１の電源端子に接続されたＰ
ＮＰ型の第５のトランジスタと、 ベースが前記第２のトランジスタのコレクタに接続さ
れ、かつエミッタが前記第１の電源端子に接続され、か
つコレクタが前記第４のトランジスタのコレクタに接続
されたＰＮＰ型の第６のトランジスタと、 ベース及びコレクタが前記第５のトランジスタのコレク
タに接続され、かつエミッタが前記第２の電源端子に接
続されたＮＰＮ型の第７のトランジスタと、 ベースが前記第７のトランジスタのベースに接続され、
かつコレクタが前記第３のトランジスタのコレクタに接
続され、かつエミッタが前記第２の電源端子に接続され
たＮＰＮ型の第８のトランジスタとを備えたことを特徴
とする全波整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22604291A JPH0564454A (ja) | 1991-09-05 | 1991-09-05 | 全波整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22604291A JPH0564454A (ja) | 1991-09-05 | 1991-09-05 | 全波整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564454A true JPH0564454A (ja) | 1993-03-12 |
Family
ID=16838874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22604291A Withdrawn JPH0564454A (ja) | 1991-09-05 | 1991-09-05 | 全波整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0564454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316736A (ja) * | 1995-05-22 | 1996-11-29 | Nippon Denki Ido Tsushin Kk | 両波整流回路 |
-
1991
- 1991-09-05 JP JP22604291A patent/JPH0564454A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316736A (ja) * | 1995-05-22 | 1996-11-29 | Nippon Denki Ido Tsushin Kk | 両波整流回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |