JPH056264A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH056264A JPH056264A JP3157955A JP15795591A JPH056264A JP H056264 A JPH056264 A JP H056264A JP 3157955 A JP3157955 A JP 3157955A JP 15795591 A JP15795591 A JP 15795591A JP H056264 A JPH056264 A JP H056264A
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- Japan
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- register
- data
- multiplier
- multiplicand
- multiplexer
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Abstract
(57)【要約】
【目的】 データ入力部をパイプライン化することによ
り、演算器の使用効率を高めた演算回路を得る。 【構成】 時分割された入力データを、ＥＮＸおよびＥ
ＮＹに基づきマルチプレクサ１及び２により順次分離
し、分離したデータを仮被乗数レジスタ７及び仮乗数レ
ジスタ１０に保持する。乗算開始信号（ＴＲＩＧ）がＯ
Ｎ状態になると、仮被乗数レジスタ７に保持されたデー
タ（被乗数）はマルチプレクサ８により被乗数レジスタ
３へ転送され、かつ仮乗数レジスタ１０に保持されたデ
ータ（乗数）はマルチプレクサ１１により乗数レジスタ
５へ転送される。乗算器４へは被乗数レジスタ３からの
データと乗数レジスタ５からのデータとが同一タイミン
グで入力され、乗算器４は被乗数に乗数を乗じ、乗算結
果を得る。この際の実質乗算時間は２クロックとなり、
クロック周波数を２倍にすることが可能となり、処理ス
ピードを上げられる。
り、演算器の使用効率を高めた演算回路を得る。 【構成】 時分割された入力データを、ＥＮＸおよびＥ
ＮＹに基づきマルチプレクサ１及び２により順次分離
し、分離したデータを仮被乗数レジスタ７及び仮乗数レ
ジスタ１０に保持する。乗算開始信号（ＴＲＩＧ）がＯ
Ｎ状態になると、仮被乗数レジスタ７に保持されたデー
タ（被乗数）はマルチプレクサ８により被乗数レジスタ
３へ転送され、かつ仮乗数レジスタ１０に保持されたデ
ータ（乗数）はマルチプレクサ１１により乗数レジスタ
５へ転送される。乗算器４へは被乗数レジスタ３からの
データと乗数レジスタ５からのデータとが同一タイミン
グで入力され、乗算器４は被乗数に乗数を乗じ、乗算結
果を得る。この際の実質乗算時間は２クロックとなり、
クロック周波数を２倍にすることが可能となり、処理ス
ピードを上げられる。
Description
【０００１】
【産業上の利用分野】本発明は、時分割された少なくと
も２個のデータを入力して演算処理を行う演算回路に関
する。
も２個のデータを入力して演算処理を行う演算回路に関
する。
【０００２】
【従来の技術】従来、時分割された少なくとも２個のデ
ータを入力して演算処理を行う演算回路、例えば乗算回
路が知られている。この乗算回路は、図３に示すよう
に、時分割されて送られる２個以上のデータから所望の
データのみをデータ入力制御信号（ＥＮＸおよびＥＮ
Ｙ）により分離するマルチプレクサ１および２を有して
いる。そして、マルチプレクサ１には、マルチプレクサ
１より出力されるデータをクロック信号の所定タイミン
グにより保持する被乗数レジスタ３が接続されており、
被乗数レジスタ３には、被乗数レジスタ３より出力され
る被乗数に後述する乗数を乗ずる乗算器４が接続されて
いる。
ータを入力して演算処理を行う演算回路、例えば乗算回
路が知られている。この乗算回路は、図３に示すよう
に、時分割されて送られる２個以上のデータから所望の
データのみをデータ入力制御信号（ＥＮＸおよびＥＮ
Ｙ）により分離するマルチプレクサ１および２を有して
いる。そして、マルチプレクサ１には、マルチプレクサ
１より出力されるデータをクロック信号の所定タイミン
グにより保持する被乗数レジスタ３が接続されており、
被乗数レジスタ３には、被乗数レジスタ３より出力され
る被乗数に後述する乗数を乗ずる乗算器４が接続されて
いる。
【０００３】また、マルチプレクサ２には、マルチプレ
クサ２より出力されるデータをクロック信号のタイミン
グにより保持する乗数レジスタ５が接続されており、乗
数レジスタ５は乗算器４に接続されており、乗算器４に
は乗算結果を保持する積レジスタ６が接続されており、
積レジスタ６はクロック信号のタイミングにより乗算結
果を出力するようになっている。
クサ２より出力されるデータをクロック信号のタイミン
グにより保持する乗数レジスタ５が接続されており、乗
数レジスタ５は乗算器４に接続されており、乗算器４に
は乗算結果を保持する積レジスタ６が接続されており、
積レジスタ６はクロック信号のタイミングにより乗算結
果を出力するようになっている。
【０００４】次に動作を図４のタイミングチャートに沿
って説明する。
って説明する。
【０００５】マルチプレクサ１およびマルチプレクサ２
は入力される時分割されたデータ（Ｘ0 、Ｙ0 、Ｘ1 、
Ｙ1 …）を、データ入力制御信号（ＥＮＸおよびＥＮ
Ｙ）により順次分離する。そして、マルチプレクサ１は
分離したデータ（Ｘ0 ）を被乗数レジスタ３へ出力し、
被乗数レジスタ３は、クロックのタイミング（ａ）によ
りこのデータ（Ｘ0 ）を取り込み、データ（Ｘ0 ）を乗
算器４へ出力する。同様に、マルチプレクサ２は分離し
たデータ（Ｙ0 ）を乗数レジスタ５へ出力し、乗数レジ
スタ５は、クロックのタイミング（ｂ）によりこのデー
タ（Ｙ0 ）を取り込んでデータ（Ｙ0 ）を乗算器４へ出
力する。
は入力される時分割されたデータ（Ｘ0 、Ｙ0 、Ｘ1 、
Ｙ1 …）を、データ入力制御信号（ＥＮＸおよびＥＮ
Ｙ）により順次分離する。そして、マルチプレクサ１は
分離したデータ（Ｘ0 ）を被乗数レジスタ３へ出力し、
被乗数レジスタ３は、クロックのタイミング（ａ）によ
りこのデータ（Ｘ0 ）を取り込み、データ（Ｘ0 ）を乗
算器４へ出力する。同様に、マルチプレクサ２は分離し
たデータ（Ｙ0 ）を乗数レジスタ５へ出力し、乗数レジ
スタ５は、クロックのタイミング（ｂ）によりこのデー
タ（Ｙ0 ）を取り込んでデータ（Ｙ0 ）を乗算器４へ出
力する。
【０００６】そして、データ（Ｘ0 ）を入力すると共
に、データ（Ｙ0）を入力する乗算器４は、被乗数（Ｘ0
）に乗数（Ｙ0 ）を乗じ、乗算結果（Ｘ0 ×Ｙ0 ）を
積レジスタ６へ出力する。それから、積レジスタ６は、
クロックのタイミング（ｃ）により乗算結果（Ｘ0 ×Ｙ
0 ）を取り込んで出力する。
に、データ（Ｙ0）を入力する乗算器４は、被乗数（Ｘ0
）に乗数（Ｙ0 ）を乗じ、乗算結果（Ｘ0 ×Ｙ0 ）を
積レジスタ６へ出力する。それから、積レジスタ６は、
クロックのタイミング（ｃ）により乗算結果（Ｘ0 ×Ｙ
0 ）を取り込んで出力する。
【０００７】以下、同様の動作により、順次入力される
データを乗算し、Ｘ0×Ｙ0 、Ｘ1×Ｙ0 、Ｘ1 ×Ｙ1 、
Ｘ2 ×Ｙ1 …という乗算結果を得る。
データを乗算し、Ｘ0×Ｙ0 、Ｘ1×Ｙ0 、Ｘ1 ×Ｙ1 、
Ｘ2 ×Ｙ1 …という乗算結果を得る。
【０００８】
【発明が解決しようとする課題】従来の演算回路は、以
上のように構成されているので、実際に必要な乗算結果
はＸ0 ×Ｙ0 、Ｘ1 ×Ｙ1、であるにもかかわらず、乗
算器４は順次入力されるデータを乗算してＸ1 ×Ｙ0 、
Ｘ2 ×Ｙ1 という不必要な乗算をも行ってしまうため、
１組のデータを乗算する実質乗算時間は１クロックとな
り、処理速度を上げることができないという問題点があ
った。
上のように構成されているので、実際に必要な乗算結果
はＸ0 ×Ｙ0 、Ｘ1 ×Ｙ1、であるにもかかわらず、乗
算器４は順次入力されるデータを乗算してＸ1 ×Ｙ0 、
Ｘ2 ×Ｙ1 という不必要な乗算をも行ってしまうため、
１組のデータを乗算する実質乗算時間は１クロックとな
り、処理速度を上げることができないという問題点があ
った。
【０００９】この発明は、上記のような課題を解消する
ためになされたもので、実質乗算時間を長くしてクロッ
ク周波数を上げることにより処理速度を上げられる演算
回路を得ることを目的とする。
ためになされたもので、実質乗算時間を長くしてクロッ
ク周波数を上げることにより処理速度を上げられる演算
回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、この発明に係わる演算回路
は、１本のクロック信号と少なくとも２本のデータ入力
制御信号とにより時分割された少なくとも２個の入力デ
ータを分離する分離手段と、分離されたデータにより演
算を行う演算手段と、分離手段により分離された少なく
とも２個のデータを保持する第１のレジスタと、第１の
レジスタより出力されたデータを保持する第２のレジス
タと、処理開始信号により第１のレジスタから第２のレ
ジスタへ少なくとも２個のデータを同時に転送する転送
手段と、を備えることを特徴とするものである。
みなされたものであって、この発明に係わる演算回路
は、１本のクロック信号と少なくとも２本のデータ入力
制御信号とにより時分割された少なくとも２個の入力デ
ータを分離する分離手段と、分離されたデータにより演
算を行う演算手段と、分離手段により分離された少なく
とも２個のデータを保持する第１のレジスタと、第１の
レジスタより出力されたデータを保持する第２のレジス
タと、処理開始信号により第１のレジスタから第２のレ
ジスタへ少なくとも２個のデータを同時に転送する転送
手段と、を備えることを特徴とするものである。
【００１１】
【作用】上述構成に基づき、この発明における演算回路
は、１本のクロック信号と少なくとも２本のデータ入力
制御信号とにより時分割された少なくとも２個の入力デ
ータを分離手段により分離し、分離手段により分離され
た少なくとも２個のデータを第１のレジスタにより保持
し、第１のレジスタより出力されたデータを第２のレジ
スタにより保持し、処理開始信号により第１のレジスタ
から第２のレジスタへ転送手段にて少なくとも２個のデ
ータを同時に転送し、演算手段にて第２のレジスタへ転
送された少なくとも２個のデータにより演算を行う。
は、１本のクロック信号と少なくとも２本のデータ入力
制御信号とにより時分割された少なくとも２個の入力デ
ータを分離手段により分離し、分離手段により分離され
た少なくとも２個のデータを第１のレジスタにより保持
し、第１のレジスタより出力されたデータを第２のレジ
スタにより保持し、処理開始信号により第１のレジスタ
から第２のレジスタへ転送手段にて少なくとも２個のデ
ータを同時に転送し、演算手段にて第２のレジスタへ転
送された少なくとも２個のデータにより演算を行う。
【００１２】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１３】図１は、本発明に係わる乗算回路の構成を
示すブロック図である。
示すブロック図である。
【００１４】乗算回路は、時分割されて送られる２個以
上のデータから所望のデータのみをデータ入力制御信号
（ＥＮＸおよびＥＮＹ）により分離する分離手段として
のマルチプレクサ１および２を有している。そして、マ
ルチプレクサ１には、マルチプレクサ１より出力される
データをクロック信号の所定タイミングにより保持する
第１のレジスタの一部を構成する仮被乗数レジスタ７が
接続されており、仮被乗数レジスタ７には、処理開始信
号（乗算開始信号）により仮被乗数レジスタ７からから
第２のレジスタの一部を構成する被乗数レジスタ３へデ
ータを転送する転送手段としてのマルチプレクサ８が接
続されている。
上のデータから所望のデータのみをデータ入力制御信号
（ＥＮＸおよびＥＮＹ）により分離する分離手段として
のマルチプレクサ１および２を有している。そして、マ
ルチプレクサ１には、マルチプレクサ１より出力される
データをクロック信号の所定タイミングにより保持する
第１のレジスタの一部を構成する仮被乗数レジスタ７が
接続されており、仮被乗数レジスタ７には、処理開始信
号（乗算開始信号）により仮被乗数レジスタ７からから
第２のレジスタの一部を構成する被乗数レジスタ３へデ
ータを転送する転送手段としてのマルチプレクサ８が接
続されている。
【００１５】そして、被乗数レジスタ３には、被乗数レ
ジスタ３より出力される被乗数に後述する乗数を乗ずる
演算部としての乗算器４が接続されており、乗算器４に
は乗算結果をクロック信号の所定タイミングにより積レ
ジスタ６へ出力するマルチプレクサ９が接続されてい
る。更に、マルチプレクサ９には、マルチプレクサ９よ
り出力される乗算結果を保持する積レジスタ６が接続さ
れており、積レジスタ６はクロック信号の所定タイミン
グにより乗算結果を出力するようになっている。また、
マルチプレクサ２には、マルチプレクサ２より出力され
るデータをクロック信号の所定タイミングにより保持す
る第１のレジスタの一部を構成する仮乗数レジスタ１０
が接続されており、仮乗数レジスタ１０には、処理開始
信号（乗算開始信号）により仮乗数レジスタ１０からか
ら第２のレジスタの一部を構成する乗数レジスタ５へデ
ータを転送する転送手段としてのマルチプレクサ１１が
接続されている。そして、乗数レジスタ５には、乗数レ
ジスタ５より出力される乗数に被乗数を乗ずる乗算器４
が接続されている。
ジスタ３より出力される被乗数に後述する乗数を乗ずる
演算部としての乗算器４が接続されており、乗算器４に
は乗算結果をクロック信号の所定タイミングにより積レ
ジスタ６へ出力するマルチプレクサ９が接続されてい
る。更に、マルチプレクサ９には、マルチプレクサ９よ
り出力される乗算結果を保持する積レジスタ６が接続さ
れており、積レジスタ６はクロック信号の所定タイミン
グにより乗算結果を出力するようになっている。また、
マルチプレクサ２には、マルチプレクサ２より出力され
るデータをクロック信号の所定タイミングにより保持す
る第１のレジスタの一部を構成する仮乗数レジスタ１０
が接続されており、仮乗数レジスタ１０には、処理開始
信号（乗算開始信号）により仮乗数レジスタ１０からか
ら第２のレジスタの一部を構成する乗数レジスタ５へデ
ータを転送する転送手段としてのマルチプレクサ１１が
接続されている。そして、乗数レジスタ５には、乗数レ
ジスタ５より出力される乗数に被乗数を乗ずる乗算器４
が接続されている。
【００１６】次に、本実施例の動作を図２のタイミング
チャートに沿って説明する。
チャートに沿って説明する。
【００１７】マルチプレクサ１およびマルチプレクサ２
は入力される時分割されたデータ（Ｘ0 、Ｙ0 、Ｘ1 、
Ｙ1 …）を、データ入力制御信号（ＥＮＸおよびＥＮ
Ｙ）により順次分離する。そして、マルチプレクサ１は
分離したデータ（Ｘ0 ）を仮被乗数レジスタ７へ出力
し、仮被乗数レジスタ７は、クロックのタイミング
（ｄ）によりこのデータ（Ｘ0 ）を取り込み、データ
（Ｘ0 ）をマルチプレクサ８へ出力する。同様に、マル
チプレクサ２は分離したデータ（Ｙ0 ）を仮乗数レジス
タ１０へ出力し、仮乗数レジスタ１０は、クロックのタ
イミング（ｅ）によりこのデータ（Ｙ0）を取り込んで
データ（Ｙ0 ）をマルチプレクサ１１へ出力する。この
際、乗算開始信号（ＴＲＩＧ）がＯＮ状態になると、マ
ルチプレクサ８はデータ（Ｘ0 ）を被乗数レジスタ３へ
転送し、またマルチプレクサ１１はデータ（Ｙ0 ）を乗
数レジスタ５へ転送する。それから、被乗数レジスタ３
は乗算器４へデータ（Ｘ0 ）を出力し、同時に乗数レジ
スタ５は乗算器４へデータ（Ｙ0 ）を出力し、乗算器４
は被乗数（Ｘ0 ）に乗数（Ｙ0）を乗じ、乗算結果（Ｘ0
×Ｙ0 ）をマルチプレクサ９へ出力する。
は入力される時分割されたデータ（Ｘ0 、Ｙ0 、Ｘ1 、
Ｙ1 …）を、データ入力制御信号（ＥＮＸおよびＥＮ
Ｙ）により順次分離する。そして、マルチプレクサ１は
分離したデータ（Ｘ0 ）を仮被乗数レジスタ７へ出力
し、仮被乗数レジスタ７は、クロックのタイミング
（ｄ）によりこのデータ（Ｘ0 ）を取り込み、データ
（Ｘ0 ）をマルチプレクサ８へ出力する。同様に、マル
チプレクサ２は分離したデータ（Ｙ0 ）を仮乗数レジス
タ１０へ出力し、仮乗数レジスタ１０は、クロックのタ
イミング（ｅ）によりこのデータ（Ｙ0）を取り込んで
データ（Ｙ0 ）をマルチプレクサ１１へ出力する。この
際、乗算開始信号（ＴＲＩＧ）がＯＮ状態になると、マ
ルチプレクサ８はデータ（Ｘ0 ）を被乗数レジスタ３へ
転送し、またマルチプレクサ１１はデータ（Ｙ0 ）を乗
数レジスタ５へ転送する。それから、被乗数レジスタ３
は乗算器４へデータ（Ｘ0 ）を出力し、同時に乗数レジ
スタ５は乗算器４へデータ（Ｙ0 ）を出力し、乗算器４
は被乗数（Ｘ0 ）に乗数（Ｙ0）を乗じ、乗算結果（Ｘ0
×Ｙ0 ）をマルチプレクサ９へ出力する。
【００１８】そして、マルチプレクサ９は、次の乗算開
始信号（ＴＲＩＧ）のＯＮにより積レジスタ６へ乗算結
果（Ｘ0 ×Ｙ0 ）を出力し、積レジスタ６は、クロック
のタイミング（ｆ）により乗算結果（Ｘ0 ×Ｙ0 ）を取
り込んで出力する。
始信号（ＴＲＩＧ）のＯＮにより積レジスタ６へ乗算結
果（Ｘ0 ×Ｙ0 ）を出力し、積レジスタ６は、クロック
のタイミング（ｆ）により乗算結果（Ｘ0 ×Ｙ0 ）を取
り込んで出力する。
【００１９】以下、同様の動作により、順次入力される
データを乗算し、Ｘ0×Ｙ0 、Ｘ1×Ｙ1 、…という乗算
結果を得る。
データを乗算し、Ｘ0×Ｙ0 、Ｘ1×Ｙ1 、…という乗算
結果を得る。
【００２０】以上のように、１組のデータを乗算する実
質乗算時間は２クロックとなり乗算器４に同じものが使
用されていれば、クロック周波数を２倍にすることが可
能である、クロック周波数を２倍にすると、処理スピー
ドが上がる。
質乗算時間は２クロックとなり乗算器４に同じものが使
用されていれば、クロック周波数を２倍にすることが可
能である、クロック周波数を２倍にすると、処理スピー
ドが上がる。
【００２１】なお、上述実施例においては、演算回路と
して乗算回路を例にとり説明したが、これに限らず、加
算回路、減算回路、除算回路でもよい。
して乗算回路を例にとり説明したが、これに限らず、加
算回路、減算回路、除算回路でもよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
演算処理対象となる少なくとも２個のデータを第１のレ
ジスタにより保持し、第１のレジスタより出力されたデ
ータを第２のレジスタにより保持し、処理開始信号によ
り第１のレジスタから第２のレジスタへ転送手段にて少
なくとも２個のデータを同時に転送するように構成した
ので、１組のデータを乗算する実質乗算時間を２クロッ
クとして、クロック周波数を２倍にすることが可能で、
処理スピードを上げることができる。
演算処理対象となる少なくとも２個のデータを第１のレ
ジスタにより保持し、第１のレジスタより出力されたデ
ータを第２のレジスタにより保持し、処理開始信号によ
り第１のレジスタから第２のレジスタへ転送手段にて少
なくとも２個のデータを同時に転送するように構成した
ので、１組のデータを乗算する実質乗算時間を２クロッ
クとして、クロック周波数を２倍にすることが可能で、
処理スピードを上げることができる。
【図１】本発明に係わる乗算回路の構成を示すブロック
図である。
図である。
【図２】本発明の動作を示すタイミングチャート図であ
る。
る。
【図３】従来の乗算回路の構成を示すブロック図であ
る。
る。
【図４】従来の乗算回路の動作を示すタイミングチャー
ト図である。
ト図である。
３ 被乗数レジスタ ４ 乗算器 ５ 乗数レジスタ ７ 仮被乗数レジスタ ８ マルチプレクサ １０ 仮乗数レジスタ １１ マルチプレクサ
Claims (1)
- 【特許請求の範囲】 【請求項１】 １本のクロック信号と少なくとも２本の
データ入力制御信号とにより時分割された少なくとも２
個の入力データを分離する分離手段と、分離されたデー
タにより演算を行う演算手段と、を備える演算回路にお
いて、前記分離手段によ分離された少なくとも２個のデ
ータを保持する第１のレジスタと、第１のレジスタより
出力されたデータを保持する第２のレジスタと、処理開
始信号により第１のレジスタから第２のレジスタへ少な
くとも２個のデータを同時に転送する転送手段と、を備
えることを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157955A JPH056264A (ja) | 1991-06-28 | 1991-06-28 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157955A JPH056264A (ja) | 1991-06-28 | 1991-06-28 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056264A true JPH056264A (ja) | 1993-01-14 |
Family
ID=15661113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157955A Pending JPH056264A (ja) | 1991-06-28 | 1991-06-28 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020144732A (ja) * | 2019-03-08 | 2020-09-10 | 株式会社東芝 | 半導体装置 |
-
1991
- 1991-06-28 JP JP3157955A patent/JPH056264A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020144732A (ja) * | 2019-03-08 | 2020-09-10 | 株式会社東芝 | 半導体装置 |
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