JPH0562465B2 - - Google Patents

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JPH0562465B2
JPH0562465B2 JP58216320A JP21632083A JPH0562465B2 JP H0562465 B2 JPH0562465 B2 JP H0562465B2 JP 58216320 A JP58216320 A JP 58216320A JP 21632083 A JP21632083 A JP 21632083A JP H0562465 B2 JPH0562465 B2 JP H0562465B2
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JP
Japan
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layer
insulating film
film
integrated circuit
insulating layer
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JP58216320A
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JPS60109251A (ja
Inventor
Akihiro Tomosawa
Tasuku Unno
Shigeru Shimada
Nozomi Horino
Aimei Yoshiura
Osamu Tsucha
Shozo Hosoda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Renesas Technology America Inc
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
Hitachi Micro Systems Inc
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Publication date
Application filed by Hitachi Microcomputer System Ltd, Hitachi Ltd, Hitachi Micro Systems Inc filed Critical Hitachi Microcomputer System Ltd
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Priority to KR1019840007169A priority patent/KR930004984B1/ko
Priority to DE19843442037 priority patent/DE3442037A1/de
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Priority to US06/925,458 priority patent/US4782037A/en
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Priority to HK841/88A priority patent/HK84188A/xx
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳现な説明】
〔技術分野〕 本発明は、半導䜓集積回路装眮に適甚しお有効
な技術に関するものであり、特に、倚結晶シリコ
ン局䞊郚に高融点金属局たたは高融点金属ずシリ
コンずの化合物によ぀お圢成されたシリサむド局
を被着しお蚭けられた導䜓局を具備する半導䜓集
積回路装眮に適甚しお有効な技術に関するもので
ある。 〔背景技術〕 半導䜓集積回路装眮は、動䜜時間の高速化、高
集積化の傟向にある。その需芁が極めお倚い折り
返しビツト線方匏を採甚するダむナミツク型ラン
ダムアクセスメモリ〔以䞋、DRAMynamic
andom cces emoryずいう〕では、
高速化を実珟するために、ワヌド線抵抗を䜎枛す
るこずが重芁な課題の぀ずな぀おいる。そこ
で、倚結晶シリコン局䞊郚に高融点金属ずシリコ
ンずの化合物であるシリサむド局を被着した導䜓
局を、ワヌド線ずしお䜿甚するこずが考えられ
る。シリサむド局は、倚結晶シリコン局に比べお
䜎い抵抗倀を有しおおり、補造プロセスにおける
皮々の凊理工皋雰囲気に察しお倚結晶シリコン局
ず同様に極めお安定性が良いずいう特城を備えお
いる。倚結晶シリコン局は、半導䜓技術における
実瞟が豊富でその信頌性は極めお高く、前蚘シリ
サむド局に含有された高融点金属が半導䜓集積回
路装眮の電気的特性に圱響を及がさないように防
止する䜜甚がある。DRAMにおいおは、蚘憶玠
子のスむツチング玠子ずなる絶瞁ゲヌト型電界効
果トランゞスタ以䞋、MISFETずいうのゲ
ヌト電極ず前蚘ワヌド線ずを同䞀補造工皋によ぀
お䞀䜓化しお圢成する堎合が倚く、特に
MISFETのしきい倀電圧の倉動を生じないよう
に、シリサむド局の䞋郚に倚結晶シリコン局を蚭
けるこずが必芁ずされる特開昭57−194567号公
報。 かかる技術においお、倚結晶シリコン局ずモリ
ブデンシリサむドMoSi2局ずによ぀おワヌド
線を構成し、該ワヌド線䞊郚に圢成するアルミニ
りムからなるビツト線の信頌性を向䞊するため
に、それらの局間絶瞁膜ずしおフオスフオシリケ
ヌトガラスPhospho Silicete Glassを甚い、
10〔mol〕皋床にリン濃床を倧にしお、平坊化
を促進すべく呚知のグラスフロヌ米囜特蚱第
3825442号を斜すず、以䞋に述べるような事実
が本発明者によ぀お発芋された。すなわち、倚結
晶シリコン局䞊郚に被着しおいるべきモリブデン
シリサむド局が、倚結晶シリコン局ずの境界郚分
の呚蟺郚分端郚においお、倚結晶シリコン局
からのハガレを生じるこずである。この事実は、
ワヌド線だけでなく、倚結晶シリコン局ずモリブ
デンシリサむド局ずで圢成した導䜓局を備えた
DRAMの呚蟺回路郚分においおも生じる。そし
お、䞀郚分のみのハガレだけでなく、完党に倚結
晶シリコン局から剥離しおしたうこずも、本発明
者によ぀お確認されおいる。この結果、本発明者
によれば、所望の蚭蚈による電気的特性を埗るこ
ずができず、DRAMずしお䞍良になるであろう
ず掚枬しおいる。 本発明者は、この事実が以䞋に述べるような原
因によ぀お生じるであろうず考察しおいる。倚結
晶シリコン局およびモリブデンシリサむド局に比
べおフオスフオシリケヌトガラスの方が熱膚匵率
が倧きく、さらに、倚結晶シリコン局ずモリブデ
ンシリサむド局に比べおモリブデンシリサむド局
ずフオスフオシリケヌトガラスの方が被着性が匷
い。すなわち、フオスフオシリケヌトガラスに
1000〔℃〕皋床で30〔min〕皋床のグラスフロヌを
斜した埌、その䌞瞮によ぀お導䜓局の呚蟺郚分に
モリブデンシリサむド局のハガレを生じる䞍芁な
応力が発生するからである。 〔発明の目的〕 本発明の䞻なる目的は、倚結晶シリコン局䞊郚
に高融点金属局たたはシリサむド局を被着しお蚭
けられた導䜓局ず、該導䜓局を芆うようにグラス
フロヌを斜しお蚭けられたフオスフオシリケヌト
ガラスからなる絶瞁膜ずを具備しおなる半導䜓集
積回路装眮の高融点金属局たたはシリサむド局の
ハガレを防止するこずが可胜な技術を提䟛するこ
ずにある。 本発明の他の目的は、半導䜓集積回路装眮の信
頌性を向䞊するこずが可胜な技術を提䟛するこず
にある。 本発明の他の目的は、半導䜓集積回路装眮の動
䜜時間の高速化が可胜な技術を提䟛するこずにあ
る。 本発明の前蚘ならびにその他の目的ず新芏な特
城は、本明现曞の蚘述ならびに添付図面によ぀お
明らかになるであろう。 〔発明の抂芁〕 本願においお開瀺される発明のうち、代衚的な
ものの抂芁を簡単に説明すれば、䞋蚘のずおりで
ある。 すなわち、倚結晶シリコン局䞊郚に高融点金属
局たたはシリサむド局を被着しお蚭けられた導䜓
局ず、該導䜓局を芆うようにグラスフロヌを斜し
お蚭けられたフオスフオシリケヌトガラスからな
る第の絶瞁膜ずの間に、グラスフロヌによる第
の絶瞁膜の高融点金属局たたはシリサむド局の
ハガレを生じる䞍芁な応力を緩和する皋床の膜厚
を有する第の絶瞁膜を、少なくずも導䜓局を芆
うように蚭けたこずにある。 〔実斜䟋〕 以䞋、本発明の構成に぀いお、実斜䟋ずずもに
詳现に説明する。 本実斜䟋は、折り返しビツト線方匏を採甚する
DRAMに適甚した堎合に぀いお、その説明をす
る。 たず、具䜓的な構造に぀いお、説明する。 第図は、本発明の䞀実斜䟋を説明するため
の぀の蚘憶玠子以䞋、メモリセルずいうを
瀺したDRAMの芁郚平面図、第図は、第
図の−切断線における断面図である。 なお、党図においお、同䞀機胜を有するものは
同䞀笊号を付け、そのくり返しの説明は省略す
る。 第図においお、はシリコン単結晶か
らなるp-型の半導䜓基板p-−Subであり、
DRAMを構成するためのものである。はメモ
リセル等の半導䜓玠子が圢成されるべき領域の半
導䜓基板䞻面郚に蚭けられた絶瞁膜であり、䞻
ずしおメモリセルの容量玠子を構成するためのも
のである。は半導䜓玠子が圢成されるべき領域
間の半導䜓基板䞻面郚に蚭けられたフむヌルド
絶瞁膜であり、半導䜓玠子間を電気的に分離する
ためのものである。はフむヌルド絶瞁膜䞋郚
の半導䜓基板䞻面郚に蚭けられた型のチダン
ネルストツパ領域であり、半導䜓玠子間をより電
気的に分離するためのものである。は埌述する
容量玠子を構成する導電プレヌトが圢成されるべ
き領域の絶瞁膜およびフむヌルド絶瞁膜䞊郚
に蚭けられた絶瞁膜であり、容量玠子を構成する
ためのものである。前蚘絶瞁膜、フむヌルド絶
瞁膜は、䟋えば酞化シリコン膜で圢成し、前蚘
絶瞁膜は、絶瞁膜よりも誘電率の高い䟋えば
窒化シリコン膜を甚いればよい。は埌述するス
むツチング玠子ずなるMISFETが圢成されるべ
き領域以倖の絶瞁膜䞊郚に蚭けられた倚結晶シ
リコンからなる導電プレヌトであり、容量玠子を
構成するためのものである。メモリセルの容量玠
子は、䞻ずしお、半導䜓基板、絶瞁膜
および導電プレヌトによ぀お構成されおいる。
は導電プレヌトを芆うように蚭けられた絶瞁
膜であり、導電プレヌトず埌述するワヌド線ず
を電気的に分離するためのものである。は
MISFETが圢成されるべき領域の半導䜓基板
䞻面郚に蚭けられた絶瞁膜であり、䞻ずしお
MISFETのゲヌト絶瞁膜を構成するためのもの
である。は絶瞁膜および絶瞁膜䞊郚を列方
向に延圚するように蚭けられた導䜓局であり、
MISFETが圢成されるべき領域郚分ではゲヌト
電極を構成し、その他の郚分ではワヌド線WL
を構成するようにな぀おいる。導䜓局は、
MISFETの“ON”、“OFF”動䜜時間を向䞊し、
DRAMの高速化を図るために、䜎抵抗倀を有す
るこずが芁求される。は絶瞁膜䞊郚に
蚭けられた倚結晶シリコン局であり、導䜓局を
構成するためのものである。は倚結晶シリコ
ン局䞊郚に被着しお蚭けられた高融点金属の
モリブデンずシリコンずの化合物であるモリブデ
ンシリサむドMoSi2からなるシリサむド局で
あり、導䜓局を構成するためのものである。倚
結晶シリコン局は、シリサむド局に埮量
に含有されるMISFETの電気的特性䞊奜たしく
ない䞍玔物を捕獲するようにな぀おいる。シリサ
むド局は、倚結晶シリコン局よりも䜎抵
抗倀を有し、か぀、補造プロセスにおける皮々の
凊理工皋雰囲気に察しお倚結晶シリコン局ず
同様に安定性が高い。なおシリサむド局は、
本実斜䟋においおはモリブデンシリサむド局を甚
いるが、高融点金属ずシリコンずの化合物である
タンタルシリサむドTaSi2、タングステンシ
リサむドWSi2、チタンシリサむドTiSi2
を甚いおもよい。たた、シリサむド局は、そ
れよりも䜎抵抗倀の高融点金属局、䟋えばモリブ
デン、タングステン、タンタル、チタンであ぀お
もよい。高融点金属は、DRAMの補造プロセス
における熱凊理工皋に察凊するこずができるもの
である。はMISFETが圢成されるべき領域
の導䜓局すなわちゲヌト電極䞡偎郚の半導䜓
基板䞻面郚に蚭けられたn+型の半導䜓領域で
あり、゜ヌス領域およびドレむン領域ずしお䜿甚
されるもので、メモリセルのスむツチング玠子ず
なるMISFETを構成するためのものである。埌
述するビツト線が接続される偎の半導䜓領域
は、埌述するフオスフオシリケヌトガラスに導入
する䞍玔物が同様に導入され、郚分的に半導䜓基
板からの深さxjが深くな぀おいる。これは、圓
該半導䜓領域に予期せぬ過倧電圧が印加され
おも、該半導䜓領域ず半導䜓基板ずのpn
接合Junctionが砎壊されるのを防止するため
のものである。メモリセルのスむツチング玠子で
あるMISFETQoは、䞻ずしお、導䜓局による
ゲヌト電極、絶瞁膜およびゲヌト電極䞡偎
郚の半導䜓基板䞻面郚に蚭けられた䞀察の半導
䜓領域によ぀お構成される。 は導䜓局を芆うように党面に蚭けられた
絶瞁膜であり、埌述するフオスフオシリケヌトガ
ラスのグラスフロヌによ぀お生じるシリサむド局
のハガレの原因ずなる䞍芁な応力を緩和し、
倚結晶シリコン局ずシリサむド局ずのハ
ガレを防止するためのものである。絶瞁膜ず
しお、シリサむド局のハガレを生じる䞍芁な
応力を緩和するために、䟋えば化孊的気盞析出
〔以䞋、CVDhemical apour 
epositionずいう〕技術による酞化シリコン膜
SiO2膜を甚いればよい。たた、絶瞁膜
は、CVD技術による窒化シリコン膜、プラズマ
CVD技術による酞化シリコン膜および窒化シリ
コン膜、グラスフロヌを生じない䜎いリン䞍玔物
濃床4mol以䞋を有するフオスフオシリケ
ヌトガラス膜等を甚いおもよい。は導䜓局
を芆うように党面に蚭けられたフオスフオシリケ
ヌトガラスPSG膜からなる絶瞁膜であり、
導䜓局ず埌述するビツト線ずを電気的に分離
し、か぀、倚局化による起䌏郚を緩和し、䞊郚導
䜓局の被着性を向䞊するためのものである。この
絶瞁膜は、倚局化による起䌏郚を緩和するた
めに、リン䞍玔物濃床を10〔mol〕皋床にしお
グラスフロヌを斜しおある。このグラスフロヌに
よ぀お、絶瞁膜は、その䌞瞮の際、シリサむ
ド局のハガレを生じる䞍芁な応力を発生す
る。しかしながら、本実斜䟋は、導䜓局を芆う
ように絶瞁膜を蚭けたので、前蚘応力を緩和
し、シリサむド局のハガレによるDRAMの
䞍良を防止するこずができる。は埌述するビ
ツト線が接続されるべき半導䜓領域䞊郚の絶
瞁膜を遞択的に陀去しお蚭けられ
た接続孔であり、それらを電気的に接続するため
のものである。は所定の接続孔を介しお
半導䜓領域10ず電気的に接続し、絶瞁膜䞊郚
を行方向に延圚するように蚭けられたビツト線
BLであり、“”、“”の情報ずなる電荷を
䌝達するためのものである。ビツト線ずしお
は、䟋えばアルミニりム膜を甚いればよい。 前蚘ハガレを防止するずいう目的を達成するた
めに、絶瞁膜は䞀定の厚さ以䞊の膜厚を有す
るこずが芁求される。以䞋に、この点に぀いお、
本発明者が行぀た実隓結果およびこれに察する考
察に぀いお述べる。 衚は、絶瞁膜の膜厚〔Å〕を倉化させた
ずきの、倚結晶シリコン局ずシリサむド局
ずのハガレの有無を瀺す衚である。ここで泚意
しなければならないのは、衚に瀺す膜厚は埌述す
る第図の状態での膜厚、すなわち絶瞁膜を
圢成盎埌の膜厚であるこずである。この理由は埌
に瀺される。絶瞁膜ずしおは、高枩䜎圧
700〜800℃、0.1〜10TorrでのCVD法により
圢成したSiO2膜ず、通垞〜400〜℃、760Torr
のCVD法により圢成したSiO2膜を甚いた。衚に
おいお、×印はハガレが倚く発生したこずを瀺す。
○印はハガレの無いこずを瀺す。実際、枚のり
゚ヌハあたりハガレの発生したチツプは個ない
し個であり、これもり゚ヌハの呚蟺郚のチツプ
に限定された。△印は倚少ハガレが発生したこず
を瀺す。ハガレの発生したチツプの割合は党䜓の
箄2/17であ぀た。 以䞊より明らかなように、絶瞁膜が〔Å〕
぀たり存圚しないずきは、ハガレが倚発する。絶
瞁膜が1500〔Å〕以䞊あるずきはほが完党に
ハガレを防止できる。 このハガレの原因ずなる応力の匷さを瀺すず衚
のようになる。衚は、衚に瀺す補造工皋を終
えた状態で、り゚ヌハに生じおいる応力をり゚ヌ
ハそり量〔Ό〕の圢で瀺したものである。こ
の堎合の絶瞁膜は、前蚘高枩䜎圧CVD法で
圢成したSiO2膜である。絶瞁膜がないずき
は、グラスフロヌによるり゚ヌハそり量の枛少
倉化量が倧きい。3500〔Å〕の絶瞁膜があ
るずきはグラスフロヌによるり゚ヌハそり量の枛
少倉化量が小さい。本発明者の怜蚎によれ
ば、ハガレはり゚ヌハそり量それ自䜓ではなく、
各工皋を行うこずによるり゚ヌハそり量の倉化量
に䟝存する。倉化量が小さいずきにはハガレは発
生せず、倉化量が倧きいずきにはハガレが発生す
る。絶瞁膜がグラスフロヌによるそり量の倉
化を緩和する。すなわち、絶瞁膜は応力の倉
化を緩和する。たた、絶瞁膜が存圚するので
グラスフロヌによる応力の倉化時の力は、倚結晶
シリコン局ずシリサむド局の界面には加
わらない。なお、り゚ヌハそり量は、第図に
瀺す方法で〜点でのそり量の平均を甚いた。
たた、本発明者は、ゲヌト電極圢成埌でか぀絶
瞁膜圢成前の各工皋でもり゚ヌハそり量が倉
化するこずを確認した。これらの各工皋間でのり
゚ヌハそり量の倉化もハガレに関係しおいるず考
えられる。しかし、珟実にハガレが生ずるのはグ
ラスフロヌ時であり、これは本発明により防止で
きるこずを確認しおいる。 衚によれば、絶瞁膜が1000〔Å〕のずき
は、膜の圢成方法によ぀おハガレの発生率が異な
る。この点に぀いお、本発明者が怜蚎したずこ
ろ、次の事実が明らかずな぀た。すなわち、絶瞁
膜ずしおSiO2膜を甚いた堎合、膜䞭にPSG
膜からリンが拡散する。リンの拡散の床合
速床は、高枩䜎圧CVD法によるSiO2膜ず、通
垞のCVD法によるCiO2膜ずでは異なり、前者の
方が小さい。膜の緻密さが異なるからである。リ
ンが拡散したSiO2膜は、その性質がPSG膜ず同
じくなる。絶瞁膜は1000〔Å〕ず薄いため、
リンを含たない玔粋なSiO2膜は実質的に存圚せ
ず、その䞊郚PSG膜偎のリン濃床は
PSG膜に近いかなり高い濃床を有しおいる。
そしお、拡散したリン濃床が䞀定以䞊ずな぀おい
る絶瞁膜の䞊郚が、グラスフロヌ時に同時に
リフロヌされおした぀おいるこずが刀明した。な
お、拡散したリンの濃床は、PSG膜のリン
濃床およびグラスフロヌの枩床、時間に䟝存す
る。たた、リン濃床が〔mol〕以䞊に達する
ず流動性を持぀。 さらにこの事実に基づいお怜蚎した結果、絶瞁
膜のうち前蚘グラスフロヌ時に同時にリフロ
ヌされずに残る郚分の厚さが䞀定厚さ以䞊あれば
ハガレが生じないこずを発芋した。この厚さは
600〔Å〕皋床あればよい。この600〔Å〕皋床のリ
フロヌされずに残る郚分の厚さを埗るためには、
高枩䜎圧CVD法によるSiO2膜では圢成時の膜厚
が1000〔Å〕、通垞のCVD法によるSiO2膜ではこ
れよりもやや厚く圢成する必芁がある。 したが぀お、絶瞁膜がフオスフオシリケヌ
トガラス膜をグラスフロヌさせるためのリンが導
入されにくい䟋えば窒化シリコン膜等である堎
合、絶瞁膜を圢成時に玄600〔Å〕皋床以䞊の
膜厚を有しおいれば、充分にシリサむド局の
ハガレを生じる䞍芁な応力を緩和するこずができ
る。絶瞁膜が前蚘グラスフロヌさせるための
䞍玔物が導入される䟋えば酞化シリコン膜等であ
る堎合は、リンが高濃床に導入されリフロヌされ
おしたう郚分を考慮し、前蚘䞍芁な応力を緩和す
る郚分が600〔Å〕皋床の膜厚で存圚するようにし
なければならない。このためには、その補造プロ
セスにおける絶瞁膜圢成工皋においお、その
膜厚を制埡する必芁がある。絶瞁膜が窒化シ
リコン膜であるずきは、圢成時の膜厚が600〔Å〕
皋床でよい。この倀は、衚から掚定されるよう
に、膜の圢成方法によ぀お倚少異なる。酞化シリ
コン膜のずきは前述のずおりである。〔mol〕
皋床のリン濃床のPSG膜であるずきは、酞化シ
リコン膜の堎合よりもさらに厚く圢成する必芁が
ある。これにより、前蚘のハガレを防止できる。
換蚀すれば、衚で述べた応力の倉化量を小さく
できる。 なお、絶瞁膜およびの合蚈の膜厚、぀
たり局間絶瞁膜の膜厚ずしおは望たしい膜厚があ
る。䞍芁な䞍玔物がMISFETの絶瞁膜に導入
されおその電気的特性に圱響を及がさないように
するため、フオスフオシリケヌト膜ずによ぀お導
電局間の充分な電気的分離をするためには厚い方
がよい。䞀方、ビツト線接続のための接続孔の加
工の容易性等の点からは党䜓の膜厚は薄い方がよ
い。絶瞁膜がSiO2膜の堎合はPSG膜ずの゚
ツチングレヌトの差異を考慮する必芁がある。さ
らに、PSG膜のグラスフロヌによる平坊化のた
めにはPSG膜にも䞀定以䞊の厚さが必芁である。
以䞊の点から、絶瞁膜の厚さは4000〔Å〕以
䞋が望たしい。特にSiO2膜のずきはこの倀は望
たしい。 なお、補造条件のバラツキを考慮しお、絶瞁膜
の圢成時の厚さを決定するのがよい。SiO2
膜の堎合、圢成時の膜厚を1500〜3500〔Å〕にす
るのが最も望たしい。 次に、具䜓的な補造方法に぀いお、説明する。 第図、第図、第図、第図、第
図および第図は、本発明の䞀実斜䟋を説明す
るための各補造工皋における぀のメモリセルを
瀺したDRAMの芁郚平面図および芁郚断面図で
あり、第図は、第図の−切断線にお
ける断面図、第図は、第図の−切断
線における断面図、第図は、第図の−
切断線における断面図、第図は、第図
の−切断線における断面図である。 たず、シリコン単結晶からなるp-型の半導䜓
基板を甚意する。そしお、第図に瀺す
ように、半導䜓玠子圢成領域の半導䜓基板䞻面
郚に、半導䜓玠子圢成領域間の半導䜓基板䞻面
郚にフむヌルド絶瞁膜を圢成し、同時にフむヌ
ルド絶瞁膜䞋郚の半導䜓基板䞻面郚に型の
チダンネルストツパ領域を圢成する。フむヌル
ド絶瞁膜を圢成した領域以倖の基板衚面に絶
瞁膜を、䟋えば衚面の熱酞化技術によりその膜
厚を300〜500〔Å〕皋床のSiO2膜ずしお圢成す
る。前蚘フむヌルド絶瞁膜は、䟋えば呚知の基
板の遞択的な熱酞化技術により酞化シリコン膜
を甚い、その膜厚を〔Ό〕皋床にすればよい。 第図に瀺す工皋の埌に、絶瞁膜およ
びフむヌルド絶瞁膜䞊郚党面に絶瞁膜を圢成
する。この絶瞁膜は、䟋えばCVD技術による
窒化シリコン膜を甚い、その膜厚を100〜200〔Å〕
皋床にすればよい。図瀺されおいないが、窒化シ
リコン膜からなる絶瞁膜䞊郚には、該絶瞁膜
ず埌の工皋によ぀お圢成される導電プレヌトずの
熱膚匵率の差による応力を緩和する等のために、
䟋えば30〜50〔Å〕皋床の膜厚を有する酞化シリ
コン膜を圢成しおいる。この埌、メモリセルのス
むツチング玠子ずなるMISFETが圢成されるべ
き領域以倖の絶瞁膜䞊郚に導電プレヌトを遞
択的に圢成する。この導電プレヌトは、䟋えば
CVD技術による倚結晶シリコン膜を甚い、その
膜厚を3000〜5000〔Å〕皋床にし、リンを導入し
お䜎抵抗化したものを甚いればよい。そしお、露
出しおいる絶瞁局をマスクずしお甚い、導電プ
レヌトである倚結晶シリコン局を熱酞化しお第
図に瀺すように、導電プレヌトを芆う
絶瞁膜SiO2膜を遞択的に圢成する。なお、
第図および埌述する第図は、導電プレヌ
トのパタヌンを明確にし、か぀、その図面を芋
易くするために、各導䜓局間に蚭けられるべき絶
瞁膜、すなわち、絶瞁膜は図瀺しない。 第図に瀺す工皋の埌に、MISFETが
圢成されるべき領域の絶瞁膜を遞択的に陀
去しお半導䜓基板を露出させる。そしお、露出
された半導䜓基板䞻面郚に、絶瞁膜を圢成す
る。この絶瞁膜は、䞻ずしお、MISFETのゲ
ヌト絶瞁膜を構成し埗るように、䟋えば基板衚面
の熱酞化による酞化シリコン膜を甚い、その膜厚
を500〜600〔Å〕皋床にすればよい。そしお、ワ
ヌド線およびMISFETのゲヌト電極を圢成する
ために、絶瞁膜および絶瞁膜䞊郚党面に、倚
結晶シリコン局を圢成し、さらに、その䞊郚
党面にシリサむド局を被着させお圢成する。
前蚘倚結晶シリコン局は、䟋えばCVD技術
によ぀お圢成し、リンを導入しお䜎抵抗化したも
のを甚い、その膜厚を2000〜3000〔Å〕皋床にす
ればよい。たた、前蚘シリサむド局は、スパ
ツタリング技術によるモリブデンシリサむド膜を
甚い、その膜厚を2500〜3500〔Å〕皋床に圢成す
ればよい。この埌、シリサむド局および倚結
晶シリコン局に遞択的にパタヌニングを斜
し、第図に瀺すように、ワヌド線WLお
よびMISFETのゲヌト電極ずなる導䜓局を
圢成し、アルゎンガス等の䞍掻性ガス雰囲気䞭で
1000〔℃〕皋床の熱凊理を斜す。なお、この熱凊
理は、導䜓局圢成のためのパタヌニング前に斜
しおもよい。 第図に瀺す工皋の埌に、MISFETが
圢成されるべき領域の導䜓局䞡偎郚の絶瞁
膜を介しお半導䜓基板䞻面郚に、第図に瀺
すように、n+型の半導䜓領域を圢成する。
この半導䜓領域は、導䜓局および絶瞁
膜を䞍玔物導入のためのマスクずしお甚い自己
敎合self aligimentによ぀お、䟋えばむオン
泚入技術により圢成すればよい。その堎合は、70
〜90〔KeV〕皋床の゚ネルギを甚い、1.0×1015〜
1.0×1017〔原子個cm2〕皋床のヒ玠Asむオン
䞍玔物を導入すればよい。 第図に瀺す工皋の埌に、埌の工皋によ぀お圢
成されるフオスフオシリケヌトガラス膜のグラス
フロヌによるシリサむド局のハガレを生じる
䞍芁な応力を緩和するために、第図に瀺すよう
に、導䜓局を芆うような絶瞁膜を党面に圢
成する。この絶瞁膜は、䟋えば700〜800〔℃〕
皋床の高枩で垞圧よりも䜎圧力で斜すCVD技術
による酞化シリコン膜を甚いればよい。 䞀方、前述した理由により、絶瞁膜の膜厚
は、1000〔Å〕皋床以䞊が必芁ずされる。本実斜
䟋においおは、絶瞁膜の膜厚は、1000〜4000
〔Å〕皋床望たしくは1500〜3500〔Å〕皋床にすれ
ばよい。 第図に瀺す工皋の埌に、フオスフオシリケヌ
トガラスからなる絶瞁膜を圢成する。この絶
瞁膜は、グラスフロヌを斜すために、䟋えば
10〔mol〕皋床のリン䞍玔物濃床を有し、その
膜厚を6000〜9000〔Å〕皋床に圢成すればよい。
そしお、埌の工皋によ぀お圢成されるビツト線ず
接続せすべき所定の半導䜓領域䞊郚の絶瞁膜
を遞択的に陀去し、接続孔を
圢成する。この埌、絶瞁膜䞊郚に圢成される
導䜓局の被着性を向䞊するために、1000〔℃〕皋
床で30〔min〕皋床のグラスフロヌを斜し、倚局
化による絶瞁膜䞊面郚の起䌏郚を緩和し、平
坊化を促進する。そしお、第図に瀺すよ
うに、接続孔を介しお半導䜓領域ず電気
的に接続され、絶瞁膜䞊郚を行方向に延圚す
るように、ビツト線を遞択的に圢成する。ビ
ツト線は、䟋えばアルミニりム膜を甚い、そ
の膜厚を0.8〜1.0〔Ό〕皋床にすればよい。な
お、半導䜓領域は、䞍玔物導入時およびそれ
以埌の皮々の熱凊理工皋によ぀お拡散され、所定
の深さxjを有するように圢成される。たた、
ビツト線ず接続された半導䜓領域は、グ
ラスフロヌ時に接続孔郚分を介しおリン䞍玔
物が導入され、他の郚分に比べお郚分的に深く圢
成されるようにな぀おいる。 なお、絶瞁膜は、その圢成埌の皮々の熱凊
理工皋においお、絶瞁膜のグラスフロヌのた
めの䞍玔物がその䞊郚に導入され、該導入された
郚分においおグラスフロヌを生じやすくなるが、
それを考慮しおあるので、結果的に、シリサむド
局のハガレを防止する郚分が存圚するこずに
なる。すなわち、DRAMの完成時においお、絶
瞁膜のグラスフロヌによるシリサむド局
のハガレを生じる䞍芁な応力を緩和するための絶
瞁膜は、600〔Å〕皋床以䞊の膜厚を有しおい
ればよい。 これら䞀連の補造工皋によ぀お、本実斜䟋の
DRAMは完成する。たた、この埌に、保護膜等
の凊理工皋を斜しおもよい。 たた、本実斜䟋においおは、絶瞁膜によ぀
お、グラスフロヌによる絶瞁膜のシリサむド
局のハガレを生じる䞍芁な応力を緩和した
が、フオスフオシリケヌトガラスからなる絶瞁膜
に、前蚘グラスフロヌの機胜ず前蚘䞍芁な
応力を緩和する機胜ずを具備させおもよい。 第図は、本発明の䞀実斜䟋を説明するための
フオスフオシリケヌトガラスからなる絶瞁膜
のリン䞍玔物濃床分垃を瀺す図である。 第図においお、暪軞は、導䜓局ず絶瞁膜
ずの境界郚からの絶瞁膜PSGの膜
厚×103〔Å〕であり、瞊軞は、リン䞍玔物濃
床〔mol〕を瀺したものである。この堎合にお
いお、絶瞁膜の膜厚は、䟋えば8000〜
12000〔Å〕皋床あればよい。 同図から明らかなように、導䜓局を芆う絶瞁
膜の導䜓局近傍郚分、すなわち、1000〜
2000〔Å〕皋床以䞋の郚分は、リン䞍玔物濃床が
極めお䜎くな぀おいる。絶瞁膜がグラスフ
ロヌを生じるために必芁なリン䞍玔物濃床は、
〔mol〕皋床以䞊である。埓぀お、導䜓局を
芆う絶瞁膜の導䜓局近傍郚分のリン䞍玔
物濃床を、その他の郚分よりも䜎く、具䜓的には
〔mol〕皋床以䞋にすればよい。これによ぀
お、グラスフロヌによる絶瞁膜のシリサむ
ド局のハガレを生じる䞍芁な応力を、導䜓局
近傍郚分の絶瞁膜で緩和するこずができ
る。 この絶瞁膜の具䜓的な補造方法ずしお
は、導䜓局を芆うようにCVD技術でフオスフ
オシリケヌトガラス膜を圢成し、この埌、その䞊
面郚から所定の深さたで、グラスフロヌを生じる
ように、リン䞍玔物をフオスフオシリケヌトガラ
ス膜に導入すればよい。これは、同䞀の圢成炉で
斜すこずができるので、倧幅な補造プロセスの増
加にはならない。 以䞊の説明では、䞻に、DRAMのメモリセル
アレむを構成するメモリセルに぀いお具䜓的に説
明したが、次に、DRAMの呚蟺回路を構成する
盞補型のMISFET〔以䞋、CMIS
omplementary   FETずいう〕に぀いお
説明する。 第図は、本発明の䞀実斜䟋の具䜓的な構造を
説明するためのDRAMの呚蟺回路における芁郚
断面図である。 第図においお、は半導䜓基板の所定䞻
面郚に蚭けられたn-型のり゚ル領域n-−well
であり、チダンネルMISFETを構成するため
のものである。はフむヌルド絶瞁膜䞋郚の
り゚ル領域䞻面郚に蚭けられた型のチダン
ネルストツパ領域であり、チダンネル
MISFET等の半導䜓玠子間を電気的に分離する
ためのものである。はチダンネル
MISFET等の半導䜓玠子が圢成されるべき領域
のり゚ル領域䞻面郚に蚭けられた絶瞁膜であ
り、䞻ずしお、チダンネルMISFETのゲヌト
絶瞁膜を構成するためのものである。は
チダンネルMISFETが圢成されるべき領域の導
䜓局䞡偎郚の絶瞁膜を介したり゚ル領
域䞻面郚に蚭けられたp+型の半導䜓領域で
あり、チダンネルMISFETを構成するための
ものである。チダンネルMISFETQpは、䞻ず
しお、導䜓局によるゲヌト電極、絶瞁膜
およびゲヌト電極䞡偎郚のり゚ル領域䞻面
郚に蚭けられた䞀察の半導䜓領域によ぀お
構成される。絶瞁膜は、前述ず同様に、導䜓
局を芆うように蚭けられたものであり、グラス
フロヌによるフオスフオシリケヌトガラスからな
る絶瞁膜のシリサむド局のハガレを生じ
る䞍芁な応力を緩和するためのものである。さら
に、絶瞁膜は、導䜓局ず同時に、半導䜓領
域䞊郚を芆うように蚭けられおい
る。これは、MISFETQoQpの絶瞁膜
が䟋えば500〜600〔Å〕皋床ず非垞に薄いために、
グラスフロヌを斜すべく絶瞁膜に導入するリ
ン䞍玔物が絶瞁膜を介しお半導䜓領域
に䞍芁に導入されるのを防止するため
のものである。すなわち、絶瞁膜は、シリサ
むド局のハガレを防止するずずもに、その時
点においお䞍芁なリン䞍玔物の導入が防止される
ので、MISFETQoQpの電気的特性が圱響され
ないようにするためのものである。特に、CMIS
においおは、MISFETQpの半導䜓領域衚
面近傍郚の䞍玔物濃床が䜎䞋し、その郚分の抵抗
倀が増加しお動䜜時間の䜎䞋等を発生しやすいの
で、極めお有効である。はMISFETQoの
所定の半導䜓領域䞊郚の絶瞁膜
を遞択的に陀去しお蚭けられた接続孔であり、
半導䜓領域ず埌述する配線ずを電気的に接続
するためのものである。はMISFETQpの
所定の半導䜓領域䞊郚の絶瞁膜
を遞択的に陀去しお蚭けられた接続孔で
あり、半導䜓領域ず埌述する配線ず電気的
に接続するためのものである。は接続孔
を介しお半導䜓領域ず電気的に接続する
ように絶瞁膜䞊郚に蚭けられた配線である。
は接続孔を介しお半導䜓領域
ず電気的に接続するように絶瞁膜䞊郚に蚭け
られた配線である。 〔効果〕 倚結晶シリコン局䞊郚に高融点金属局たたは高
融点金属ずシリコンずの化合物によ぀お圢成され
たシリサむド局を被着しお蚭けられた導䜓局ず、
該導䜓局を芆うようにグラスフロヌを斜しお蚭け
られたフオスフオシリケヌトガラスからなる第
の絶瞁局ずを具備しおなる半導䜓集積回路装眮に
おいお、以䞋に述べるような効果を埗るこずがで
きる。 (1) 前蚘導䜓局ず第の絶瞁膜ずの介圚郚であ぀
お、少なくずも導䜓局を芆うように所定の膜厚
を有する第の絶瞁膜を蚭けるこずによ぀お、
グラスフロヌによる第の絶瞁膜のシリサむド
局のハガレを生じる䞍芁な応力又は応力の倉
化を緩和し、該䞍芁な応力が導䜓局に圱響を
及がさないようにするこずができるので、シリ
サむド局のハガレのない信頌性の高い半導䜓集
積回路装眮を提䟛するこずができる。 (2) 前蚘第の絶瞁膜の少なくずも導䜓局を芆う
その近傍郚分に、そのリン䞍玔物濃床をグラス
フロヌを生じない皋床以䞋にした所定の膜厚を
有する第の絶瞁膜を蚭けるこずによ぀お、グ
ラスフロヌによる第の絶瞁膜のシリサむド局
のハガレを生じる䞍芁な応力又は応力の倉
化を緩和し、該䞍芁な応力が導䜓局に圱響を
及がさないようにするこずができるので、シリ
サむド局のハガレのない信頌性の高い半導䜓集
積回路装眮を提䟛するこずができる。 (3) (1)もしくは(2)によ぀お、倚結晶シリコン局ず
それよりも䜎抵抗倀の高融点金属局たたはシリ
サむド局ずによる導䜓局を䜿甚するこずがで
き、アルミニりムたたはその合金等を䜿甚する
こずができない導電局の配線抵抗倀を䜎枛する
こずができるので、動䜜時間を向䞊するこずが
可胜な半導䜓集積回路装眮を提䟛するこずがで
きる。 さらに、前蚘導䜓局をゲヌト電極ずし、その
䞡偎郚の半導䜓基板もしくは該半導䜓基板に蚭
けられたり゚ル領域䞻面郚に蚭けられた䞀察の
半導䜓領域によ぀お構成されたMISFETを具
備しおなる半導䜓集積回路装眮においお、以䞋
に述べるような効果を埗るこずができる。 (4) 前蚘ゲヌト電極導䜓局および前蚘半導䜓
領域ず第の絶瞁膜ずの介圚郚であ぀お、ゲヌ
ト電極を芆い、か぀、前蚘半導䜓領域䞊郚を芆
うように所定の膜厚を有する第の絶瞁膜を蚭
けるこずによ぀お、グラスフロヌによる第の
絶瞁膜のシリサむド局のハガレを生じる䞍芁な
応力を緩和し、該䞍芁な応力がゲヌト電極に圱
響を及がさないようにするこずができ、か぀、
グラスフロヌを斜すために第の絶瞁膜に導入
するリン䞍玔物の半導䜓領域ぞの䞍芁な導入を
防止するこずができるので、シリサむド局のハ
ガレを防止し、か぀、MISFETの電気的特性
の安定化が可胜ずなり、信頌性の高い半導䜓集
積回路装眮を提䟛するこずができる。 以䞊、本発明者によ぀おなされた発明を実斜䟋
にもずづき具䜓的に説明したが、本発明は前蚘実
斜䟋に限定されるものではなく、その芁旚を逞脱
しない範囲においお皮々倉曎し埗るこずは勿論で
ある。䟋えば、前蚘実斜䟋は、DRAMに適甚し
た堎合に぀いお説明したが、導䜓局ずしお倚結晶
シリコン局ず高融点金属局たたはシリサむド局ず
を有し、その䞊郚に起䌏郚を緩和するフオスフオ
シリケヌトガラスからなる絶瞁膜ずを具備しおな
るSRAMtatic andom ccess 
emory、マスクROMead nly emory
等の半導䜓集積回路装眮に適甚するこずができ
る。 〔利甚分野〕 以䞊の説明では、䞻ずしお本発明者によ぀おな
された発明をその背景ずな぀た利甚分野である半
導䜓集積回路装眮に適甚した堎合に぀いお説明し
たが、それに限定されるものではなく、䟋えば、
配線基板における倚局配線技術等に適甚するこず
ができる。
【衚】
【衚】 【図面の簡単な説明】
第図は、本発明の䞀実斜䟋を説明するため
のDRAMの芁郚平面図、第図は、第図
の−切断線における断面図、第図、第
図、第図、第図、第図および第図
は、本発明の䞀実斜䟋を説明するための各補造工
皋におけるDRAMの芁郚平面図および芁郚断面
図、第図は、第図の−切断線におけ
る断面図、第図は、第図の−切断線
における断面図、第図は、第図の−
切断線における断面図、第図は、第図の
−切断線における断面図、第図は、本発明
の䞀実斜䟋を説明するためのフオスフオシリケヌ
トガラスからなる絶瞁膜のリン䞍玔物濃床分垃を
瀺す図、第図は、本発明の䞀実斜䟋を説明する
ためのDRAMの呚蟺回路における芁郚断面図、
第図は、り゚ヌハそり量の枬定方法を瀺すた
めの図である。 図䞭、  半導䜓基板、  り゚ル領
域、  絶瞁膜、  フ
むヌルド絶瞁膜、  チダンネルストツ
パ領域、  導電プレヌト、  導䜓局、
  倚結晶シリコン局、  シリサむド
局、  半導䜓領域、  絶瞁
膜第の絶瞁膜、  絶瞁膜
第の絶瞁膜、  接続
孔、  ビツト線、  配
線、QoQp

MISFET、  ゲヌト電極、
WL  ワヌド線である。

Claims (1)

  1. 【特蚱請求の範囲】  倚結晶シリコン局䞊郚に高融点金属局たたは
    高融点金属ずシリコンずの化合物によ぀お圢成さ
    れたシリサむド局を被着しお蚭けられた導䜓局
    ず、該導䜓局を芆うようにグラスフロヌを斜しお
    蚭けられたフオスフオシリケヌトガラスからなる
    第の絶瞁局ずを備え、前蚘導䜓局ず第の絶瞁
    局ずの間に、グラスフロヌによる第の絶瞁局の
    高融点金属局たたはシリサむド局のハガレを生じ
    る䞍芁な応力を緩和する皋床の膜厚を有する第
    の絶瞁局を具備しおなるこずを特城ずする半導䜓
    集積回路装眮。  前蚘導䜓局は、倚結晶シリコン局䞊郚にモリ
    ブデン局たたはモリブデンシリサむド局を被着し
    おなるこずを特城ずする特蚱請求の範囲第項蚘
    茉の半導䜓集積回路装眮。  前蚘第の絶瞁局は、化孊的気盞析出技術に
    よる酞化シリコン膜たたは窒化シリコン膜である
    こずを特城ずする特蚱請求の範囲第項蚘茉の半
    導䜓集積回路装眮。  前蚘第の絶瞁局は、プラズマを甚いた化孊
    的気盞析出技術による酞化シリコン膜たたは窒化
    シリコン膜であるこずを特城ずする特蚱請求の範
    囲第項蚘茉の半導䜓集積回路装眮。  前蚘第の絶瞁局は、化孊的気盞析出技術に
    よるグラスフロヌを生じない䜎濃床のフオスフオ
    シリケヌトガラス膜であるこずを特城ずする特蚱
    請求の範囲第項蚘茉の半導䜓集積回路装眮。  前蚘第の絶瞁局は、600〔Å〕皋床以䞊の膜
    厚を有するこずを特城ずする特蚱請求の範囲第
    項蚘茉の半導䜓集積回路装眮。  前蚘第の絶瞁局は、600〔Å〕皋床以䞊4000
    〔Å〕皋床以䞋の膜厚を有するこずを特城ずする
    特蚱請求の範囲第項蚘茉の半導䜓集積回路装
    眮。  倚結晶シリコン局䞊郚に高融点金属局たたは
    高融点金属ずシリコンずの化合物によ぀お圢成さ
    れたシリサむド局を被着しお蚭けられた導䜓局
    ず、該導䜓局を芆うようにグラスフロヌを斜しお
    蚭けられたフオスフオシリケヌトガラスからなる
    第の絶瞁局ずを備え、前蚘第の絶瞁局の前蚘
    導䜓局を芆うその近傍郚分に、グラスフロヌによ
    る第の絶瞁局の高融点金属局たたはシリサむド
    局のハガレを生ずる䞍芁な応力を緩和する皋床の
    膜厚を有する第の絶瞁局を具備しおなるこずを
    特城ずする半導䜓集積回路装眮。  前蚘第の絶瞁局は、前蚘第の絶瞁局の近
    傍郚分を、グラスフロヌの生じない皋床の䞍玔物
    濃床にしお圢成したこずを特城ずする特蚱請求の
    範囲第項蚘茉の半導䜓集積回路装眮。  倚結晶シリコン局䞊郚に高融点金属局たた
    は高融点金属ずシリコンずの化合物によ぀お圢成
    されたシリサむド局を被着しお蚭けられた導䜓局
    ず、該導䜓局䞡偎郚の半導䜓基板もしくはり゚ル
    領域の䞻面郚に蚭けられた゜ヌス領域たたはドレ
    むン領域ずしお䜿甚される䞀察の半導䜓領域ずに
    よ぀お構成された絶瞁ゲヌト型電界効果トランゞ
    スタず、該絶瞁ゲヌト型電界効果トランゞスタを
    芆うようにグラスフロヌを斜しお蚭けられたフオ
    スフオシリケヌトガラスからなる第の絶瞁局ず
    を備え、前蚘絶瞁ゲヌト型電界効果トランゞスタ
    ず第の絶瞁局ずの間に、グラスフロヌによる第
    の絶瞁局の高融点金属局たたはシリサむド局の
    ハガレを生じる䞍芁な応力を緩和する皋床の膜厚
    を有し、か぀、グラスフロヌを斜すために第の
    絶瞁膜に導入する䞍玔物が、半導䜓領域に䞍芁に
    導入されるのを防止する皋床の膜厚を有する第
    の絶瞁局を具備しおなるこずを特城ずする半導䜓
    集積回路装眮。  前蚘第の絶瞁局は、䞍芁な応力を緩和す
    る皋床の膜厚ずしお、600〔Å〕皋床以䞊の膜厚を
    備えたこずを特城ずする特蚱請求の範囲第項
    蚘茉の半導䜓集積回路装眮。  前蚘第の絶瞁局は、半導䜓領域ぞの䞍芁
    な䞍玔物の導入を防止する皋床の膜厚ずしお、
    600〔Å〕皋床以䞊の膜厚を備えたこずを特城ずす
    る特蚱請求の範囲第項蚘茉の半導䜓集積回路
    装眮。  前蚘第の絶瞁局は、その補造工皋におい
    お、1000〔Å〕皋床以䞊の膜厚で圢成されるこず
    を特城ずする特蚱請求の範囲第項蚘茉の半導
    䜓集積回路装眮。
JP58216320A 1983-11-18 1983-11-18 半導䜓集積回路装眮 Granted JPS60109251A (ja)

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GB08428534A GB2150349B (en) 1983-11-18 1984-11-12 Process of fabricating semiconductor integrated circuit device
KR1019840007169A KR930004984B1 (ko) 1983-11-18 1984-11-15 반도첎 집적회로 장치의 제조방법
DE19843442037 DE3442037A1 (de) 1983-11-18 1984-11-16 Verfahren zur herstellung einer integrierten halbleiterschaltung
US06/925,458 US4782037A (en) 1983-11-18 1986-10-30 Process of fabricating a semiconductor insulated circuit device having a phosphosilicate glass insulating film
SG418/88A SG41888G (en) 1983-11-18 1988-06-27 Process of fabricating semiconductor integrated circuit device
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