JPH0554192B2

JPH0554192B2 -

Info

Publication number: JPH0554192B2
Application number: JP6991582A
Authority: JP
Inventors: Shinichi Fukuda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-04-26
Filing date: 1982-04-26
Publication date: 1993-08-11
Also published as: JPS58188314A

Description

【発明の詳細な説明】情報信号、例えばオーデイオ信号を記録再生す
る場合、このオーデイオ信号をPCM化すれば高
品位の記録再生ができる。

情報信号をPCM化して磁気テープに記録再生
する方式としては、固定ヘツド方式と回転ヘツド
方式があるが、ヘツドのテープに対する相対速度
が速く、記録密度を容易に上げられる点で回転ヘ
ツド方式の方が有利である。この回転ヘツド方式
において、例えば、回転ヘツドを複数個、例えば
２個用いる場合には、通常な回転ヘツドをほぼ
360°／２＝180°の角間隔で取り付けると共に、磁気テープを案内ドラムに対して同じ角範囲（180°）
に巻き付け、２個の回転ヘツドによつて交互にそ
れぞれ１本づつのトラツクを形成してPCMデー
タを記録するようにしている。

ところで、このPCMデータの記録にあたつて
は、従来通常の各１トラツク分として記録される
単位時間分のデータ（１セグメントのデータ）を
そのままテープ上に１トラツク分として記録する
ようにしているため、その１トラツク分の再生デ
ータがドロツツプアウト等によつて欠落すると、
この１トラツク分相当の時間の間、データが全く
存在しない状態が生じてしまう。このようになつ
ても、いわゆる誤り修整回路において、例えばそ
の前の１トラツク分のデータを用いて補間するい
わゆる前置ホールド等の誤り修整手法により修整
することはできるが、全く欠落してしまつたデー
タを前のデータ等で補間するようになるため、信
号の劣化は免れないという欠点がある。

この発明は以上の点に鑑み、１トラツク分のデ
ータが再生時に欠落したとしても、再生時、元の
時系列のデータに戻したとき、データはほぼ欠落
することなく連続的に得られるようにして、バー
ストエラーに対する強化を図ると共に誤り修整と
して高度手法を容易に用いることができ、修整後
においては信号の劣化も殆んど目立たないように
することができるようにしたものを提供しようと
するものである。

以下、この発明の一例をオーデイオ信号を
PCM化して記録する場合を例にとつて図を参照
しながら説明しよう。

ところで、回転ヘツド装置によつてPCM信号
を記録する時、回転ヘツド装置が従来の通常の場
合のように、例えば回転ヘツドが２個でその角間
隔が180°であり、テープの案内ドラムに対する巻
き付け角も同じ180°であるようなものである場
合、２個のヘツドがテープ上を交互に連続的に走
査して時間的に間隙なく連続的にトラツクが形成
されるようになるため、オーデイオPCM信号に
誤り訂正用のパリテイ等の冗長データを付加する
ための時間的余裕がそのままではなくなつてしま
う。このため、信号遅延用のバツフアメモリを多
量に用いる等をしなければならず、また、信号処
理が複雑になり易いという欠点がある。

そこで、この例では特にこの回転ヘツド方式の
記録装置及び再生装置として上記のような欠点を
生じないように考慮した新規な装置を用いるよう
にしている。

第１図はこの新規な装置に用いる回転ヘツド装
置の一例で、これは回転磁気ヘツドが２個の場合
である。この場合、この２個の回転ヘツド１Ａ及
び１Ｂは360°／２＝180°の角間隔を保つて配置される。一方、磁気テープ２がテープ案内ドラム３の
周面に沿つて、その180°角範囲よりも小さい例え
ば90°の角範囲区間に巻き付けられるようにされ
る。そして、回転ヘツド１Ａ及び１Ｂが１秒間に
30回転の割合で図中矢印５Ｈで示す方向に回転さ
れると共に、テープ２が矢印５Ｔで示す方向に所
定の速度で走行されて、回転ヘツド１Ａ及び１Ｂ
によりその1/4回転区間において、磁気テープ２
上に第２図に示すようなそれぞれ斜めの１本づつ
の磁気トラツク４Ａ及び４Ｂが交互に形成されて
信号が記録されるようにされる。この場合、ヘツ
ド１Ａ及び１Ｂのギヤツプの幅方向は、その走査
方向に直交する方向に対して互いに異なる方向と
なるようにされる。つまりいわゆるアジマス角が
異なるようにされている。

以上の回転ヘツド装置によれば、２個の回転ヘ
ツド１Ａ及び１Ｂが磁気テープ２に対して共に対
接しない期間（これはこの例では90°の角範囲分
の期間である。）が生じ、この期間を利用して
PCMデータに対するパリテイ等の冗長データの
付加処理をすれば記録装置におけるバツフア回路
の減少が図れると共に構成の簡略化が図れるもの
である。

次に、この回転ヘツド装置を用いたこの発明に
よる記録装置及びその再生装置の一実施例を説明
しよう。

第３図はその一例の記録系である。

第３図の例はオーデイオ信号を、右チヤンネル
と左チヤンネルの２チヤンネル信号として記録す
る場合の例である。

この場合、回転磁気ヘツド１Ａ及び１Ｂは前述
のように30Hzで回転されるのであるが、その回転
位相は次のように制御されている。

すなわち、コントロール信号発生回路１０にお
いて、マスタークロツク発生回路９からのマスタ
ークロツク信号に基づいて形成されて得られる30
Hzの基準信号CTが位相比較回路８に供給される。
また、回転ヘツド１Ａ及び１Ｂの１回転につき１
個のパルスを発生するパルス発生器６からの信号
PGがこの位相比較回路８に供給され、これより
信号CTと信号PGとの位相誤差に応じた電圧が回
転ヘツド駆動用ドラムモータ７に供給されて、信
号CTの位相と回転ヘツド１Ａ及び１Ｂの回転位
相とが所定の関係となるように制御される。

コントロール信号発生回路１０は、また、この
マスタークロツク信号に基づいて信号CTの他、
後述のような各種のコントロール信号を発生す
る。したがつて、その各種コントロール信号の位
相は信号CTの位相、すなわちヘツド１Ａ及び１
Ｂの回転位相に同期する。

左チヤンネル及び右チヤンネルのオーデイオ信
号S_L及びS_Rは入力端子２１及び２２を通じてスイ
ツチ回路２３の一方及び他方の入力端に供給され
る。このスイツチ回路２３はコントロール信号発
生回路１０からの、例えば44.1kHzの切り換え信
号SW（第４図Ａ）によつてその一方及び他方の
入力端に交互に切り換えられる。したがつて、こ
のスイツチ回路２３からは第４図Ａ及びＢに示す
ように、この切り換え信号SWがハイレベルの期
間には左チヤンネルの信号が、信号SWがローレ
ベルの期間には右チヤンネルの信号が、それぞれ
取り出されるようにされ、これがＡ／Ｄコンバー
タ２４に供給される。このＡ／Ｄコンバータ２４
においては、１チヤンネル当たりサンプリンク周
波数44.1kHzでサンプリングされる。コントロー
ル信号発生回路１０からの信号SPはこのサンプ
リング信号であつて、この信号SPによつて左及
び右チヤンネルのオーデイオ信号が夫々サンプリ
ングされると共にこのサンプリングされたデータ
が１サンプル当たり例えば16ビツトのPCM信号
S_Oに変換される。第４図ＢはこのＡ／Ｄコンバー
タの出力信号S_Oを示し、L₀，L₁，L₂…は左チヤ
ンネルのオーデイオPCM信号の１データワード
をそれぞれ示しており、R₀，R₁，R₂…は右チヤ
ンネルのオーデイオPCM信号の１データワード
をそれぞれ示している。

Ａ／Ｄコンバータ２４の出力信号S_Oはスイツチ
回路２５を通じて３個のRAM３１，３２，３３
に書き込まれるが、後述するように３個のうち２
個のRAMは書き込み状態とはなつておらず、こ
の書き込み状態にない２個のRAMにおいては冗
長データの付加あるいはその冗長データの付加さ
れたデータの読み出しがなされるようにされてい
る。

コントロール信号発生回路１０から３個の
RAM３１，３２，３３の書き込みを制御するた
めの制御信号RWがスイツチ回路２６を介して３
個のRAM３１，３２，３３の制御端子に供給さ
れている。そして、スイツチ回路２５と２６がコ
ントロール信号発生回路１０からの切換信号
SWWによつて、第４図Ｆに示すような切換順序
で３個のRAM３１，３２，３３に対して1/60秒
毎に順次切換えられる。つまり1/20秒周期で３個
のRAM３１〜３３は切り換えられる。

したがつて、３個のRAM３１，３２，３３に
は1/60秒期間分の単位時間分のPCMオーデイオ
データが順次第４図Ｃ，Ｄ，Ｅに示すように書き
込まれることになる。すなわち、RAM３１に単
位時間分のデータ群〔１〕が、RAM３２に次の
単位時間分のデータ群〔２〕が、RAM３３にさ
らにその次の単位時間分のデータ群〔３〕が、と
いうようにして1/60秒の時間分のデータ群が３個
のRAM３１，３２，３３に順次書き込まれる。

ここで、1/60秒の期間内に含まれるサンプル数
は1470個であり、これは第４図Ｂに示すように左
チヤンネルのオーデイオ信号のワードL₀〜L₇₃₄の
735ワードと、右チヤンネルのオーデイオ信号の
ワードR₀〜R₇₃₄の735ワードとの合計1470ワード
に相当する。この例ではこの1/60秒の期間分相当
のデータを単位期間分のデータとし、RAM３１
〜３３はそれぞれ1470個分のワードを記憶できる
容量とされている。

こうして1/60秒毎の単位期間分毎に３個の
RAM３１，３２，３３に書き込まれたデータは
その全てのデータに対して誤り訂正用のパリテイ
Ｐ、Ｑが付加されると共に、それが奇数データと
偶数データに分けられ、それぞれその奇数デー
タ、偶数データに対してパリテイEP及びEQ、パ
リテイOP及びOQ、更に誤り検出用のCRCコー
ドが付加され、それぞれその付加された奇数デー
タ毎、及び偶数データ毎に、時間軸圧縮されて各
RAMより読み出しがなされる。

ここで、奇数データというのはこの1/60秒の単
位期間分の複数データワードのうち左チヤンネル
及び右チヤンネルそれぞれの奇数番目のデータワ
ードであり、第４図Ｂに示すように左チヤンネル
のデータワードL₁、右チヤンネルのデータワー
ドR₁、左チヤンネルのデータワードL₃、右チヤ
ンネルのデータワードR₃というようにサフイツ
クスが１、３、５…733である左右チヤンネルの
ワード対の合計734個のデータワードである。一
方、偶数データというのは、この単位期間分の複
数のデータワードのうち左チヤンネル及び右チヤ
ンネルそれぞれの偶数番目のデータワードであ
り、第４図Ｂに示すように左及び右チヤンネルの
ワードL₀，R₀，L₂，R₂、…というようにサフイ
ツクスが０、２、４、６…734である左右チヤン
ネルのワード対の合計736個のデータワードであ
る。

各RAMに書き込まれたデータに対するパリテ
イの付加及び読み出しは次のようにしてなされ
る。

すなわち、コントロール信号発生回路１０よ
り、単位期間分全てのデータに対するパリテイを
発生させこれを付加させるか、あるいはそのうち
の奇数データのみに対するパリテイを発生させそ
れをその奇数データに付加させるかを制御するた
めの制御信号RAOが得られ、これがスイツチ回
路２７を通じて３個のRAM３１，３２，３３の
制御端子に供給される。また、単位区間分のデー
タのうちの偶数データに対するパリテイを発生さ
せそれを付加させるかと、３個のRAM３１〜３
３からのデータの掃き出しをするかとを制御する
ための信号RERが発生回路１０より得られ、こ
れがスイツチ回路２８を通じて３個のRAM３
１，３２，３３の制御端子に供給される。一方こ
れら３個のRAM３１，３２，３３の出力データ
はスイツチ回路２９を通じて単位期間分全データ
に対するパリテイの付加回路３７に供給されると
共に、単位期間分のデータのうちの奇数データに
対するパリテイ及びCRCコードの付加回路３８
に供給され、また３個のRAM３１，３２，３３
の出力データはスイツチ回路３０を介して偶数デ
ータに対するパリテイ及びCRCコードの付加回
路３９に供給される。そして付加回路３７及び３
８の出力データがスイツチ回路３４及び３５を介
して３個のRAM３１，３２，３３の入力端に供
給されると共に、付加回路３９の出力データがス
イツチ回路３６を介して３個のRAM３１，３
２，３３の入力端に供給される。

そして、スイツチ回路２７，２９及び３５がコ
ントロール信号発生回路１０からの切換信号
SWPOによつて第４図Ｇに示すような順序で３
個のRAM３１，３２，３３に対する切り換えが
なされ、また、スイツチ回路２８，３０及び３６
がコントロール信号発生回路１０からの切換信号
SWERによつて第４図Ｈに示すような順序で３
個のRAM３１，３２，３３に対する切り換えが
なされる。

この場合３個のRAM３１，３２，３３はこれ
が書き込み状態でない時は読み出し可能状態とさ
れており、データは出力されている。

また、付加回路３７の制御信号AP（第４図）
がコントロール信号発生回路１０より得られ、こ
れが付加回路３７に供給されてそのハイレベルで
ある1/120秒の期間にこの付加回路３７が動作状
態となるようにされている。また、この信号AP
と逆極性の信号OPCがコントロール信号発生回
路１０より得られ、この信号OPCが付加回路３
８に供給され、そのハイレベルである期間すなわ
ち信号APがローレベルである1/120秒の期間、こ
の付加回路３８が動作状態となるようにされる。
さらに信号APに対して90°位相のずれた状態の信
号EPC（第４図Ｊ）がコントロール信号発生回路
１０より得られ、これが付加回路３９に供給さ
れ、そのハイレベルの期間この付加回路３９が動
作可能状態になる。

信号APは３個のRAM３１，３２，３３の切
り換えタイミングとその一周期分が丁度一致する
信号となつており、この信号APは、それぞれ
RAM３１，３２，３３に書き込みがなされる1/
６０秒づつの期間T₁，T₂，T₃の前半の1/120秒の
期間、ハイレベルとなり後半の1/120秒の期間ロ
ーレベルとなるようなものとなつている。

信号EPCは信号APに対して90°位相が遅れた信
号であつて、各1/60秒の期間T₁，T₂，T₃のほぼ
中央部の1/120秒の期間ハイレベルとなり、各期
間T₁，T₂，T₃の終わりの1/240秒の期間の始め
の1/240秒の期間の合計1/120秒の期間ローレベル
となるような信号である。

そして、この信号EPCの位相は、位相サーボ
によつて制御されているヘツド１Ａ及び１Ｂの回
転位相に同期し、この信号EPのハイレベルであ
る期間にヘツド１Ａ及び１Ｂのいずれかがテープ
２上を走査し、そのローレベルである期間におい
ては、ヘツど１Ａ及び１Ｂは共にテープ２に対接
しないようになつている。

以上のことから、例えば期間T₁でRAM３１に
書き込まれた単位期間分のデータは、期間T₂及
びT₃において、全データに対するパリテイの発
生付加及び読み出し、奇数及び偶数データそれぞ
れに対するパリテイの発生付加等及び読み出しが
なされる。

すなわち、期間T₂になると、切換信号SWPO
によつてスイツチ回路２７，２９，３５がRAM
３１を選択するように切り換えられ、このRAM
３１において全データに対するパリテイＰ、Ｑの
発生付加及び奇数データに対するパリテイOP、
OQの発生付加、CRCコードの発生付加のモード
となるようにされる。すなわち、この期間T₂の
前半において、信号APがハイレベルとなると付
加回路３７が動作状態となり、RAM３１の単位
期間分のすべてのデータに対するパリテイＰ及び
Ｑが付加回路３７において発生せられ、その全デ
ータに付加される。このパリテイＰ、Ｑがそのデ
ータに付加されたものがスイツチ回路３４及び３
５を通じてRAM３１の所のアドレスに戻されて
書き込まれる。スイツチ回路３４は信号APと同
様の信号によつてそのハイレベルである期間、図
の状態に、そのローレベルである期間、図の状態
とは逆の状態に切り換えられるようになつてい
る。

次に、期間T₂の後半になると、信号APがロー
レベル、従つて、信号OPCがハイレベルとなつ
て、奇数データのパリテイ及びCRCコードの発
生付加回路３８が動作可能状態となるとともにス
イツチ回路３４が図の状態とは逆の状態に切り換
えられ、RAM３１に書き込まれている単位時間
分のデータのうち奇数データのみに対してパリテ
イOP及びOQ、さらにCRCコードが発生せられ
るとともにそのデータに付加され、その付加され
た状態のデータがスイツチ回路３４及び３５を通
じてRAM３１の所定のアドレスに書き込まれる
ことになる。

次に、期間T₃になると切り換え信号SWERに
よつてスイツチ回路２８，３０，３６がRAM３
１側に切り換えられ、RAM３１は読み出しある
いは偶数データに対するパリテイ及びCRCコー
ドの発生付加のモードとされる。そして、信号
EPCがこの期間T₃の始めの1/240の期間、ローレ
ベルとなつているため付加回路３９は非動作状態
であり、制御信号RERによつてRAM３１からは
全データに対するパリテイＰ、Ｑ、奇数データに
対するパリテイOP、OQ及びCRCコードの付加
された奇数データがこの1/240秒の期間に読み出
される。

その後、信号EPCがハイレベルとなると付加
回路３９が動作可能状態となりRAM３１からの
偶数データが読み出され、これに対するパリテイ
EP及びEQさらにCRCコードが付加回路３９で発
生せられ、これらがその偶数データに対して付加
され、その付加されたデータがスイツチ回路３６
を介してRAM３１の所定のアドレスに再び書き
込まれる。そしてこの偶数データはこの期間T₃
の終わりの1/240秒の期間で信号EPがローレベル
となることから読み出されることになる。

同様に、期間T₂において、RAM３２に書き込
まれた単位時間分のデータは、期間T₃の前半に
おいて全データについてのパリテイＰ、Ｑの発生
付加がなされ、後半においてそのうちの奇数デー
タについてのパリテイOP、OQ及びCRCコード
の発生付加がなされる。そして、その次の期間
T₁の始めの1/240秒の期間において、そのパリテ
イＰ、Ｑ、OP、OQ及びCRCコードの付加され
た奇数データの読み出しがなされ、この期間T₁
の中程の期間において偶数データに対するパリテ
イEP、EQ及びCRCコードの発生付加がなされ、
パリテイＰ、Ｑ、EP、EQ及びCRCコードの付加
された偶数データがこの期間T₁の終わりの1/240
秒の期間において読み出されるようになされる。

期間T₃においてRAM３３に読み出されたデー
タも、同様にして、パリテイ及びCRCコードの
発生付加がなされ、期間T₂の始めの1/240秒の期
間において全データに対するパリテイＰ、Ｑ、奇
数データに対するパリテイOP、OQ及びCRCコ
ードの付加された奇数データの読み出しがなさ
れ、その終わりの1/240秒の期間にパリテイＰ、
Ｑ、EP、EQ及びCRCコードの付加された偶数デ
ータの読み出しがなされる。

以上のRAM３１，３２，３３のモードは第４
図Ｃ，Ｄ，Ｅに示す通りである。また、読み出さ
れたデータのタイミングは同図Ｋに示す通りであ
る。この図からもわかるように、単位時間分のデ
ータ群例えばデータ群〔１〕の奇数データ１は
期間T₃の始めの1/240秒の期間に、偶数データ１
Ｅは期間T₃の終わりの1/240秒の期間に、それぞ
れ読み出され、データ群〔１〕の次のデータ群
〔２〕の奇数データ２は期間T₃の次の期間T₁の
始めの1/240秒の期間に、偶数データ２Ｅはその
終わりの1/240秒の期間に、それぞれ読み出され
る。以下同様にして、データ群〔３〕、〔４〕、
〔５〕…の奇数データ３，４，５…と奇数
データ３Ｅ，４Ｅ，５Ｅ…とがそれぞれ1/60秒の
期間T₁，T₂，T₃のいずれかの始めと終わりの1/
２４０秒の期間に分けられて読み出されることにな
る。そして、連続するデータの流れとしてみる
と、各期間T₁，T₂，T₃の終わりの1/240秒期間
から次の期間T₂，T₃，T₁の始めの1/240秒期間
までが一連のデータとなる。したがつて、この一
連のデータの前半は偶数データ、後半は奇数デー
タとなり、しかも、その偶数データと奇数データ
とは異なる単位期間分のデータ群からのデータと
なつている。

ここで、この読み出された奇数データ及び偶数
データは次のような構成となつている。すなわ
ち、パリテイ及びCRCコードの発生付加処理に
あたつては、第６図Ａに示すようにPCMオーデ
イオデータは８データワード単位でブロツク化さ
れると共に、この８データワードに対して、全デ
ータに対するパリテイワードＰ、Ｑが付加され、
データワードが偶数データであるときはさらにパ
リテイワードEP、EQ及びCRCコードが付加さ
れ、一方、データワードが奇数データであるとき
はパリテイワードOP、OQ及びCRCコードが付
加されている。

この場合に１ブロツクとされる８個のデータワ
ードはRAM３１〜３３の読み出しアドレスが制
御されて、データワードが分散されるようにイン
ターリーブ処理されている。なおこの場合１ブロ
ツクは８データワードからなるものであるから、
図に示すように偶数データ及び奇数データブロツ
クB₀〜B₉₁で構成される92個のブロツクからなつ
ている。

こうして、各RAM３１〜３３から読み出され
た奇数データ及び偶数データは記録プロセツサ４
０を通じて２個の回転ヘツド１Ａ及び１Ｂに供給
される。回転ヘツド１Ａ及び１Ｂは、前述のよう
にコントロール信号発生回路１０からの信号CT
によつて位相サーボされて、それぞれ信号EPC
のローレベルである期間でテープ２上を走査する
ようにされている。したがつて、第４図Ｋに示す
ようなタイミングで読み出されたそれぞれ1/120
秒の期間のデータは、ヘツド１Ａ及び１Ｂによつ
てこれが丁度テープ２上を走査する区間におい
て、それぞれ１本ずつのトラツク４Ａ及び４Ｂを
交互に形成してテープ２上に記録される。すなわ
ち、第２図に示すようにトラツク４Ａ及び４Ｂに
は、その前半に、ある単位区間分のデータの偶数
データ０Ｅ，１Ｅ，２Ｅ，３Ｅ…が記録され、そ
のトラツクの後半には、その単位区間分の次の端
息区間分のデータのうちの奇数データ１，２
Ｏ，３，４…が記録されることになる。した
がつて、１本のトラツクに記録されるデータは時
間的には２単位区間分にわたるものである。しか
し、１トラツクに記録されるデータ量はそれぞれ
奇数データと偶数データとからなつているからこ
れは丁度単位区間分のデータ量に等しいものとな
つている。

この場合、1/60秒の期間に各RAMに書き込ま
れたPCMデータの奇数データ、偶数データがそ
れぞれ1/240秒の期間において記録されることに
なり、データはほぼ1/4に時間軸圧縮されている。

なお、記録プロセツサ４０においては第６図Ａ
に示すように１ブロツクのデータに対してブロツ
ク同期信号SYNC及びブロツクアドレスデータ
ADSの付加がなされる。また偶数データ及び奇
数データとしてそれぞれ記録されるブロツクB₀
からB₉₁に対してプリアンブル信号及びポストア
ンブル信号の付加がなされる。プリアンプル信号
は、再生時、データを抽出するためのクロツクを
発生させるための信号であり、ポストアンブル信
号は偶数データあるいは奇数データの終わりを示
す信号である。

記録プロセツサ４０においては、さらに、
PCMデータが記録に適当な信号、例えば直流分
ができるたけ少なくなるような信号に変調される
処理も行なわれる。

次にこのように記録されたオーデイオPCMデ
ータの再生について説明しよう。

第５図はその再生系の一例であり、第６図はそ
のタイミングチヤートを示している。

第５図の再生系においては、マスタークロツク
発生回路９の出力に基づいてコントロール信号発
生回路１１において形成される30Hzの信号SH（第
６図Ｂ）によつて回転ヘツド１Ａ，１Ｂに対して
位相サーボがかけられている。そして、このコン
トロール信号発生回路１１から得られる再生時の
コントロール信号、すなわちヘツドの再生出力の
切換信号、この再生出力に対する書き込み及び読
み出し信号等のコントロール信号がこの基準の30
Hzの信号SHと一定の位相関係にあるようにされ
ている。

ヘツド１Ａ及び１Ｂからの再生出力はアンプ４
１Ａ及び４１Ｂを通じてスイツチ回路４２に供給
される。このスイツチ回路４２は位相サーボ用の
30Hzの信号SHによつてアンプ４１Ａ側とアンプ
４１Ｂ側に交互に切り換えられる。したがつて、
このスイツチ回路４２からは第６図Ｃに示すよう
な、ヘツド１Ａの出力とヘツド１Ｂの出力が交互
に連続するようなデータ列が得られる。

このスイツチ回路４２により得られるデータは
デジタル信号復元回路４３に供給されてデジタル
信号に復元され、誤まり検出及びRAM書き込み
制御信号発生回路４４に供給される。この誤まり
検出及びRAM書き込み制御信号発生回路４４か
らは誤まり検出のなされたデータS_Dが得られると
共に、３個のRAM５１，５２，５３への書き込
みアドレス及び書き込みタイミング信号RW_Pが
得られる。

スイツチ回路４５は、RAM５１，５２，５３
に回路４４からの誤まり検出のなされたデータS_D
を書き込むか、または誤まり訂正回路４６からの
奇数データに対する誤まり訂正のなされたデータ
を書き込むかを制御するためのスイツチである。
先ずデータS_Dの取り込みについて説明する。

スイツチ回路４５はコントロール信号発生回路
１１からのRAM５１〜５３における書き込み及
び訂正モードを切り換えるための切り換え信号
WOによつて切り換えられる。すなわち、この切
り換え信号WOは第６図Ｊに示すように60Hzの信
号であるが、その１周期の前半のハイレベルであ
る1/120秒の期間P_Wはヘツド１Ａあるいは１Ｂか
ら再生出力が得られる期間であり、後半のローレ
ベルである1/120秒の期間P_Cはヘツド１Ａ，１Ｂ
から共に再生出力が得られない。つまり、２つの
ヘツド１Ａ及び１Ｂが共にテープ２に対接しない
期間となつている。そして、この信号WOがハイ
レベルとなる期間P_Wではスイツチ回路４５が図
の状態に信号WOがローレベルである期間P_Cでは
スイツチ回路４５は図の状態とは逆の状態にそれ
ぞれ切り換えられるようにされている。

また、回路４４からの書き込みアドレス及び書
き込みタイミング信号RW_Pはスイツチ回路４９
及び５０を介してRAM５１，５２，５３の制御
端子に供給される。また、スイツチ回路４５を通
じた回路４４からの誤まり検出が出されたデータ
S_Dは、スイツチ回路５４を通じて３個のRAM５
１，５２，５３の入力端子にそれぞれ供給される
ようになされている。そして、RAM５１，５
２，５３から読み出されたデータがスイツチ回路
５５を介して奇数データの誤まり訂正回路４６の
入力端に供給されている。この奇数データの誤ま
り訂正回路４６の出力信号はスイツチ回路４５の
他方の入力端に供給されている。

そしてスイツチ回路５０，５４，５５がコント
ロール信号発生回路１１からの制御信号SWWO
によつて第６図Ｇに示すような順序で1/60秒毎に
３個のRAM５１，５２，５３に対して順次切り
換えられる。

この場合、信号SWWOによ３個のRAM５１，
５２，５３の切り換えタイミングは、信号WOの
ハイレベルである期間P_Wのほぼ中央の時点とな
つている。

また、コントロール信号発生回路１１からの奇
数データについての訂正モードを制御するための
信号C_Oが得られ、これがスイツチ回路４９の他
方の入力端に供給され、スイツチ回路５０を介し
て３個のRAM５１，５２，５３の制御端子に供
給される。そして、スイツチ回路４９は信号WO
によつてスイツチ回路４５と同期して知り換えら
れる。

したがつて、信号WOがハイレベルである期間
P_Wは、３個のRAM５１〜５３は書き込みモード
となるが、この期間P_Wは、切換信号SWWOによ
つてスイツチ回路５０，５４及び５５がそれぞれ
RAM５１，RAM５２，RAM５３を選択するよ
うに切ら換えらえる1/60秒の期間T_A，T_B，T_Cの
始めの1/240秒の期間P_Oと終わりの1/240秒の期
間P_Eに相当する。

各期間T_A，T_B，T_Cの始めの1/240秒の期間P_O
は、期間P_Wの後半の期間（ヘツドのテープ２上
の走査期間の後半に相当）であつて、この期間
P_Oにおいては、第６図Ｃ及びＪからも明らかな
ように、再生ヘツド出力は奇数データ１，２
Ｏ，３…が得られる。したがつて、ここ期間
P_Oにおいて、各RAM５１，５２，５３に奇数デ
ータ１，２，３…が、回路４４からの書き
込みアドレス及びタイミング信号RW_Pによつて
所定のアドレスに書き込まれる。

一方、各期間T_A，T_B，T_Cの終わりの1/240秒
の期間P_Eは、期間P_Wの前半の期間（ヘツドのテ
ープ２上の走査時間の前半に相当）であつて、こ
の期間P_Eには第６図Ｃ及びＪからも明らかなよ
うに再生ヘツド出力としては偶数データ１Ｅ，２
Ｅ，３Ｅ…が得られる。したがつて、この期間
P_Eにおいて、各RAM５１，５２，５３に偶数デ
ータ１Ｅ，２Ｅ，３Ｅ…が回路４４からの信号
RW_Pに制御されて書き込まれる。

信号WOがローレベルである各期間T_A，T_B，
T_Cの中央の1/120秒の期間P_Cにおいては、スイツ
チ回路４５及び４９は図の状態とは逆の状態に切
り換えられるため、訂正回路４６からの訂正され
たデータが各RAM５１，５２，５３に書き込ま
れる状態になる。つまり奇数データの訂正モード
となる。なおコントロール信号発生回路１１から
はこの奇数データの訂正回路４６にその制御信号
OCが供給されている。この信号OCは信号WOと
は逆極性の信号であつて、そのハイレベルの期間
（これは期間P_Cである）に訂正回路４６が動作可
能状態となるようにされる。

したがつて、信号SWWOによつてスイツチ回
路５０，５４，５５が切り換えられて、各RAM
５１，５２，５３がそれぞれ選択されている期間
T_A，T_B，T_Cのうちの期間P_Cにおいて、制御信号
C_Oによつて、各RAM５１，５２，５３から読み
出された奇数データが訂正回路４６でパリテイ
OP、OQが用いられて、誤り検出のなされたデー
タに対する訂正がなされ、その訂正後のデータが
スイツチ回路４５及び５４を介して元のRAM５
１，５２，５３に戻される。

そして次に各期間T_A，T_B，T_Cの終わりの1/24
０秒の期間に書き込まれた偶数番目のデータに対
する誤り訂正と全データに対する誤り訂正が次の
ようにしてなされる。

すなわち、そのための制御信号C_EAがコントロ
ール信号発生回路１１からのスイツチ回路５６を
通じて３個のRAM５１，５２，５３の制御端子
に供給される。また３個のRAM５１，５２，５
３からの出力データがスイツチ回路５７を通じて
偶数データの訂正回路４７に供給されるとともに
単位区間分全データの訂正回路４８に供給され
る。そしてこの偶数データの訂正回路４７の出力
と全データの訂正回路４８の出力信号がスイツチ
回路５８によつて切り換えられ、その出力がスイ
ツチ回路５９を通じて３個のRAM５１，５２，
５３の入力端に供給される。そして、スイツチ回
路５６，５７及び５９がコントロール信号発生回
路１１からの切り換え信号SWEAによつて第６
図Ｈに示すような順序で３個のRAM５１，５
２，５３に対して切り換えられる。

また、偶数データの訂正回路４７にはコントロ
ール信号発生回路１１からその制御信号EC（第６
図Ｋ）が供給されて、そのハイレベルである期
間、この訂正回路４７が動作するようにされる。
また訂正回路４８にはこの信号ECに対して逆極
性の信号ACが供給され、やはりそのハイレベル
である期間、この訂正回路４８が動作可能状態と
なるようにされている。この信号ECは期間T_A，
T_B，T_Cの前半においてハイレベル、後半におい
てローレベルとなるような信号である。したがつ
て訂正回路４７は期間T_A，T_B，T_Cの前半の1/12
０秒の期間において動作可能状態となり、一方訂
正回路４８は期間T_A，T_B，T_Cの後半の1/120秒
の期間動作可能状態となる。スイツチ回路５８は
信号ECと同相の信号によつて切り換えられ、そ
のハイレベルである期間は図の状態に、ローレベ
ルである期間は図の状態とは逆の状態に切り換え
られる。

したがつて、第６図から明らかなように、信号
SWEAによつてRAM５１が選択される期間T_Bに
おいては、この期間T_Bの前半の期間において、
回路１１からの制御信号C_EAによつてRAM５１
から読み出された偶数データがスイツチ回路５７
を通じて偶数データの訂正回路４７及び全データ
の訂正回路４８に供給されている。そしてこの前
半の期間においては偶数データの訂正回路４７が
動作可能状態となることから、偶数データに対す
るパリテイEP及びEQが用いられてその偶数デー
タに対する誤り訂正がなされ、訂正のなされたデ
ータがスイツチ回路５８及び５９を通じてRAM
５１，５２，５３の元の所定のアドレスに書き込
まれる。そしてこの期間T_Bの後半になると全デ
ータの訂正回路４８が動作可能状態となることか
ら、パリテイＰ、Ｑが用いられて単位期間分相当
の全データに対するデータ誤りの訂正がなされ
る。そして、その誤り訂正がなされたデータがス
イツチ回路５８及び５９を通じてRAM５１の所
定のアドレスに書き込まれる。

同様にして、期間T_CにおいてはRAM５２に書
き込まれているデータのうちの偶数データについ
て、パリテイEP及びEQを用いた訂正がなされる
とともにパリテイＰ、Ｑを用いたその全データの
訂正がそれぞれ回路４７及び４８においてなされ
てRAM５２の元のアドレスに書き込まれる。さ
らに期間T_AにおいてはRAM５３に書き込まれて
いたデータの偶数データに対するパリテイEP及
びEQによる訂正及び全データに対するパリテイ
Ｐ、Ｑによる訂正がそれぞれ回路４７及び４８に
おいてなされて、その訂正がなされたデータが
RAM５３に書き込まれている。

以上のことから期間T_A，T_B，T_Cにおいて
RAM５１，５２，５３にそれぞれ書き込まれた
データは、それぞれその書き込み期間の後1/30秒
の時間が経過した後は、RAM５１，５２，５３
に書き込まれているデータは誤り訂正能力の範囲
内で訂正可能なデータが全て訂正された状態の
PCMデータが書き込まれていることになる。

こうして書き込み及び訂正のなされたデータ
は、それぞれ書き込み終了から1/60秒経過した後
の1/60秒の期間においてそれぞれ読み出される。
すなわちコントロール信号発生回路１１から読み
出し制御信号RRがスイツチ回路６０を通じて
RAM５１，５２，５３の制御端子に供給され
る。またRAM５１，５２，５３の出力信号はス
イツチ回路６１を通じて修整回路６２に供給され
る。そしてこれらスイツチ回路６０及び６１はコ
ントロール信号発生回路１１からの切換信号
SWRによつて第６図に示すような順序で３個
のRAMに対して切り換えられる。すなわち、期
間T_AでRAM５１に書き込まれた偶数データ及び
奇数データは期間T_Cにおいて読み出され、また
期間T_BにおいてRAM５２に書き込まれたデータ
は期間T_Aにおいて読み出され、期間T_Cにおいて
RAM５３に書き込まれたデータは期間T_Bにおい
て読み出されるようになる。この場合、それぞれ
単位区間分のデータの偶数番目と奇数番目が交互
にアドレス処理によつて読み出されて元の時系列
とされたその単位時間分のデータが1/60秒の元の
時間軸に伸張されて第６図Ｌに示すように読み出
されるものである。こうして読み出された信号は
スイツチ回路６１を通じて修整回路６２に供給さ
れ、訂正しきれなかつたデータに対して誤り修整
がなされる。誤り修整回路６２の出力はＤ／Ａコ
ンバータ６３に供給される。Ｄ／Ａコンバータ６
３においてアナログ信号に戻されたPCM信号の
各サンプルは、スイツチ回路６４が記録時の信号
SWと同じ周波数の信号（44.1kHz）によつて切り
換えられることにより、アンプ６５Ｌを通じて左
チヤンネルのオーデイオ信号S_Lが、アンプ６５Ｒ
を通じて右チヤンネルのオーテイオ信号S_Rがそれ
ぞれ出力端子６６Ｌ及び６６Ｒに取り出されるも
のである。

以上述べたようなこの発明装置によれば１トラ
ツク分相当の単位時間分のオーデイオデータは、
偶数番目のデータと奇数番目のデータに分けられ
２本のトラツクにまたがつて記録されるようにな
る。したがつてPCM信号の単位時間分のデータ
が２トラツク分に亘つてばらまかれることにな
る。そして、この発明によれば、１トラツク分の
データが欠落して再生時得られなくなつた場合で
も、その前後のトラツクが再生されていればその
欠落した１セグメント分のデータの偶数番目ある
いは奇数番目のどちらかのデータは必ず前後のト
ラツクに記録されて残つていることから、データ
が情報的には1/2となつているものの全て欠落し
てしまうようなことがなくなる。したがつて例え
ば誤り修整回路６２において、この1/2に欠落し
たデータを用いてその間のデータを補間する、す
なわち偶数番目あるいは奇数番目のデータを用い
て平均値補間法などによつて奇数番目あるいは偶
数番目のデータワードを補間するようにすること
ができるので、信号処理した後の再生データとし
て非常にＳ／Ｎのよいデータが得られる。しかも
そのための構成も非常に簡単にできるという効果
がある。

また、すでに記録済みの部分に続いて、その記
録済みの部分から連続して記録を始めたとき、そ
のつなぎ目においては新旧両データの偶数番目あ
るいは奇数番目のデータのみが残つていることに
なり、つなぎ目の信号処理も前述の誤り修整と同
様な手法によつて補間処理などを行うことがで
き、その信号のつなぎ目をスムーズにつなげるこ
とができる等、高度の効果的な方式が実現できる
可能性があるという利点もある。

さらに、この発明においては１トラツク分の前
半には偶数（奇数）データが記録され、後半には
奇数（偶数）データが記録されるようにしてある
のでインターリーブ長は従来の1/2で、それが２
つに分かれることになる。しかし第４図及び第６
図から明らかなように、エラー訂正にかけられる
時間が非常に長く取れ、偶数データあるいは奇数
データおのおの毎、そして全体のデータとで訂正
の処理をすることができ、訂正の能力を非常に上
げることができるという効果がある。

また上述したように、案内ドラムに対するテー
プの巻き付け角を、回転ヘツドの数をＮとしたと
きヘツドの取り付け角間隔、すなわち360°／Ｎよりも小さくしたことにより記録及び再生時、ヘツド
１Ａ及び１Ｂがテープ２に対接しない期間が存在
し、その期間を利用することによつて、記録時は
各チヤンネルのデータに対するパリテイ及び
CRCコード等の冗長データの付加が容易にでき、
再生時は誤り訂正ができるので、従来のようにテ
ープの巻き付け角をヘツド取り付け角間隔に等し
く選定する場合のように、記録時の冗長データの
付加及び再生時の誤り訂正用の時間的余裕を作る
べく複雑な信号処理をしたり、多量の遅延用バツ
フアを用いたりする必要はないという効果があ
る。もつともこの発明によれば、誤り訂正は全デ
ータに対する訂正、偶数データに対する訂正、奇
数データに対する訂正と訂正時間を非常に長く取
ることができる。これは取りも直さず、このよう
なヘツド取り付け角間隔に対してテープ巻き付け
角を小さくした場合に限らず、ヘツド取り付け角
間隔とテープ巻き付け角間隔を同様にした場合に
おいても訂正時間として余裕のある訂正時間が得
られるものである。

【図面の簡単な説明】

第１図はこの発明に用いる回転ヘツド装置の一
例を説明するための図、第２図はその記録トラツ
クパターンを示す図、第３図はこの発明装置の一
例の系統図、第４図はその説明のためのタイミン
グチヤートを示す図、第５図は再生系の一例の系
統図、第６図はその説明のためのタイミングチヤ
ートを示す図である。１Ａ及び１Ｂは回転ヘツド、２は磁気テープ、
３は案内ドラム、３１，３２，３３はRAM、３
７，３８，３９はパリテイあるいはCRC付加回
路である。

Claims

【特許請求の範囲】１回転ヘツドによつてテープ状の記録媒体上に
斜めのトラツクを形成してPCMデータを記録す
るPCMデータの記録装置において、上記PCMデータの単位時間分毎に該PCMデー
タが書き込まれるメモリと、書き込まれたデータが偶数番目のデータと奇数
番目のデータに分けられ、上記偶数番目のデータ
に誤り訂正用の冗長データ及び奇数番目のデータ
に誤り訂正用の冗長データをそれぞれ付加するた
めの手段とを備え、上記誤り訂正用の冗長データがそれぞれ付加さ
れた上記偶数番目及び奇数番目のデータが上記メ
モリより読みだされ、上記テープ状記録媒体に形
成した上記斜めトラツクに対し、上記単位時間分
毎の該冗長データが付加された偶数番目及び奇数
番目のデータが隣り合う別のトラツクに夫々分散
して上記回転ヘツドにより記録されるように成さ
れたPCMデータの記録装置。２回転ヘツドによつてテープ状の記録媒体上に
斜めのトラツクが形成され、単位時間分毎に
PCMデータが偶数番目のデータと奇数番目のデ
ータに分けられ、該偶数番目のデータに誤り訂正
用の冗長データ及び奇数番目のデータに誤り訂正
用の冗長データがそれぞれ付加されて、テープ状
記録媒体に形成した斜めトラツクに対して互いに
隣り合つた別のトラツクに夫々分散して記録され
たPCMデータを再生するPCMデータの再生装置
において、上記トラツクに記録されたPCMデータ及び誤
り訂正用の冗長データを再生する回転ヘツドと、再生されたPCMデータ及び誤り訂正用の冗長
データを各トラツク毎に書き込むメモリと、偶数
番目のデータと奇数番目のデータ毎に上記誤り訂
正用の冗長データにより誤り訂正を行う手段と、テープ状記録媒体に形成した斜めトラツクに対
し互いに隣り合つた別のトラツクに夫々分散して
記録された偶数番目のデータと奇数番目のデータ
を上記メモリより交互に読み出し、PCMデータ
を再生するようにしたPCMデータの再生装置。