JPH0554100A - クロツク信号の分配方法 - Google Patents

クロツク信号の分配方法

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JPH0554100A
JPH0554100A JP3299104A JP29910491A JPH0554100A JP H0554100 A JPH0554100 A JP H0554100A JP 3299104 A JP3299104 A JP 3299104A JP 29910491 A JP29910491 A JP 29910491A JP H0554100 A JPH0554100 A JP H0554100A
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文裕 南
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Abstract

(57)【要約】 【構成】 バイナリツリー状のクロック配線径路の分岐
点を一旦設定したあと、共通の親分岐点を持つ兄弟分岐
点間を結線し、その実配線径路上の地点でＲＣディレイ
のバランスするところを新たな親分岐点位置として更新
し、これをボトムアップに繰り返して詳細配線径路を決
定する。また、バッファセル挿入による階層クロック分
配方式において、バッファセル詳細位置決定後、同一階
層でのディレイを等しくするようバッファセル近傍の径
路に迂回部分を含ませて詳細配線を行なう。更に、クラ
スタ内径路を除く部分に対して、専用配線層による配線
を行なう。 【効果】 より正確にクロックスキューの最小化が達成
できる。また、専用配線層によりディレイ減少が得られ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のレ
イアウトにおいて、コンピュータを用いた処理によるク
ロック信号の分配方法に関する。
【０００２】
【従来の技術】デジタル論理集積回路においては、フリ
ップフロップに代表される順序回路が必ずと言っていい
ほど使用されており、位相・周期の異なる複数のクロッ
ク信号と同期をとりながら回路全体が動作するようにな
っている。クロック信号は、チップ内部で作られたり外
部から供給されたりするが、通常幾段かのバッファセル
を介して回路ブロックに供給され、バッファセル間およ
びバッファセルとフリップフロップ間は、一般的にＣＡ
Ｄ技術によって自動的に結線される。
【０００３】フリップフロップに供給されるクロック信
号の伝搬遅延時間（以下、ディレイという）は、各フリ
ップフロップ毎で異なるのがふつうであり、その位相差
のことをクロックスキュー（以下、スキューと略す）と
呼ぶが、このスキューが大きすぎると、所望のクロック
周波数で回路の同期動作をとることができなくなる。従
って、チップ上のすべてのフリップフロップに対してな
るべく同じタイミングでクロック信号が到着するよう
に、バッファセルの位置や配線径路を決めることが大切
である。
【０００４】フリップフロップまでのディレイとして
は、中継するバッファセルの内部ディレイ、バッファセ
ルが結線用配線の配線容量・配線抵抗および被駆動セル
の入力端子容量を充放電するためにかかるディレイ、が
含まれる。このうち、配線抵抗に関しては、近年の半導
体微細加工技術の進歩によるトランジスタサイズ・配線
断面積の減少のため、無視できなくなってきた。これに
より、ディレイの予測精度上、回路を分布定数回路とし
て扱うことが必要となっている。例えば、図１５（ａ）
のような回路は、（ｂ）のような分布定数回路としてデ
ィレイを予測しなければならない。
【０００５】さて、このスキューを減少させる主な方法
としては、メッシュ方式とツリー方式が挙げられる。メ
ッシュ方式は、チップを格子状に巡る配線径路を布設
し、その格子径路のそばにバッファセルを接続し、さら
にバッファセルを介してフリップフロップに接続するも
ので、特開昭６３−１０７３１６がその例である。
【０００６】この方式の長所は、構成が簡単なこと、配
線径路がリング状のため配線の等価抵抗が下がりディレ
イを小さくできること、レイアウト処理前にディレイの
予測が可能なこと、などである。しかし、回路が超大規
模になると、ルートドライバーに近いフリップフロップ
と遠いものとのスキューが無視できなくなること、格子
の切り方を細かくしなければならないので配線長が増加
すること、が問題となる。
【０００７】一方、ツリー方式は、各段毎にバッファを
並列接続したものを多段構成にし、各バッファ毎にはツ
リー状の配線径路をとるものである。バッファの挿入に
関する従来例としては、特開昭６１−８２４５５、特開
平１−１５７１１５などがあり、ツリー状の配線径路の
典型例としては、文献「H.B.Bakoglu,et al:A symmetri
c clock-distribution tree and optimized high-speed
interconnectionsfor reduced clock skew in ulsi an
d wsi circuits.,IEEE Int.Conf.on Computer Design,1
986」 のＨツリーが知られている。
【０００８】この方式の長所は、スキューを小さくでき
ること、メガセル混載チップにも対応が容易なことであ
る。反面、バッファ段数が深すぎるとスキューは小さく
できてもディレイが大きくなってしまうこと、レイアウ
ト処理が詳細化しないとディレイ予測が難しいこと、が
短所として挙げられる。
【０００９】どちらの方法も長所と短所はあるが、回路
の大規模化に対応するにはツリー方式のほうが望ましい
といえる。以下、ツリー方式による従来技術について説
明する。
【００１０】ツリー方式の典型的な配線形状であるＨツ
リーは、Ｈの形の配線径路を再帰的に比例縮小しながら
繰り返すもので、その対称性ゆえに等配線長・等ディレ
イを保つことができる。しかし、供給される素子・素子
群が２のべき乗個で、かつ素子配置が対称形で素子容量
も等しくないと、この等ディレイは達成できず、実際の
回路では適用がむずかしい。
【００１１】これを改善したものとしては、文献「Mich
ael A.B.Jackson,et al:ClockRouting for High-Perfom
ance ICs.,27th ACM/IEEE Design Automation Conf.,19
90」のＭＭＭアルゴリズムがある。この方法はフリップ
フロップ（バッファセルでもよい）をトップダウンに等
個数分割していきながら、同時に分割した領域にあるフ
リップフロップの重心位置に配線径路の分岐点を設定し
ていくもので、単純な処理にもかかわらず比較的スキュ
ーを小さくできる特徴を持つ。しかし、トップダウンな
処理なので、ディレイの見積もり精度によっては満足の
いくスキュー値が得られないという欠点もある。
【００１２】また、バッファセルの最適挿入方法に関し
ては、文献「S.Boon,et al:Highperformance clock dis
tribution for cmos asic’s.,IEEE Custom Integtated
Circuit Conf.,1989」の方法があるが、配線方法自体は
一般信号用に使用するアルゴリズムと同じなので、配線
する領域が広い場合、信号パスごとの配線抵抗の違いに
よるスキューが問題となる。
【００１３】
【発明が解決しようとする課題】このように、従来のツ
リー方式によるクロック信号の分配方法では、スキュー
を小さくする目的は同じでも、バッファセルの挿入と配
線径路の決定とを別々に取り扱っており、また配線径路
については詳細なディレイ見積もりに基づいて決定する
のではないため、きめ細かなスキューバランスをとるこ
とはできなかった。
【００１４】この発明は、そのような事情を鑑みてなさ
れたものであり、その目的とするところは、バッファセ
ル挿入処理と配線径路決定処理とを協調させながら、よ
り正確なディレイ見積もりに基づいて配線径路の分岐点
を決定していくことで、フリップフロップ等の素子位置
が均一・不均一にかかわらず、スキューを飛躍的に低減
できるクロック信号の分配方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上に置かれたルートドライ
バーセルから中継用バッファセルを経由して複数個の末
端セルにクロック信号を供給する際に、当該末端セルを
少なくとも１個以上含むクラスタを生成し前記末端セル
を複数のグループに分け、前記ルートドライバーセルを
ルートノードとし前記クラスタをリーフノードとするバ
イナリツリー状の配線径路を生成し、当該バイナリツリ
ー上のクロック信号伝搬遅延時間が最小化される部位に
中継用バッファセルを挿入したのち、バイナリツリーの
下位分岐ノードから順に、当該分岐ノードより前記リー
フノードにいたる径路のＲＣ遅延量を計算してその差が
最小となるように当該分岐ノードの物理的位置を設定
し、前記中継用バッファセルの挿入に伴う回路接続情報
の更新およびこのバッファセル近傍のセル配置情報を修
正してセル同士の重なりを除去し、確定した配置情報に
もとづいて各クラスタ内の詳細な配線径路を決定し、決
定された配線径路から求まるクラスタ内の正確な遅延量
にもとづいて各分岐ノードの位置を決定し、その分岐ノ
ード間の詳細な配線径路を決定することを特徴としてい
る。
【００１６】
【作用】この発明は、クロック信号を受け取るフリップ
フロップ等の末端セルに対して、近接するもの同士を複
数個まとめてクラスタとし、クラスタ内は一般信号用の
配線径路決定アルゴリズムにより配線する。ルートトラ
イバーセルからクラスタまではバイナリツリー（２分
木）状となるように配線径路を布設する。このとき、各
クラスタの大きさは、クラスタ内の配線抵抗による遅延
時間があまり大きくならないよう上限をもたせ、加えて
クラスタ内の負荷容量は均一となるようにクラスタリン
グをする。
【００１７】また、クラスタの入口部位、およびバイナ
リツリーの途中地点でディレイが最小化できるような部
位に、中継用のバッファセルを複数個自動挿入し、ルー
トドライバーまたは中継用バッファセルを起点とするサ
ブツリーの多段階層構造を形成する。
【００１８】各サブツリー内における分岐ノードの位置
すなわち配線径路上の分岐点は、２つの子ノード以降の
ＲＣディレイを計算してその差が最小となるような位置
に設定し、この処理をボトムアップに繰り返すことでサ
ブツリーの配線形状を決定する。さらに、階層サブツリ
ーの配線形状をボトムアップに形成する過程において、
同一階層のサブツリー以降のディレイが均一となるよう
に、バッファセルの位置を微調整する。あるいは、バッ
ファセル出力端子近傍の配線径路に迂回部分を付加す
る。
【００１９】または、詳細配線径路決定の際に、この詳
細配線径路の通過を許さないセルを詳細配線径路と交わ
らない位置に変更する。
【００２０】
【実施例】
第１実施例 図１は、本発明の第１実施例によるクロック信号の分配
処理手順を示すフローチャートである。本発明の分配処
理は、スペックデータの入力（ステップ１）、ツリー分
岐点の仮決定（ステップ２からステップ５）、エンジニ
アリングチェンジ（ステップ６，７）、実配線径路の決
定（ステップ８からステップ１１）の４つに大きく分け
られる。なお、当処理は、セルの配置位置が決定した後
で、かつ一般信号の配線径路を決定する前に行われるも
のとする。以下、図１に従ってこの発明の配線処理を説
明する。
【００２１】まず、ステップ１において、スペックデー
タの入力を行う。このスペックデータとは、ルートドラ
イバーに入力されるクロック信号名、バッファセルの挿
入段数、使用バッファセルの種類、ディレイとスキュー
の目標値のことを指す。
【００２２】次のステップ２では、指定されたクロック
信号毎に、駆動されるフリップフロップ等のセル（以
下、末端セル）のクラスタ化を行う。クラスタ生成にあ
たっては、末端セルの存在する領域を格子状に分割し、
その格子内に配置されている末端セル同士を同一クラス
タに所属するように初期設定し、次いで、クラスタ内の
予想配線長から算出する配線容量と末端セルの入力負荷
容量との容量和が均一となるように、隣接クラスタ間で
所属している末端セルの移動交換を行う。格子の大きさ
は、クラスタ内の負荷容量が、駆動するバッファセルの
駆動能力の範囲内にあり、かつ配線抵抗によるディレイ
効果があまり大きくない範囲内であることを基準に設定
する。
【００２３】ステップ３では、クラスタをリーフノード
とした親子関係だけが示された全体バイナリツリーの形
成を行う。すなわち、ツリーの各ノード毎にリーフノー
ドを２分割する処理を、ルートノード（ルートドライバ
ーセル）からはじめてその子ノードに対して再帰的に繰
り返す。２分割の際には、それぞれのリーフノード個数
の差が高々１個以内となるようにし、最終的に各リーフ
ノードにおけるルートノードからの深さ（階層）の差が
１レベル以内となるようにする。なお、バイナリツリー
の階層は、許容されるディレイに応じて予め決定されて
いる。
【００２４】ステップ４では、ステップ３で決定したツ
リーにおいて、ルートノードとリーフノードを除く各ノ
ードの物理的な位置を仮決定する。このノードの位置
は、配線径路を決定する際の分岐点となるものであり、
分岐先以降のディレイ差を最小化するような位置に設定
する。なお、この時点では、リーフノードの位置はクラ
スタの中心にあると仮定する。加えて、ステップ４で
は、入力されたスペックデータに基づき、中継用バッフ
ァセルを仮決定されたツリーノードの物理的な位置に挿
入する。その際、バッファセルの挿入段ごとに、全体ツ
リー上の深さ・セル種類を同一にする。
【００２５】次のステップ５の判定処理では、ステップ
２からステップ４までの処理をしていないクロック信号
が残っているかを調べ、残っていればステップ２からス
テップ４までの処理を繰り返し、残っていなければ、ス
テップ６へ進む。
【００２６】ステップ６では、バッファセルの挿入によ
って変化した回路接続情報を更新する。すなわち、新規
ネットとその接続端子の追加、旧クロックネットの接続
端子の接続ネット変更をする。
【００２７】ステップ７では、挿入されたバッファセル
の近傍にこのセルと重なるパターンがあれば、それを除
去するように近傍セルの位置修正を行う。このように、
バッファセルの位置を、ステップ４で決定した挿入すべ
き分岐点の位置になるべく近くなるように、詳細な配置
位置を決定する。
【００２８】ステップ８では、クラスタ内の実配線径路
を、なるべく配線長が短くなるように一般信号用の配線
経路決定アルゴリズムで決定する。
【００２９】ステップ９では、ツリーの分岐点の位置の
修正を行う。これは、クラスタ内の配線容量が確定した
ことを受けて、正確なディレイバランスをとるように分
岐点の位置修正をするものである。位置決定は、ステッ
プ４に準じて行う。
【００３０】ステップ１０では、ツリーのノード間の実
配線径路を決定する。基本的には、ツリー上の親子関係
にあるノード同士を最短径路で結ぶ。また、ここで使用
する配線層は、ディレイ最小化の観点から抵抗や容量の
小さいクロック専用層を使うのが望ましい。
【００３１】ステップ１１の判定処理では、実配線径路
の求まっていないクロック信号があるかどうかを調べ、
あった場合はステップ８からステップ１０までの処理を
繰り返し、なかった場合は全処理を終了する。
【００３２】続いて、上記ステップ４の詳細について、
図２に従って説明する。
【００３３】まず、ステップ１２では、挿入するバッフ
ァセルの種類と挿入レベル（全体ツリー上の深さ）を挿
入段毎に設定する。バッファセルの種類は、スペックデ
ータに指定してあるものを使用可能範囲とし、挿入レベ
ルは、リーフノードまでの深さが上限となる。また、同
一レベルには同一種類のバッファセルが挿入される。ス
テップ１３では、ステップ１２で設定した条件で、全体
ツリーに対してバッファセルを挿入し、階層的ツリーを
つくる。
【００３４】ステップ１４では、分岐点の位置の決定お
よび分岐点からリーフノードまでのディレイ計算を行
う。分岐点は、２個の子ノード毎に、それより下位レベ
ルにある配線の配線抵抗によるディレイと後段バッファ
セル以降のディレイとの和を求め、その差を当該分岐点
から子ノードまでの配線抵抗によるディレイの差によっ
て相殺するように決定する。この詳細は後で述べるが、
このような分岐点の決定を全体ツリーのリーフノードか
らルートノードに向かってボトムアップに行う。ステッ
プ１５の判定処理では、現時点のルートノードからリー
フノードまでのディレイ・スキューがスペックを満足し
ているかどうか、あるいはその数値が最小かどうかとい
うことを調べ、既計算のなかで最良の結果であれば、ス
テップ１６に進み、そうでなければステップ１７へ進
む。
【００３５】ステップ１６では、現時点のツリー構造と
ディレイ値が最良データであるとしてこのデータを保存
する。もし、既に保存されているデータがあったとき
は、古いデータを削除し、新しいデータに置き換える。
【００３６】ステップ１７の判定処理では、まだ試行し
ていないバッファセルの種類・挿入レベルの組み合わせ
があるかどうかを調べ、あればステップ１８に進み、な
ければ、ステップ１２からステップ１８までの一連の処
理を終了する。
【００３７】ステップ１８では、現時点のツリーデータ
構造上で挿入されているバッファセルのデータを削減
し、未挿入の状態を復元する。その後、異なる種類のバ
ッファセルや挿入レベルを設定するため、ステップ１２
に戻る。
【００３８】次に、図３に示すような、上記ステップ１
４における分岐点位置決定方法の詳細について、位置を
決定する際の前提となるディレイ計算モデルの説明の
後、まずひとつのサブツリー内での分岐点位置決定方法
を説明し、最後に全体ツリーに対する処理方法を説明す
る。
【００３９】（１） ディレイ計算モデル ここでは、ひとつのサブツリーでの計算、すなわちルー
トドライバーセル（バッファセル）の入力端子から次段
バッファセルの入力端子までの間のディレイを対象とし
て説明する。説明の都合上、サブツリー上の最初の分岐
点をノード番号１とし、ｋが偶数の時はノード番号ｋ／
２の分岐点に対する２つの子ノード番号をｋとｋ＋１と
し、ｋが奇数の時はノード番号ｋ／２の分岐点に対する
２つの子ノード番号をｋとｋ−１にするようにノード番
号付けがされているものとする（図４参照）。また、ル
ートドライバーセルの入力端と出力端が、それぞれ−
１、０、というノード番号であると拡張設定しておく。
【００４０】このときのノード番号０からノード番号ｅ
のリーフノードまでの、配線抵抗によるディレイｔ（1,
ｅ）は、次の漸化式によって近似計算される。
【００４１】 ｔ(e,e) ＝０ ｔ(k/2,e) ＝ｔ(k,e) ＋ｄ(k/2,k) ｋ≧１ ｄ(k/2,k) ＝ ｗ1 ＊ｒx ＊Ｌx (k/2,k) ＊Ｃ(k) ＋ｗ1 ＊ｒy ＊Ｌy (k/2,k) ＊Ｃ(k) ＋ｗ1 ＊αxy＊Ｌx (k/2,k) ＊Ｌy (k/2,k) ＋ｗ2 ＊αxx＊Ｌx (k/2,k) ＊Ｌx (k/2,k) ＋ｗ2 ＊αyy＊Ｌy (k/2,k) ＊Ｌy (k/2,k) Ｃ(e) ＝Ｃe Ｃ(k) ＝ Ｃ(2*k) ＋ｃx ＊Ｌx (k,2*k) ＋ｃy ＊Ｌy (k,2*k) ＋Ｃ(2*k+1) ＋ｃx ＊Ｌx (k,2*k+1) ＋ｃy ＊Ｌy (k,2*k+1) αxx＝ｒx ＊ｃx αyy＝ｒy ＊ｃy αxy＝０．５＊（ｒx ＊ｃy ＋ｒy ＊ｃx ） ここに、ｔ(a,b) はノード番号ａからノード番号ｂまで
の配線抵抗によるディレイ、Ｃe はリーフノードｅの入
力端子容量、Ｃ(a) はノード番号ａより下流側の配線容
量とリーフノードの入力端子容量の総和、ｒx ，ｒy は
それぞれＸ方向・Ｙ方向の配線の単位長さあたりの配線
抵抗値、ｃx ，ｃy はそれぞれＸ方向・Ｙ方向の配線の
単位長さあたりの配線容量値、Ｌx (k/2,k) ，Ｌy (k/
2,k) は、親ノードｋ／２と子ノードｋとの間を結ぶＸ
方向・Ｙ方向の配線長である。
【００４２】この式の本質的な点は、各抵抗毎にそれよ
り下流側にある負荷容量を充放電するとしたときのＲＣ
遅延を順次加算していることであり、集中定数的に扱う
ところでは乗数ｗ1 を、分布定数的に扱うところでは乗
数ｗ2 を時間重みとしている。
【００４３】また、配線長としては、親ノードと子ノー
ドを結ぶマンハッタン距離、すなわち最短径路であるこ
とを仮定して計算し、折れ曲がりの形状によるディレイ
の差は無視している。これは折れ曲りの形状によるディ
レイの最大と最小との差ｗ1 ＊（ｒx ＊ｃy −ｒy ＊ｃ
x ）＊Ｌx (k/2,k) ＊Ｌy (k/2,k)が実用上はｄ(k/2,k)
定義式内の他項に比べて非常に小さいためである。な
お、上式においては、ディレイの最大・最小となるパタ
ーン（図５(a),(c) のパターンに相当する）のディレイ
中央値を採用している。
【００４４】さらに、ルートドライバーセルの内部ディ
レイ，オン抵抗を各々Ｉ，Ｒ0 とすると、ノード番号−
１からノード番号ｅのリーフノードまでの全ディレイｔ
(-1,e)は、次のように計算される。
【００４５】 ｔ(-1,e)＝Ｉ＋ｗ1 ＊Ｒ0 ＊Ｃ(0) ＋ｔ(0,e) Ｃ(0) ＝Ｃ(1) ＋ｃx ＊Ｌx (0,1) ＋ｃy ＊Ｌy (0,1) 以上から、ノードｋからリーフノードへのディレイの最
大値ＴL (K)、最小値ＴS (k) は、 ＴL (K) ＝ｍａｘ（ＴL (2*k) ＋ｄ(k,2*k) ，ＴL (2*k
+1) ＋ｄ(k,2*k+1) ） ＴS (K) ＝ｍｉｎ（ＴS (2*k) ＋ｄ(k,2*k) ，ＴS (2*k
+1) ＋ｄ(k,2*k+1) ） のように求められ、ノードｋからリーフノードまでのデ
ィレイに対するスキュー Ｓ(k) は、 Ｓ(k) ＝ＴL (k) −ＴS (k) と表される。
【００４６】ルートドライバーの入力端子（ノード番号
−１）、出力端子（ノード番号０）の地点においては、 ＴS (0) ＝ＴS (1) ＋ｄ(0,1) ＋ｗ1 ＊Ｒ0 ＊Ｃ(0) ＴL (0) ＝ＴL (1) ＋ｄ(0,1) ＋ｗ1 ＊Ｒ0 ＊Ｃ(0) ＴS (-1)＝ＴS (0) ＋Ｉ ＴL (-1)＝ＴL (0) ＋Ｉ Ｓ(-1)＝Ｓ(0) ＝Ｓ(1) ＝ＴL (1) −ＴS (1) となる。
【００４７】なお、サブツリーのリーフノードｅにおけ
るＴL (e) ，ＴS (e) は、そのリーフノードより下位に
あるサブツリー以降のディレイが設定されるものとす
る。
【００４８】以上のように、ディレイ計算モデルを考え
ることができ、以下にこのモデルを用いて分岐点位置決
定方法を説明する。
【００４９】（２）サブツリー内での分岐点位置決定方
法 今、ノードｋより下流のノードの位置が決定済みである
として、ノードｋの位置すなわち分岐点の位置を、スキ
ューが最小化できるように決定する方法について説明す
る。ただし、迂回配線による不必要なディレイ増加を避
け、かつ計算の単純化のため、２つの子ノード位置を結
ぶ直線線分上の点から選ぶこととする。さて、ノードｋ
でのスキューＳ(k) は、 σ(k) ＝ｄ(k,2*k) −ｄ(k,2*k+1) ε(k) ＝０．５＊（ＴL (2*k+1) ＋ＴS (2*k+1) −ＴL (2*k) −ＴS (2*k) ） λ(k) ＝σ(k) −ε(k) μ(k) ＝０．５＊（ＴL (2*k+1) −ＴS (2*k+1) ＋ＴL (2*k) −ＴS (2*k) ） ＝０．５＊（Ｓ(2*k+1) ＋Ｓ(2*k) ） と定義したとき、 Ｓ(k) ＝ＴL (k) −ＴS (k) ＝max(Ｓ(2*k) ，ＴL (2*k)+ｄ(k,2*k)-ＴS (2*k+1) −ｄ(k,2*k+1) ， Ｓ(2*k+1) ，ＴL (2*k+1)+ｄ(k,2*k+1)-ＴS (2*k)-ｄ(k,2*k) ） ＝max （Ｓ(2*k) ，μ(k) −ε(k) ＋σ(k) ， Ｓ(2*k+1) ，μ(k) ＋ε(k) −σ(k) ） ＝max （Ｓ(2*k) ，Ｓ(2*k+1) ，μ(k) ＋｜λ(k) ｜） と表される。
【００５０】処理順序に関する前提条件から、この式の
中でノードｋの分岐点の位置によって変えられるもの
は、λ(k) あるいはσ(k) であり、その他の項は既知で
ある。従って｜λ(k) ｜を最小化することが、スキュー
を最小化することになる。
【００５１】ここで、ノードｋの位置がノード(2*k) と
ノード(2*k+1) をＺ：(1-Z) に内分する点（０≦Ｚ≦
１）であるとし、この２つの子ノードを結ぶ直線とＸ軸
との交角をθとし、２つの子ノード間の直線距離をＬ、
すなわちＬ＝((Ｌx (k,2*k)+Ｌx (K,2*k+1))2 +(Ｌ
y (k,2*k)+Ｌy (k,2*k+1))2 ）1/2 とすると（図６参
照）、 Ｌx (k,2＊ｋ）＝Ｌ＊Ｚ＊｜COS （θ）｜ Ｌy (k,2＊ｋ）＝Ｌ＊Ｚ＊｜SIN （θ）｜ Ｌx (k,2＊ｋ+1）＝Ｌ＊(1-Z) ＊｜COS （θ）｜ Ｌy (k,2＊ｋ+1）＝Ｌ＊(1-Z) ＊｜SIN （θ）｜ であるから、 β1 ＝ｗ1 ＊（ｒx ＊｜COS(θ)|+ ｒy ＊｜SIN(θ)|) ＊Ｌ＊（Ｃ(2*k)+Ｃ(2 *k+1)) β2 ＝（ｗ2 ＊αxx＊ COS2 （θ）＋ｗ2 ＊αyy＊SIN 2 （θ） ＋ｗ1 ＊αxy＊｜COS （θ）｜＊｜SIN （θ）｜）＊２＊Ｌ2 γ＝Ｃ(2*k+1) ／（Ｃ(2*k) ＋Ｃ(2*k+1) ） ０＜γ＜１ と定義すると、 σ(k) ＝ｄ(k,2*k) −ｄ(k,2*k+1) ＝ｗ1 ＊ｒx ＊Ｌ＊（Z ＊Ｃ(2*k)-(1-Z) ＊Ｃ(2*k+1))＊｜COS(θ)| ＋ｗ1 ＊ｒy ＊Ｌ＊（Z ＊Ｃ(2*k)-(1-Z) ＊Ｃ(2*k+1))＊｜SIN(θ)| ＋ｗ1 ＊αxy＊Ｌ2 ＊（2*Z −１）＊｜COS （θ）｜＊｜SIN （θ）｜ ＋ｗ2 ＊αxx＊Ｌ2 ＊（2*Z −１）＊ COS2 （θ） ＋ｗ2 ＊αyy＊Ｌ2 ＊（２＊Ｚ−１）＊ SIN2 （θ） ＝ｗ1 ＊Ｌ＊（Ｚ＊（Ｃ(2*k) ＋Ｃ(2*k+1))−Ｃ(2*k+1)) ＊（ｒx ＊｜COS （θ）｜＋ｒy ＊｜SIN （θ）｜） ＋Ｌ2 ＊２＊（Z-0.5 ）＊（ｗ1 ＊αxy＊｜COS(θ) ｜＊｜SIN(θ) ｜ ＋ｗ2 ＊αxx＊ COS2 （θ）＋ｗ2 ＊αyy＊ SIN2 （θ）） ＝β1 ＊（Ｚ−γ）＋β2 ＊（Ｚ−0.5 ） λ(k) ＝（β1 ＋β2 ）＊Ｚ−（β1 ＊γ＋β2 ＊0.5 ）−ε(k) を得る。
【００５２】λ(k) は、Ｚの一次関数となっているの
で、０≦Ｚ≦１で｜λ(k) ｜を最小化するＺ（分岐点位
置を決めるパラメータ）としては、次のように選べば良
い。
【００５３】
【数１】
【００５４】このとき、ノードｋでのスキューは、各ケ
ースにおいて、
【００５５】
【数２】
【００５６】となる。
【００５７】このような、Ｚで内分される位置ｋに分岐
点を決定する。
【００５８】以上が、サブツリー内での分岐点位置決定
方法の詳細であるが、この方法における最大の特徴は、
スキューが非常に小さくなりうる点にある。なぜなら、
β1 ，β2 は、ツリーの深さが一段上がる毎に２倍から
４倍程度の増加をするので、リーフノード付近でのε
(k) が比較的小さければ、各ツリー深さのノードに対し
てほとんど上記（ハ）のケース、すなわちλ(k) ＝０と
でき、ルートノードでのスキューはリーフノード付近の
スキューと同程度とできるからである。特に、リーフノ
ードでのスキューを０にできれば、ルートノードでのス
キューも０にしうる。 （３）全体ツリーに対する処理
方法最後に、図７のようにバッファセル２６が多段挿入
された階層的バイナリツリーにおける分岐点位置２７の
決定方法について説明する。この処理は、図２のステッ
プ１４に相当し、そのフローチャートは図３に示してあ
る。説明の都合上、この階層ツリーにおいて、ルートド
ライバーセル３１が駆動するツリーの階層を第１階層と
して、信号の伝搬する方向に第２階層、第３階層と順次
数えることにし、クラスタを直接駆動しているバッファ
セル２６をリーフノードとするツリーの階層を第ｍ階層
とする。
【００５９】まず、ステップ１９において、処理するサ
ブツリーの階層を最下位階層、すなわち第ｍ階層に設定
する。
【００６０】ステップ２０では、当該階層での複数のサ
ブツリーに対して、上述したサブツリー内の分岐点位置
決定処理を施す。このとき、サブツリーのルートとなる
バッファセルの位置は、図８のようにサブツリー上の２
つの子ノード位置をもとに決定されたディレイバランス
点２７に、一旦設定する。
【００６１】ステップ２１の判定処理では、当該処理階
層での未処理サブツリーがあるか調べ、あればステップ
２０の処理を繰り返し、なければステップ２２に進む。
【００６２】ステップ２２の判定処理では、当該階層が
最上位階層かどうかを調べ、そうであればこれらの処理
全体から抜け出し、そうでなければステップ２３に進
む。
【００６３】ステップ２３では、当該同一階層のサブツ
リーのなかで最大ディレイを持つものを前述したモデル
を用いて調べ、そのディレイ値をとりだす。
【００６４】続くステップ２４では、最大ディレイを持
つサブツリー以外のサブツリーにおいて、図９のように
ルートノードであるバッファセル３５の位置をずらし、
各ツリーのディレイ値が揃うようにしむける。ずらす方
向は、ずらすノードと兄弟関係にあるノードの位置に近
づく方向にとる。
【００６５】ステップ２５では、処理階層をひとつ上に
繰り上げたのち、ステップ２０の処理に戻り、以降の処
理を繰り返す。
【００６６】この処理のうち、ステップ２４の実施例を
以下に述べる。
【００６７】たとえば、当該階層で最も大きなディレイ
を持つサブツリーＱでのディレイ最大値・ディレイ最小
値を (Q)ＴL ，(Q)ＴS とし、処理対象サブツリーＰで
のディレイ最大値・ディレイ最小値を (P)ＴL ， (P)Ｔ
S とし、サブツリーＰと兄弟関係にあるサブツリーのル
ートノード３４の位置２７とサブツリーＰのルートノー
ド３５の位置（バッファセルの仮位置）２７とを結ぶ直
線線分（図９の一点鎖線）上において、後者と前者を
Ｚ：(1-Z) に内分する点（０≦Ｚ≦１）を当該バッファ
セル３５の新しい位置に選ぶこととし、その直線とＸ軸
との交角をθ、ルートノード間の直線距離をＬとする
と、位置をずらしたことによるディレイ増加量δは、 δ＝ｗ1 ＊（ｒx ＊｜COS(θ) ｜＋ｒy ＊｜SIN(θ) ｜）＊Ｌ＊Ｚ＊ (P)Ｃ(0 ) ＋Ｌ2 ＊Ｚ2 ＊（ｗ1 ＊αxy＊｜COS （θ）｜＊｜SIN （θ）｜ ＋ｗ2 ＊αxx＊ COS2 （θ）＋ｗ2 ＊αyy＊ SIN2 （θ）） ＋ｗ1 ＊Ｒ0 ＊（ｃx ＊｜COS （θ）｜＋ｃy ＊｜SIN （θ）｜）＊Ｌ＊Ｚ ＝ζ1 ＊Ｚ＋ζ2 ＊Ｚ2 である。
【００６８】さて、サブツリーＰのディレイをサブツリ
ーＱのディレイに揃えるには、双方のディレイの中央値
の差 τ＝0.5 ＊（(Q) ＴL ＋(Q) ＴS −(P) ＴL −
(P) ＴS ） が、δと等しくなればよいので、 ζ2 ＊Ｚ2 ＋ζ1 ＊Ｚ−τ＝０ の解で正値の方、すなわち、
【００６９】
【数３】
【００７０】となるように、移動位置を決定すれば良
い。
【００７１】ここに、 ζ1 ＝ｗ1 ＊Ｌ＊((ｒx ＊｜COS （θ）|+ｒy ＊｜SIN （θ）|)＊(P) Ｃ(0) ＋（ｃx ＊｜COS （θ）｜＋ｃy ＊｜SIN （θ）｜）＊Ｒ0 ） ζ2 ＝Ｌ2 ＊（ｗ1 ＊αxy＊｜COS （θ）｜＊｜SIN （θ）｜ ＋ｗ2 ＊αxx＊ COS2 （θ）＋ｗ2 ＊αyy＊ SIN2 （θ）） である。
【００７２】このようにすると、当該階層の各サブツリ
ーのディレイ中央値が同一となり、従って、当該階層の
サブツリーでのスキュー最大値が、当該階層以下の全体
としての最大スキュー値となる。なお、この階層でのデ
ィレイの最大値・最小値は、ひとつ上位の階層のサブツ
リーでのリーフノードの初期ディレイ値として設定され
る。
【００７３】以上、本発明による第１実施例を詳述した
が、クラスタ内のディレイが全クラスタで同一であれ
ば、全バイナリツリーにおいてスキューを限りなく０に
近くすることができる。また、もしクラスタ内のディレ
イにばらつきがあるとしても、第ｍ階層のサブツリーに
おけるリーフノードの初期ディレイを計算上０として上
記の処理を行えば、クラスタ内を除く部分でのスキュー
を限りなく０に近くできるので、トータルのスキューと
しては、クラスタ内スキューの最大値近傍に抑えること
が可能である。 第２実施例 ここで、“限りなく０に近い”スキューと述べたのは、
分岐点間の実際の配線径路がどれだけ最短配線径路に近
くできるかという点と、バッファセルの最終的配置位置
がステップ２４で決めた位置にどれだけ近くできるかと
いう点とに、依存することを考慮してのことである。実
際には、配線禁止領域の存在により、最初図１１（ａ）
のように決めた分岐点も、実配線径路が図１１（ｂ）の
ように非最短径路となることで、ディレイバランスが若
干乱れることがある。また、図１２（ａ）のように決め
たバッファセル位置も他セルとの重なり回避のため、最
終的には図１２（ｂ）のようになってしまい、ディレイ
バランスに小さな狂いを生じさせることがある。
【００７４】このわずかのディレイバランスの乱れを抑
えるためには、図１１（ｃ）のように実配線径路に基づ
く分岐点の位置修正と、図１２（ｃ）のようなバッファ
セル近傍の迂回配線が有効である。
【００７５】そこで、次の第２実施例においては、先述
の第１実施例にある処理フロー（図１）のうち、ステッ
プ１０の処理に改良を加え、最終的なスキューを更に低
減できる方法について説明する。
【００７６】この部分の処理フローを図１０に示した
が、重要なところはステップ３９，４０の処理とステッ
プ４６の処理である。以下、その詳細である。
【００７７】まず、ステップ３６において、処理するサ
ブツリーの階層を最下位階層に設定する。ステップ３７
では、サブツリー内のノードのうち、ステップ４１によ
る処理済みのマークのついていないもので、その子ノー
ド以降は処理済みとなっているノードをとりだす。
【００７８】ステップ３８の判定処理では、当該ノード
が当該サブツリーの最上位分岐ノードかどうかを調べ、
そうであればステップ４２へとび、そうでなければステ
ップ３９に進む。
【００７９】ステップ３９では、当該ノードと同じ親ノ
ードを持つ兄弟ノードとをとりだし、兄弟ノード間を結
線する。
【００８０】ステップ４０では、当該ノードの親ノード
の位置を親ノード以降のＲＣディレイがバランスする
点、すなわちスキューが最小となる点に移動修正する。
具体的には、子ノード間配線径路の中間点を初期値とし
て、それぞれの子ノード側のＲＣディレイを計算し、そ
のスキューが最小となるように子ノード間配線径路上を
２分探索して、収束点を求めればよい（図１１
（ｃ））。
【００８１】ステップ４１では、当該ノードとその兄弟
ノードを処理済みとしてマークをつけ、ステップ３７へ
もどる。
【００８２】ステップ４２では、当該サブツリーを直接
駆動しているバッファセルまたはルートドライバーセル
の出力端子と、サブツリーの最上位分岐ノードとの間を
結線し、サブツリー内の配線を完成させる。
【００８３】ステップ４３の判定処理では、当該階層と
同じ階層のサブツリーで未処理のものがあるか調べ、あ
ればその未処理サブツリーに対してステップ３７〜４２
の処理を繰り返し、なければステップ４４へ進む。
【００８４】ステップ４４の判定処理では、当該階層が
最上位階層かどうかを調べ、そうであればこれらの処理
全体から抜け出し、そうでなければステップ４５へ進
む。
【００８５】ステップ４５では、当該階層のサブツリー
のうち最大ディレイを持つものを調べ、そのディレイ値
をとりだす。
【００８６】続くステップ４６では、最大ディレイを持
つサブツリーＱ以外のサブツリーＰにおいて、ステップ
４２で結線した径路を一度ひきはがし、前記最大ディレ
イと同じディレイを持つように迂回配線径路で再配線す
る（図１２（ｃ））。詳細は後述する。
【００８７】ステップ４７では、処理階層をひとつ上位
に繰り上げたのち、ステップ３７の処理に戻り、以降の
処理を繰り返す。
【００８８】上記処理のステップ４６においては、バッ
ファセルの出力端子とサブツリーＰの最上位分岐ノード
とを結ぶ、配線径路に迂回点４９を設定し、迂回点とバ
ッファセル出力端子間、および迂回点と最上位分岐ノー
ド間を、それぞれ最短径路で結線する。
【００８９】この迂回点の求め方は、図１３に示すよう
にバッファセル出力端子とサブツリーＰの最上位分岐ノ
ードを２つの対角点とする長方形領域５１（図中、斜線
部分）に対し、その長方形の左右にある領域イ、上下に
ある領域ロ、対角方向にある領域ハ、によってそれぞれ
次のようにする。
【００９０】まず、領域イに迂回点を設定する場合であ
るが、上記長方形領域５１から水平距離Δｘの位置に迂
回点を置くとすると、再配線によって径路長が２＊Δｘ
だけ水平方向に延びることになり、これによるディレイ
増加量δは、 δ＝ ｗ1 ＊ｒx ＊２＊Δｘ＊(p) Ｃ（０） ＋ｗ2 ＋αxx＊（２＊Δｘ）2 ＋ｗ1 ＊Ｒ0 ＊Ｃx ＊２＊Δｘ ＝ζ1a＊Δｘ＋ζ2a＊（Δｘ）2 となる。よってサブツリーＱとのディレイ差を最小化す
るには、δ＝τの解で正値の方、すなわち、
【００９１】
【数４】
【００９２】とΔｘを設定すればよい。
【００９３】ここで、δの計算においては、延びた分の
配線線分が径路上のどこに存在するかによって生じる誤
差は、小さく無視できるとした。また、使用した記号に
ついては、今までと同じ意味で使用している。
【００９４】同様にして、領域ロに迂回点を設定する場
合は、長方形領域５１から垂直距離Δｙの位置に置くと
すると、 δ＝ ｗ1 ＊ｒy ＊２＊Δｙ＊(p) Ｃ（０） ＋ｗ2 ＋αyy＊（２＊Δｙ）2 ＋ｗ1 ＊Ｒ0 ＊Ｃy ＊２＊Δｙ ＝ζ1b＊Δｙ＋ζ2b＊（Δｙ）2 ＝τ を解いて、
【００９５】
【数５】
【００９６】と設定すればよい。
【００９７】また、領域ハに迂回点を設定する場合は、
長方形領域５１の最近接頂点から水平距離Δｘ、垂直距
離Δｙの位置に迂回点を置くとすると、 δ＝ ｗ1 ＊２＊（ｒx ＊Δｘ＋ｒy ＊Δｙ）＊(p) Ｃ（０） ＋ｗ1 ＊αxy＊４＊Δｘ＊Δｙ ＋ｗ2 ＊４＊（αxx＊（Δｘ）2 ＋αyy＊（Δｙ）2 ） ＋ｗ1 ＊Ｒ0 ＊２＊（ｃx ＊Δｘ＋ｃy ＊Δｙ） ＝ ζ1a＊Δｘ＋ζ2a＊（Δｘ）2 ＋ζ1b＊Δｙ＋ζ2b＊（Δｙ）2 ＋ζ3 ＊Δｘ＊Δｙ ＝τ を満たすようにすればよい。これを満たす点の軌跡は、
楕円の一部である。
【００９８】以上をまとめると、領域イ，ロ，ハで設定
可能な迂回点の集合は、図１３の実線で描いた曲線５０
となり、この曲線上の任意の一点を選択して再配線すれ
ば、スキューの最小化が実現できる。このように上記の
第２実施例によれば、最終的なセル配置・実配線径路に
即したスキュー最小化が実現できる。
【００９９】第３実施例 第１実施例においては、図１１（ａ）のように、決めら
れた分岐点も実配線径路が図１１（ｂ）のように非最短
径路となることがある。これは、図１１（ａ）のような
最短径路上に配線の通過を許さないセルがあるためであ
る。配線径路の近傍にあるセルの配置状態の一例を図１
４に示す。
【０１００】図１４（ａ）のように、最短配線径路６１
が通過する部分に、セル上部に配線の通過を許さないセ
ル６３〜６５が存在すると、詳細配線径路は図１４
（ｂ）あるいは図１１（ｂ）に示すようにこれらのセル
を避けた折れ曲がりのある形状となり、またビア６９も
発生するため、配線径路長が増大し、その結果クロック
のスキューが増大することが考えられる。これを解決す
るための方法を、第３実施例として説明する。
【０１０１】図１のステップ８および１０において、図
１４（ｃ）に示される配線径路の近傍領域７０に存在す
るセルについて、その上部を配線が通過できないセル６
３〜６５が配線径路の下に存在することがないようにセ
ル配置の変更を行なう。
【０１０２】図１４（ａ）におけるセル５２〜６７は、
この配置変更の対象となるセルである。これらのセルの
配置を変更した結果を図１４（ｄ）に示す。図１４
（ｄ）におけるセル６２〜６７は、それぞれ図１４
（ａ）のそれらに対応する。このようなセルの配置の変
更により、図１４（ｄ）のような折り曲がりやビア６９
の発生なしに配線径路７１を決定することが可能とな
る。
【０１０３】
【発明の効果】以上詳細したように本発明によれば、等
ディレイとなるようにバランスをとる分岐点を各階層の
サブツリーにおいて求めることができ、階層間にまたが
るディレイの差もバッファセルの位置の調整および当該
セル近傍での迂回配線の追加によりバランスさせられ
る。このため、高精度にかつ最小にスキューを抑えたク
ロック信号を分配することができると共に、ディレイの
最小化も達成できる。また、配線径路の通過を許さない
セルの位置を変更することにより、折り曲がりやビアの
発生しない配線径路を決定することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例における全体処理手順を示
すフローチャートである。
【図２】本発明の第１実施例におけるバイナリツリー形
成の処理手順を示すフローチャートである。
【図３】本発明の第１実施例におけるツリー内の分岐点
位置決定の処理手順を示すフローチャートである。
【図４】サブツリーの構造例を示す簡略図である。
【図５】折れ曲り形状の異なる配線パターン例を示す経
路図である。
【図６】サブツリー内の分岐点位置決定方法を説明する
ための概念図である。
【図７】バッファセルが多段挿入されたツリー構造例を
示す簡略図である。
【図８】バッファセル配置位置の初期設定状態を示す配
置図である。
【図９】バッファセル配置位置の修正後の状態を示す配
置図である。
【図１０】本発明の第２実施例における詳細配線径路決
定の処理手順を示すフローチャートである。
【図１１】サブツリーの分岐点の位置の移動修正例を示
す図である。
【図１２】バッファセル近傍の迂回配線例を示す図であ
る。
【図１３】バッファセル近傍の迂回配線における迂回点
の求め方を説明するための図である。
【図１４】本発明の第３実施例における処理を説明する
ための配線近傍のセル配置図である。
【図１５】配線抵抗を分布定数的に扱うときの等価回路
を表す図。
【符号の説明】
２６ バッファセル ２７ サブツリーの分岐ノード ２８ サブツリーのリーフノード ２９ サブツリーの親ノード ３０ サブツリーの子ノード ３１ ルートドライバーセル ３２ チップ領域 ３３ 第ｍ段のバッファセル ３４ 第（ｍ−１）段で最大ディレイをもつバッファセ
ル ３５ 第（ｍ−１）段で最大ディレイではないバッファ
セル ４８ サブツリーの最上位分岐ノード ４９ バッファセル近傍配線の迂回点 ５０ 迂回点として選択可能な点集合 ５１ サブツリーの最上位分岐ノードとバッファセル出
力端子とを対角点とする長方形領域 ６２，６６，６７ 配線径路近傍のセル ６３〜６５ 配線の通過を許さないセル ６１ 配線径路 ６９ ビア ６８ 折れ曲がりの生じた配線 ７０ 配線径路の近傍領域 ７１ 折り曲がりのない詳細配線径路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に置かれたルートドライバ
    ーセルから中継用バッファセルを経由して複数個の末端
    セルにクロック信号を供給する際に、当該末端セルを少
    なくとも１個以上含むクラスタを生成し前記末端セルを
    複数のグループに分け、前記ルートドライバーセルをル
    ートノードとし前記クラスタをリーフノードとするバイ
    ナリツリー状の配線径路を生成し、当該バイナリツリー
    上のクロック信号伝搬遅延時間が最小化される部位に中
    継用バッファセルを挿入したのち、バイナリツリーの下
    位分岐ノードから順に、当該分岐ノードより前記リーフ
    ノードにいたる径路のＲＣ遅延量を計算してその差が最
    小となるように当該分岐ノードの物理的位置を設定し、
    前記中継用バッファセルの挿入に伴う回路接続情報の更
    新およびこのバッファセル近傍のセル配置情報を修正し
    てセル同士の重なりを除去し、確定した配置情報にもと
    づいて各クラスタ内の詳細な配線径路を決定し、決定さ
    れた配線径路から求まるクラスタ内の正確な遅延量にも
    とづいて各分岐ノードの位置を決定し、その分岐ノード
    間の詳細な配線径路を決定することを特徴とするクロッ
    ク信号の分配方法。
  2. 【請求項２】 前記ＲＣ遅延量の差が最小となる分岐ノ
    ードの物理的位置は、当該分岐ノードを起点とした第１
    の子ノード以降へ信号伝搬する際の遅延時間の最大値・
    最小値、同じく第２の子ノード以降へ信号伝搬する際の
    遅延時間の最大値・最小値を計算し、その中央値同士が
    等しくなる位置に決定されることを特徴とする請求項１
    記載のクロック信号の分配方法。
  3. 【請求項３】 前記中継用バッファセルの挿入部位は、
    前記バイナリツリー上の分岐ノードの位置をボトムアッ
    プに決定していく過程において、最近接する下位分岐ノ
    ード位置に初期設定され、次いで、バイナリツリー上の
    同じ階層に挿入されている中継用バッファセルのなかで
    最も大きな下流伝搬遅延時間をもつものと同じ遅延時間
    を持つ位置に修正され、かつその修正方向は、修正され
    る中継用バッファセルと兄弟関係にある中継用バッファ
    セルとの距離が縮まる方向に選択されることを特徴とす
    る請求項１記載のクロック信号の分配方法。
  4. 【請求項４】 前記詳細配線径路決定処理の際に、前記
    バイナリツリー上の分岐ノードとその兄弟ノードとの間
    を結線し、その２個の分岐ノードの親ノードの位置を当
    該配線径路上の地点であってかつ各々の子ノード以降へ
    信号伝搬する際のＲＣ遅延量の差が最小となる地点に再
    設定し、当該処理をリーフノード側からボトムアップに
    繰り返してサブツリーの最上位分岐ノードまでの詳細配
    線径路を決定し、更に当該サブツリーと同一階層にある
    サブツリーの中で最も大きな下流側伝搬遅延時間をもつ
    ものと遅延時間の差が最小になるように当該サブツリー
    の最上位分岐ノードから中継用バッファセル出力端子ま
    での配線径路に迂回部分を含ませて配線し、当該サブツ
    リー内詳細配線径路決定を下位階層のサブツリーからボ
    トムアップに繰り返すことで全体の詳細配線径路を決定
    することを特徴とする請求項１記載のクロック信号の分
    配方法。
  5. 【請求項５】 前記詳細配線径路決定の際に、この詳細
    配線径路の通過を許さないセルを詳細配線径路と交わら
    ない位置に変更することを特徴とする請求項１記載のク
    ロック信号の分配方法。
  6. 【請求項６】 前記クラスタ内の配線径路を除いたクロ
    ック信号用配線径路に対し、その径路の一部または全部
    を配線抵抗・配線負荷容量の小さい専用配線層を用いて
    配線することを特徴とする請求項１記載のクロック信号
    の分配方法。
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