JPH055376B2 - - Google Patents

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JPH055376B2
JPH055376B2 JP61241669A JP24166986A JPH055376B2 JP H055376 B2 JPH055376 B2 JP H055376B2 JP 61241669 A JP61241669 A JP 61241669A JP 24166986 A JP24166986 A JP 24166986A JP H055376 B2 JPH055376 B2 JP H055376B2
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JP
Japan
Prior art keywords
lead
semiconductor element
center device
device hole
tape carrier
Prior art date
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Expired - Lifetime
Application number
JP61241669A
Other languages
English (en)
Other versions
JPS6395639A (ja
Inventor
Tetsuya Ueda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61241669A priority Critical patent/JPS6395639A/ja
Publication of JPS6395639A publication Critical patent/JPS6395639A/ja
Publication of JPH055376B2 publication Critical patent/JPH055376B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子と基板とを接続する場合
に使用するテープキヤリアに関する。
〔従来の技術〕
従来、この種のテープキヤリアは第2図に示す
ように構成されている。これを同図に基づいて説
明すると、同図において、符号1で示すものは例
えばポリイミド等のプラスチツクフイルムからな
る帯状部材、2はこの帯状部材1の幅方向中央部
に設けられその内部に半導体素子(図示せず)が
臨むセンターデバイス孔、3はこのセンターデバ
イス孔2の周囲に設けられ半導体素子(図示せ
ず)に接続するインナーリード4、アウターリー
ド5およびテストパツド6からなるリードであ
る。なお、7はこのリード3のインナーリード4
を位置決めするサポート部、8はこのサポート部
7と前記帯状部材1とを接続する架橋部である。
また、9および10はアウターリード孔とパーフ
オレーシヨン孔である。
次に、このように構成されたテープキヤリアに
半導体素子を実装する方法について説明する。
先ず、第3図に示す帯状部材1のセンターデバ
イス孔2内にその電極11がインナーリード4に
対向するように半導体素子12を位置決めする。
次に、この半導体素子12の電極11とインナー
リード4を第4図に示すように加熱・加圧して接
続する。このとき、電極11とインナーリード4
との間には第5図に示すようにバンプ(金属層)
13が介在している。
このようにしてテープキヤリアに半導体素子を
実装することができる。
〔発明が解決しようとする問題点〕
ところで、この種のテープキヤリアにおいて
は、半導体素子12の電極位置付近にインナーリ
ード4を位置付ける構造であるため、多数の電極
11がその両側縁に集中する半導体素子12を帯
状部材1に実装する場合、インナーリード4が小
さいセンターデバイス孔2の両側に集中して位置
付けられることになり、それだけリードパターン
の設計自由度が低下するという問題があつた。
本発明はこのような事情に鑑みなされたもの
で、多数の電極が両側に集中する半導体素子を帯
状部材に実装する場合でもセンターデバイス孔の
周囲にリードを分散して位置付けることができ、
もつてリードパターンの設計自由度を高めること
ができるテープキヤリアを提供するものである。
〔問題点を解決するための手段〕
本発明に係るテープキヤリアは、その内部に半
導体素子が臨むセンターデバイス孔およびこのセ
ンターデバイス孔の周囲に半導体素子に接続する
リードを有する帯状部材からなり、この帯状部材
にセンターデバイス孔の開口部を4分するリード
サポート部を一体に設けたものである。
〔作用〕
本発明においては、リードサポート部からセン
ターデバイス孔の開口周縁に向かつて延在する部
分をもつリードを帯状部材に取り付けることがで
きる。
〔実施例〕
第1図は本発明に係るテープキヤリアを示す平
面図で、同図以下において第2図〜第5図と同一
の部材については同一の符号を付し、詳細な説明
は省略する。同図において、符号22で示すもの
は前記センターデバイス孔2の開口部2aを4分
する平面十字状のリードサポート部で、前記帯状
部材1に一体に設けられており、前記リード3の
うち一部のリード3aを支持可能に構成されてい
る。
すなわち、センターデバイス孔2はリードサポ
ート部22によつて4つの開口部2a,2a…に
分けられることになる。このため、センターデバ
イス孔2の開口縁を構成する4辺からリードサポ
ート部22が延び、前記リード3aは前記4辺の
全てから延長されることになる。
このように構成されたテープキヤリアにおいて
は、リードサポート部22からセンターデバイス
孔2の開口周縁に向かつて延在する部分をもつリ
ード3aを帯状部材1に取り付けることができ
る。
したがつて、多数の電極11がその両側縁に集
中する半導体素子12を帯状部材1に実装する場
合でも、センターデバイス孔2の周囲にリード
3,3aを分散して位置付けることができる。
因に、テープキヤリアに半導体素子を実装する
には、半導体素子12の電極11とインナーリー
ド4,4aとを加熱・加圧して接続することによ
り行う。
〔発明の効果〕
以上説明したように本発明によれば、その内部
に半導体素子が臨むセンターデバイス孔およびこ
のセンターデバイス孔の周囲に半導体素子に接続
するリードを有する帯状部材からなり、この帯状
部材にセンターデバイス孔の開口部を4分するリ
ードサポート部を一体に設けたので、リードサポ
ート部からセンターデバイス孔の開口周縁に向か
つて延在する部分をもつリードを帯状部材に取り
付けることができる。したがつて、多数の電極が
その両側縁に集中する半導体素子を帯状部材に実
装する場合でも、センターデバイス孔の周囲にリ
ードを分散して位置付けることができるから、リ
ードパターンの設計自由度を確実に高めることが
できる。
また、センターデバイス孔の開口縁を構成する
4辺の全てからリードをリードサポート部へ延ば
すことができるので、半導体素子に形成される電
極の配置の自由度も高くなるという効果もある。
【図面の簡単な説明】
第1図は本発明に係るテープキヤリアを示す平
面図、第2図は従来のテープキヤリアを示す平面
図、第3図および第4図はテープキヤリアに半導
体素子を実装する前後の状態を示す斜視図、第5
図はそのテープキヤリアのリードと半導体素子の
接続状態を示す断面図である。 1……帯状部材、2……センターデバイス孔、
2a……開口部、3……リード、4……インナー
リード、5……アウターリード、6……テストパ
ツド、11……電極、12……半導体素子、22
……リードサポート部。

Claims (1)

    【特許請求の範囲】
  1. 1 その内部に半導体素子が臨むセンターデバイ
    ス孔およびこのセンターデバイス孔の周囲に前記
    半導体素子に接続するリードを有する帯状部材か
    らなり、この帯状部材に前記センターデバイス孔
    の開口部を4分するリードサポート部を一体に設
    けたことを特徴とするテープキヤリア。
JP61241669A 1986-10-09 1986-10-09 テ−プキヤリア Granted JPS6395639A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61241669A JPS6395639A (ja) 1986-10-09 1986-10-09 テ−プキヤリア

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61241669A JPS6395639A (ja) 1986-10-09 1986-10-09 テ−プキヤリア

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Publication Number Publication Date
JPS6395639A JPS6395639A (ja) 1988-04-26
JPH055376B2 true JPH055376B2 (ja) 1993-01-22

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ID=17077754

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JP61241669A Granted JPS6395639A (ja) 1986-10-09 1986-10-09 テ−プキヤリア

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JPS6395639A (ja) 1988-04-26

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