JPH05509429A

JPH05509429A - Ｓｉｎ／ｃｏｓ発生器

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Publication number: JPH05509429A
Application number: JP3514485A
Authority: JP
Inventors: デームロウ、デーヴィッド・エイチ; ヤング、ウィリアム・アール; ファース、デニス・ダブリュー
Original assignee: ハリス・コーポレーション
Priority date: 1990-08-02
Filing date: 1991-07-30
Publication date: 1993-12-22
Anticipated expiration: 2014-06-23
Also published as: EP0541707B1; US5113361A; DE69103757D1; EP0541707A1; JP2910937B2; WO1992002872A1; IE912726A1; DE69103757T2; IE67648B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は関数発生器に関し、より詳しくは、改良されたｓｉｎ／ｃｏｓ発生器に関する。

背景技術ｓｉｎおよびＣＯＳ発生器のための集積回路において要求される記憶量を減少するために、表１に示すような小さな角度の場合の近似を使用した符号の法則を使用することが提案されている。

表１ｓｉｎ（Ｘ　＋　Ｙ）＝ｓｉｎＸｃｏｓＹ　＋５ｉｎＹｃｏｓＸｓｉｎＸ　＋　ＹｃｏｓＸｃｏｓ（Ｘ　＋Ｙ）−ｃｏｓＸｃｏｓＹ　−５ｉｎＸｓｉｎＹｃｏｓＸ　−ＹｓｉｎＸまた、記憶された値の量は、■象限だけの値を記憶し、表２に示すように、その値の補数を取ることによって減少される。

表２ａｌｌ　５ＩＮ（Ｘ＋Ｙ）　Ｃ０５（Ｘ＋Ｙ）　印糧＜　Ｃｏ５ｔ＜Ｑ　ｌ　５ｉｎ（Ｘ＋Ｙ）　ｃｏｓ（Ｘ＋Ｙ）　５ｉｎＸ＋ＹｃｏｓＸ　ｃｏｓＸ−ＹｓｉｎＸＱ２　ｃｏｓ（Ｘ＋Ｙ）　−５ｉｎ（Ｘ＋Ｙ）　ｃｏｓＸ−ＹｓｉｎＸ　− ５ｉｎＸ−ＹｃｏｓＸＱ３−５ｉｎ（Ｘ＋Ｙ）　−ｃｏｓ（Ｘ＋Ｙ）　−５ｉｎＸ−ＹｃｏｓＸ　−ｃｏｓＸ＋ＹｓｉｎＸＱ４　−ｃｏｓ（Ｘ＋Ｙ）　５ｉｎ（Ｘ＋Ｙ）　−ｃｏｓＸ＋ＹｓｉｎＸ　５ｉｎＸ＋ＹｃｏｓＸこの方法の実施方法は、マツコーリスタ等（ＭｃＣａｌｌｉｓｔｅｒ、　ｅｔ　ａｔ、）の米国特許４，４８６．８４６号に記載されている。４個のＲＯＭ（リード・オンリー・メモリー）が備えられ、粗ｓｉｎＲＯＭ（ｓｉｎＸ）と粗ｃｏｓ　ＲＯＭ　（ｃｏｓ　Ｘ　）と微小ｓｉｎＲＯＭ（ＹｓｉｎＸ）と微小ｃｏｓＲＯＭ（ＹｃｏｓＸ）とを含んでいる。加算器とマルチプレクサと制御ロジックが、これらの値を結合して適宜な象限についてのｓｉｎとｃｏｓの値を生成するために使用される。

負の値は適宜なバイアスが加えられて対応する反転によって生成される。この方法は、必要とされるＲＯＭの記憶容量を実質的に減少したけれども、誤差の減少に加えて、Ｒ，０Ｍ容量のさらなる改良が必要とされる。

発明の開示そこで、この発明の目的は、ＲＯＭ容量と誤差を減少した改良されたｓｉｎおよびｃｏｓ発生器を提供することである。

これらおよび他の目的は、５ｉｎＸ　、ｃｏｓＸおよび５ｉｎＹについての値を蓄え、上記５ｉｎＸおよびｃｏｓ　Ｘを５ｉｎＹと乗算して部分積（−ｓｉｎＹｓｉｎＸ）と部分積５ｉｎＹｃｏｓＸを生成し、５ｉｎ（Ｘ＋Ｙ）を生成するために、５ｉｎＸに部分積５１ｎＹｃｏｓＸを加え、また、ｃｏｓ（Ｘ＋Ｙ）を生成するために、ｃｏｓ　Ｘに部分積５ｉｎＹｓｉｎＸを加えることによって、達成される。上記５ｉｎＸおよびｃｏｓ　Ｘの値は符号の指定を行うことなく、１つの象限についてだけ蓄えられ、象限の制御は、加算と乗算を行う前に、５ｉｎＸとＣｏ５Ｘの固有の値を反転するために行なわれる。負の僅は、ｌの補数を生成し、最下位のビットに工を加えることによって形成される。

乗算器は、複数の部分積を生成するために、５ｉｎＹと共に、上記５ｉｎＸ８よびｃＯｓＸの最上位ビット部を使用する。補数化されて、ソフトされあるいはシフトされない５ｉｎＸあるいはｅｏｓ　Ｘおよび０の値など、マルチプレクサである乗算器のための制御値を生成するために、５ｉｎＹ値デコーダが設けられる。上記制御はビット対の復号を使用する補数に加えて工のシフトを含んでいる。

デコーダはロジックに対する格納装置である。加算器は和と桁上げを生成するウォーレス（Ｗａｌｌａｃｅ）の木であり、最終段の加算器はつオーレスの木の和と桁上げを加えるために設けられている。まＩ；、ｌが丸めのために加算器の適宜なビット位置に加算される。

第１．第２マルチプレクサは夫々、ｓｉｎおよびＣＯＳ格納装置に連結された入力端子を持っており、それらの出力端子の各々は夫々乗算器と加算器に連結されている。上記乗算器は、上記ｓｉｎとｃｏｓを夫々生成するために第１と第２の乗算器と各第りおよび第２の加算器を含んでいる。上記第１マルチプレクサは上記第１加算器と第２乗算器に連結された出力端子を有し、上記第２マルチプレクサは上記第２加算器と第１乗算器に連結された出力端子を有する。５ｉｎＹの復号された値のただ１つの値が上記第１と第２の乗算器両方に与えられる。制御反転ゲートが上記第１および第２のマルチプレクサの出力側に設けられて８す、上記Ｗｃ２乗算器Ｊこ与えられる上記第１マルチプレクサの出力が、上記第１マルチプレクサが第１加算器に与える値の反転であるように、上記第１マルチプレクサの反転出力が上記第２乗算器の入力に入力されている。

図面の簡単な説明図１は本発明の原理を含んだｓｉｎ／ｃｏｓ発生器のブロック図である。

図２は加算器アレイに８ける種々の部分の配列を示した図である。

図３は図１のｓｉｎ／ｃｏｓ発生器の変形例で、単一のｓｉｎ／ｃｏｓ格納器を用いたもののブロック図である。

発明を実施するための最適モード図１は１６ビツト出力用のＳｉｎ／ｃｏｓ発生器を示している。入力は２０ビツト語で、そのうち２ビツトは象＠Ｑを、１０ビツトは位相角Ｘを、そして８ビツトはより小さい位相角Ｙを表す。上記象＠Ｑはデコーダ２２によって、表３に示すように、補数制御信号ＣＩと０２とマルチプレクサ選択信号ＳＥＬにデコードされる。

−以下、余白　− 表３角Ｘのだめの１０ビツトは、ｓｉｎＲＯＭ２４とｃｏｓＲＯＭ２６のアドレスである。ｓｉｎとｃｏｓに対する値は上記ｓｉｎＲＯＭ２４とｃｏｓＲＯＭ２６に１７ビフト語として格納される。これに代えて、初めの０〜１６ビツトをｓｉｎ、そして終わりの１７〜３３ビツトをＣｏ５とする３４ビツトの長い語を有する１つのＲＯＭを用いてもよ（１゜こうすれば、１つのアドレスで両方の値が発生する。これらは符号ピントを含まない。なぜならば、全てのｓｉｎとＣＯＳは正の数として格納され、それらの数は交互に制御信号Ｃ１，Ｃ２とデコーダ２２によって制御されるからである。１７ビツトのＳｉｎ値とｃｏｓ値は、１６ビツトの精度を有する出力を得るために使用される。上記５ｉｎＸ　ＲＯＭ２４の出力はマルチプレクサ（ＭＵＸ）３０の〇−人力とマルチプレクサ（ＭＵＸ）３２の１−人力に与えられる。ｃｏｓＸ　ＲＯＭ２６の出力は、マルチプレクサ３０の１−人力とマルチプレクサ３２の〇−人力に与えられる。デコーダ２２からの選択信号ＳＥＬはマルチプレクサ３０．３２に接続されて、上記マルチプレクサの出力が〇−人力または１−人力となり、したがって一方が出力としてｓｉｎ値を有し、他方が出力としてＣｏ５値を有する。

マルチプレクサ３０．３２の出力は、それぞれ、ゲート・インバータ３４と３６を介してレジスタ３８と４０に接続されている。上記インバータ３４と３６は、それぞれのマルチプレクサ３０，３２からの出力と補数演算制御信号ｃ２．ｃｌを受け取る排他的ＯＲゲートとして示されている。また、上記制御信号Ｃ２は上記レジスタ３８に、また制御信号Ｃ１はレジスタ４０に、符号ビットとして与えられる。

レジスタ３８内の１７ビツトは、ウォーレスの木として示される加算器４６に直接与えられて、レジスタ３８がら最上位ビットとして送られてくる符号ビットと組み合わせられる。以下に詳しく説明したように、上記符号ビットは、最下位ビットにも加算される。もし、制御ビットｃ２が１であれば、２の補数を形成するために、符号ビット１が１の補数に加算される。また、丸めビットが上記加算器４６において適宜な位置に加算される。レジスタ３８の反転出方から出方されたレジスタ３８内の値である最上位９ビツトと符号ビットを足したものがマルチプレクサ４４に与えられる。

同様に、制御信号Ｃ１はマルチプレクサ３２の出方を、直接あるいは１の補数として、排他的ＯＲゲート３６を介してレジスタ４ｏに送る。レジスタ４ｏの１７ビツトの値は、ウォーレスの木として示される加算器４８に直接に与えられ、Ｃ１からの符号ビットと組み合わせられる。（１は、また、２の補数を形成するために、適当な補数の桁上りを提供するために使用される。また、丸めビットが上記加算器４８の適当なビット位置に加算される。レジスタ４ｏ内の最上位９ビツトは符号ビットと組み合わされて、マルチプレクサ（ＭＩＪＸ）　４２に送られる。

上記加算器４６と４８はつす−レスの木として説明しているが、他のいがなる加算器アレイを用いることができる。

角Ｙを表す８ビツトは、５ｉｎＹの復号された値を格納する５ｉｎＹ　ＲＯＭ２８におけるアドレスとして使用される。アドレス指定された復号された値５ｉｎＹは、これは１３ビフトであるが、レジスタ５ｏに格納される。レジスタ５ｏの出方はマルチプレクサ４２．４４に接続され、上記マルチプレクサのための制御信号として働き、上記復号された５ｉｎＹにレジスタ３８．４０からの５ｉａＸならびにｃｏｓＸを掛けたものである複数の部分積を生成する。

ＲＯＭ２８は再符号化された５ｉｎＹの値を、実際の５ｉｎＹの値の代わりに格納している。Ｙの代わりに５ｉｎＹを取ると、１つの近似を無くす。ｃｏｓ　Ｙはいまもｌとみなされている。この結果、表１と表２は次の表ＩＡと表２Ａに示すように修正されることになる。

表ＩＡＳｉｎ（Ｘ＋Ｙ）　＝　Ｓｉｎ　Ｘ　Ｃｏｓ　Ｙ　＋　Ｓｉｎ　Ｙ　Ｃｏｓ　Ｘ＝　Ｓｉｎ　Ｘ　＋　Ｓｉｎ　Ｙ　Ｃｏｓ　ＸＣｏ５（Ｘ＋Ｙ）　＝　Ｃｏｓ　Ｘ　Ｃｏｓ　Ｙ　−Ｓｉｎ　Ｘ　Ｓｉｎ　Ｙ−ＣＯ５Ｘ　−Ｓｉｎ　Ｙ　Ｓｉｎ　Ｘ表２人粁　狙μ」求　ｃｏｓ等式％式％以下に詳しく述べるように、５ｉｎＹは非常に小さいので、上記部分積の上位１０ビツトのみが上記加算器４６と４８に与えられる。また、５ｉｎＸまたはｃｏｓＸの１の補数と復号された５ｉｎＹとの部分積には、補数用桁上りは与えられる必要はない。というのは、補数用桁上りは範囲外にあるからである。

加算器４６．４８の出力は桁上り信号Ｃと和信号Ｓで、それらは最終段の加算器５２．５４にそれぞれ送られる。最終段の加算器５２の出力は１６ビツトの５ｉｎ（Ｘ＋Ｙ）であり、最終段の加算器５４の出力は１６ビツトのｃｏｓ（Ｘ＋Ｙ）である。

ウォーレスの水内での、上記部分積、符号ビット、補数桁上り、および丸めピントの相対位置は図２に示されている。５ｉｎＸあるいはｃｏｓ　Ｘは１８ビツト語で、５ｌｎＸ／ｃｏｓＸメモリからの１７ビツトと、２°の位置にある符号ビットとを含む。

マルチプレクサ４２．４４からの出力、すなわち５ｉｎＹｃｏｓＸあるいは５ｉｎＹｓｉｎＸも、符号ビットを含む１８ビツト語となるであろう。角度Ｙの範囲は、角度Ｘの１つの最小の８の分解能であるので、積５ｉｎＹｃｏｓＸあるいは５ｉｎＹｓｉｎＸは、５ｉｎＸあるいはｃｏｓ　Ｘの値の最小値に対して９ビット変位させられる。

図１の補数演算方法は、レジスタ３８．４０に続く排他的ＯＲゲート３４．３６によって１の補数を形成し、次に、最下位ビットつまりウォーレスの木４６，４８内の第２−１７ビツトにそれぞれｌを加える。上記つオーレスの木４６．４８を用いることにより、５ｉｎＹｃｏｓＸとｃｏｓＹｓｉｎＸが適当な箇所に与えられ、上記マルチプレクサ４２．４４とウォーレスの木４６．４８は先導部のゼロを格納する必要がない。

丸め補正の１が第２−１６ビツトの値に加えられ、その結果、符号ビットを含む１６ビツト値であるｓｉｎとＣＯＳが出力される。

図１と表３を参照すると、第１の象限Ｑｌでは、信号ＳＥＬ、Ｃ１，Ｃ２はすべてゼロ（０）である。したがって、マルチプレクサ３０．３２は、それぞれ、５ｉｎＸとｃｏｓ　Ｘを、反転することなく、つまり、１の補数演算をすることなく、レジスタ３８．４０に与える。レジスタ３８は５ｉｎＸの値をウォーレスの木４６に与えると共に、５ｉｎＸの値の反転したものをマルチプレクサ４４に供給する。マルチプレクサ４４では、その反転した５ｉｎＸは復号された５ｉｎＹの値を乗じられて、ウォーレスの木４８で加算される部分積−５ｉｎＹｓｉｎＸを生成する。上記レジスタ４０は、ｃｏｓ　Ｘを直接ウォーレスの木４８に与えて、ｃｏｓ　Ｘが上記−５ｉｎＹｓｉｎＸと組み合わされるようにすると共に、ｃｏｓ　Ｘをマルチプレクサ４２に与えて、ｃｏｓＸに５ｉｎＹが乗じられ、その部分積がウォーレスの木４６内で５ｉｎＸに加算されるようにする。象限ｌに対しては、ウォーレスの木４６．４８内の符号ビットはゼロで、補数演算用の１は加えられない。加算器４６と最終段の加算器５２の出力は５ｉｎＸ＋５ｉｎＹｃｏｓＸであり、加算器４８と最終段の加算器５４の出力はｃｏｓＸ　−５ｉｎＹｓｉｎＸである。

第２の象＠Ｑ２においては、５ＥＬ−１，Ｃ１−１モしてＣ２−０である。これによって、マルチプレクサ３０．３２はｌ−人力を選択するので、マルチプレクサ３０がｃｏｓ　Ｘを出力し、マルチプレクサ３２が５ｉｎＸを出力する。ＣＩがｌなので、マルチプレクサ３２の出力５ｉｎＸは排他的ＯＲゲート３６によって反転され、ｌの補数としてレジスタ４０に格納される。Ｃ２がゼロなので、マルチプレクサ３０の出力ｃｏｓＸは補数演算されることなくレジスタ３８に格納される。レジスタ３８はｃｏｓ　Ｘを直接加算器４６に送ると共に、ｃｏｓ　Ｘの反転値をマルチプレクサ４４に送る。レジスタ４０は、５ｉｎＸの１の補数を、ＣＩの値からの符号ビットと共に、直接に加算器４８とマルチプレクサ４２に供給する。ｃｌはまた、加算器４８の最下位ビットに与えられて、２の補数を完全化する。加算器４６と加算器５２の出力はｃｏｓＸ−ｓｉｎＹｓｉｎＸであり、加算器４８と最終段加算器５４の出力は一５ｉｎＸ−ｓｉｎＹｃｏｓＸである。

第３の象限Ｑ３においては、５ＥＬ−０、Ｃｌ−１モしてＣ２−１である。マルチプレクサ３０．３２は５ｉｎＸとｃｏｓ　Ｘをそれぞれ出力し、これら両方の値は排他的ＯＲゲー１−３４．３６によって反転され、■の補数としてレジスタ３８．４０に格納される。レジスタ３８は５ｉｎＸの１の補数の値をその符号ビットｌと共に加算器４６に与えると共に、５ｉｎＸの値を出力する。この５ｉｎＸの値はマルチプレクサ４４への出力で補数演算し直される。レジスタ４０は、ｃｏｓ　Ｘの１の補数の値をその符号ビット１と共に、加算器４８とマルチプレクサ４２に出力する。加算器４６．４８に置換供給された５ｉｎＸとｃｏｓ　Ｘは両方とも負であるから、ｌの補数の桁上りＣ１，Ｃ２は両顎算器アレイにおいて最下位ビットに加えられる。加算器４６と最終段加算器５２の出力は、−５ｉｎＸ−ｓｉｎＹｃｏｓＸであり、加算器４８と最終段加算器５４の出力は、−ｃｏｓＸ　＋５ｉｎＹｓｉｎＸである。

なお、排他的ＯＲゲート３４による５ｉｎＸの反転と、正の５ｉｎＸとしてマルチプレクサ４４に与えられるためにレジスタ３８の出力での再反転は、補数演算の複雑化を減少させる。なぜならば、全変換つまり２の補数への補数演算の代わりに、■だけの補数演算が既に２回行なわれてしまっているからである。したがって、桁上りの１を、レジスタ３８．４０の出力側よりも加算器４６．４８において補数に加えると、スピードを向上させることができると共に、マトリックスの数字の数を減らすことができる。

第４の象＠Ｑ４では、５ＥＬ−１Ｃ１−０そしてＣ２−１である。したがつて、マルチプレクサ３０はｃｏｓ　Ｘを出力し、このｃｏｓＸは排他的ＯＲゲート３４によって反転されてレジスタ３８に送られる。マルチプレクサ３２は５ｉｎＸをレジスタ４０に出力する。反転されたｃｏｓ　Ｘはレジスタ３８から加算器４６に供給される一方、再度反転されて、マルチプレクサ４４に送られる。レジスタ４０の５ｉｎＸは加算器４８とマルチプレクサ４２に出力される。Ｃ２はまた、加算器４６内の最下位ビットに与えられ、２の補数を完全にする。加算器４６と最終段加算器５２の出力は、−ｃｏｓＸ　＋５ｉｎＹｓｉｎＸであり、加算器４８と最終段加算器５４の出力は、ｓ　ｉｎ　Ｘ　＋　ｓ　ｉ　ｎ　Ｙ　ｃｏｓ　Ｘである。

レジスタ５０内の復号された５ｉｎＹは、制御信号を乗算器として機能するマルチプレクサ４２．４４に供給する。２進乗算において、上記復号された５ｉｎＹは乗数であって、適宜な信号をマルチプレクサに送って、複数の部分積を生成する。

最も簡単な形態では、復号された５ｉｎＹの各ビットは０または１のいずれかをマルチプレクサに与え、マルチプレクサはウォーレスの木アレイ４６．４８で加えられる部分積を生成するであろう。この部分積は、乗数のビット位置に依存したその適宜なビット位置に置かれるであろう。

これに代えて、アレイ４６．４８の大きさは、たとえばブース（Ｂｏｏｔｈ）演算あるいは修正ブース演算を含めた種々の方法を用いて、縮減することができる。これは、部分積の数を少なくとも半分は減らすことができる。使用するアルゴリズムは、１９８９年１１月１３日に、「複数ビット復号用乗数（ＰＬＵＲＡＬ　ＢＩＴ　１１２ＥｃＯＤＩＮＧ　ＭＵＬＴＩＰＬＩＥＲ）Ｊに対してダブリュー・アール・ヤング（Ｗ、　Ｒ、Ｙｏｕｎｇ）およびシー・ダブリュー・マリノフスキ（Ｃ，Ｗ、　Ｍａｌｉｎｏｖｓｋｉ）によって提出された米国出願第４３４，７９０号に開示されたものが好ましい。その出願は参照用にここに組み込まれている。上記復号された５ｉｎＹは、複数ビットからなる適当な制御信号内に記録された乗数５ｉｎＹである。上記ヤング／マリノアスキの出願の２ビット符号化アルゴリズムを用いれば、マルチプレクサ４４のための制御信号はゼロ、ｌ、ン７トｌおよび−ｌであろう。制御信号の−ｌは１の補数をマルチプレクサの出力に供給する。つオーレスの木における先行するｌの補数には補数演算用の桁上りは供給されない。なぜならば、それは全く範囲外にあるからである。マルチプレクサ４２．４４は、５ｉｎＸとｃｏｓ　Ｘと再符号化された５ｉｎＹの符号を用いて符号のエクステンシ１ンを生成するために、適宜なロジックを含んでいる。

５ｉｎＹの範囲と値は知られているから、５ｉｎＹ　ＲＯＭ２Ｂは、５ｉｎＹを格納する代わりに、使用されるアルゴリズムに依存するマルチプレクサ制御信号を格納するであろう。これによって、５ｉｎＹをマルチプレクサ制御信号に再符号化するために必要とされるロジックの量が減少する。

なお、レジスタ３８．４０．５０は、スループットを高く、たとえば４０ＭＨｚに保つｔ：めの管路を供給するために使用される。余分の出力ビットを要求するであろう＋１の出力を無くすために、５ｉｎＸとｃｏｓ　Ｘの値は、ＲＯＭの生成時におい必要なＲＯＭの量をさらに減らすために、５ｉｎＸとＣＯ５Ｘを同じＲＯＭから得ることができる。これは２つのアクセス（読み出し）を要求するであろう。ｓｉｎの１つの象限を格納し、５ｒｎＸｊ二対してはＸでアドレス指定をし、ｃｏｓＸに対してはＸの補数でアドレス指定をすることができる。レジスタ３８．４０に値を与える図１の回路の変形を図３に示す。

値Ｘが制御可能な補数演算器６０に入力される。この補数演算器６０の出力はＲＯＭ２４に接続されている。ＲＯＭ２４の出力は、ゲート・インバータ３６を介してレジスタ３８．４ＣＨ：接続されている。デコーダ２２の選択出力ＳＥＬは排他的ＮＯＲゲート６２により上記補数演算器６０に接続されている。上記排他的ＮＯＲゲート６２のもう１つの入力はクロック信号ＣＬＫである。ＣＬＫがｌでＳＥＬがＯである第１の半サイクルの間、上記補数演算器６０はディスエーブルどなるため、値Ｘをそのまま出力してＲＯＭ２４のアドレスを指定する。そして、ＲＯＭ２４は５ｉｎＸを出力する。ＣＬＫが０−１？あり、ＳＥＬも０である第２の半サイクルの間、補数演算器６ｏはＲＯＭ２４のアドレスを指定する補数Ｘを出力する。そして、ＲＯＭ２４はｃｏｓ　Ｘを出力する。５ＥＬ−１に対しては、補数演算！！６０は、第１の半サイクルにおいて、Ｘの補数を出方してｃｏｓ　Ｘを指定し、第２の半サイクルにおいては、Ｘを出力して５ｉｎＸを指定する。補数演算器６０を簡単にするため、排他的ＯＲゲートを用いた１の補数演算器とすることができる。象限に対する最小角および最大角は、最下位ビットの１／２だけオアセットされるであろう。

デコーダ２２の補数制御出力Ｃ１，Ｃ２は、クロック信号ＣＬＫ６２によって制御されるマルチプレクサ６４を介してインバータ３６に接続されている。ＣＬＫが１である第４の半サイクルの間、マルチプレクサ３ｏはｃ２をインバータ３６に与えるとともに、ＣＬＫが０である第２の半サイクルの間、上記マルチプレクサ３０はＣＩをインバータ３６に与える。クロック信号ＣＬＫはレジスタ４゜のクロック入力およびレジスタ３８の反転クロック入力に接続されている。したがって、第１の半サイクルと第２の半サイクルとの間の１から。へ移る時に、レジスタ３８がインバータ３６かもロードされるとと共に、第２の半サイクルと第１の半サイクルとの間のＯからＩへ移る時に、レジスタ４ｏがインバータ３６からロードされる。

ＳＥＬ信号がｓｉｎとＣｏｓのアドレス指定順序を制御する一方、信号Ｃ１とｃ２が５ｉｎＸとｃｏｓ　Ｘの反転を制御する。選択信号ＳＥＬが０となる第１８よび第３象限では、第１の半サイクルの間、ＲＯＭ２４からの出力ｇｉｎＸがレジスタ３８に与えられる一方、第２の半サイクルの間、ｃｏｓ　Ｘがレジスタ４ｏに与えられる０選択信号ＳＥＬが１となる第２および第４象限に対しては、第１の半サイクルの間、ＲＯＭ２４の出力５ｉｎＸがレジスタ４ｏに与えられる一方、第２の半サイクルの間、ｃｏｓＸがレジスタ３８に与えられる。図」の回路の残りのものは、前述のように動作する。

図１は２つの乗算器を用いて５ｉｎ（Ｘ＋Ｙ）とｃｏｓ（Ｘ＋Ｙ）を並行して生成するものを示したが、同じ原理を使用して、５ｉｎ（Ｘ＋Ｙ）とｃｏｓ（Ｘ＋Ｙ）を直列に生成することもできる。こうすれば、マルチプレクサ４４、ウォーレスの木４８８よび最終段の加算８５４を省略することができる。マルチプレクサ３０．３２、排他的０Ｒ３４，３６への制御信号は表２Ａに示した結果を生じさせるように変えられる。

図示しないがさらに上述のものに代わるものとして、上記レジスタ３８．４０は、マルチプレクサ３０．３２にそれぞれ接続されるさらに２つの排他的ＮＯＲゲート３４’、３６’に置き換えてもよい。これらの排他的ＮＯＲゲート３４’、３６′は、時間を余分にかけることなく、排他的ＯＲゲート３４．３６の出力の補数値を供給することができる。上記排他的ＯＲゲート３４．３６と排他的ＮＯＲゲ−ト３４’、３６’の出力はそれぞれウォーレスの木４６．４８に直接に接続されると共に、マルチプレクサ４４．４２にそれぞれ接続される。

丸め切り捨てによる誤差を表４に示す。

５ｉｎＸ、ｃｏｓＸ（テーブルへの丸め）　≦２−１８ｓｉｎＹ（テーブルへの丸め）　≦２−”ｃｏｓＸ、ｓ　ｉｎＸ　（１０ビツトに切り捨て）　≦２−１ｓ最後の丸め　≦２−１６ンミユレーシヨンによれば、５ｉｎ（Ｘ　＋　Ｙ）とｃｏｓ（Ｘ＋Ｙ）に８けるピーク誤差は−９２，６ｄｂｉ二等しく、ｙ！差ベクトルの太ささは、誤差ベクトルがであれば、最大値−９０，２ｄｂとなる。

以上、本発明の詳細な説明し、図示したが、それは単に一例としてのものであっ □　− て、限定するためのものではないことは、はっきりと理解できょう。本発明の精神と範囲は請求のＩ！！囲によってのみ限定されるべきである。

５ＩＮＸ＋Ｃ０３Ｘ）Ｆｌ！”６；、　２Ｆ’ｌｌｔ；　３；要約書５ｉｎＸ、ｃｏｓＸおよび５ｉｎＹについての値を蓄え、上記５ｉｎＸおよびｃｏｓ　Ｘを５ｉｎＹと乗算して部分積（−ｓｉｎＹｓｉｎＸ）と部分積５ｉｎＹｃｏｓＸを生成し、５ｉｎ（Ｘ　＋　Ｙ）を生成するために、５ｉｎＸに部分積５ｉｎＹｃｏｓＸを加え、また、ｃｏｓ（Ｘ＋Ｙ）を生成するために、ｃｏｓ　Ｘに部分積（−ｓｉｎＹｓｉｎＸ）を加えるｓ　ｉｎ／ｃｏｓ発生器。上記５ｉｎＸおよびｃｏｓ　Ｘの値は符号の指定を行うことなく、唯一の象限についてだけ蓄えられ、象限の制御は、加算と乗算を行う前に、５ｉｎＸとｃｏｓ　Ｘの固有の値を補数演算するために行なわれる。この補数演算はｌの補数を生成し、最下位のビットに１を加えて２の補数を形成する。

１＋＋＋謹−Ａｐｅ１ｍ＋ｍ　Ｎ−ρＣＴ／ＵＳ　９１１０５４０２

Claims

【特許請求の範囲】

１．等式ｓｉｎ（Ｘ＋Ｙ）＝ｓｉｎＸ＋ｓｉｎＹｃｏｓＸ，ｃｏｓ（Ｘ＋Ｙ）＝ｃｏｓＸ−ｓｉｎＹｓｉｎＸに従って略正弦波形の信号を発生する関数発生器であって、ｓｉｎＸの値を格納する第１ｓｉｎ格納手段と、ｃｏｓＸの値を格納するｃｏｓ格納手段と、ｓｉｎＹの値を格納する第２ｓｉｎ格納手段と、上記第１および第２ｓｉｎ格納手段からのｓｉｎＸおよびｓｉｎＹ、並びに、上記ｃｏｓ格納手段からのｃｏｓＸを受けて、部分積（−ｓｉｎＹｓｉｎＸ）と部分積　ｓｉｎＹｃｏｓＸを生成する乗算手段と、ｓｉｎＸに上記部分積ｓｉｎＹｃｏｓＸを加えると共に、ｃｏｓＸに上記部分積（−ｓｉｎＹｓｉｎＸ）を加えて、ｓｉｎ（Ｘ＋Ｙ）とｃｏｓ（Ｘ＋Ｙ）を表す信号を生成する加算手段を備える関数発生器。
２．請求項１による関数発生器にぢいて、上記ｓｉｎＸおよびｃｏｓＸは夫々Ｎビットを有し、上記乗算手段はｓｉｎＸおよびｃｏｓＸの最上位ビットを使用し、ＭはＮより小さい関数発生器。
３．請求項２による関数発生器において、Ｍは実質的にＮより小さい関数発生器。
４．請求項２による関数発生器において、上記加算手段の出力は、（Ｎ＋Ｐ）ビットを有し、上記加算手段は、誤差を四捨五入するために、上記ｓｉｎ（Ｘ＋Ｙ）またはｃｏｓ（Ｘ＋Ｙ）に１を加える丸め手段を含む関数発生器。
５．請求項４による関数発生器において、上記第１および第２ｓｉｎおよびｃｏｓ格納手段は、符号ビットを含まないで、（Ｎ−ｌ）ビットのｓｉｎＸおよびｃｏｓＸを記憶する関数発生器。
６．請求項１による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段と上記乗算および加算手段との間に、上記ｓｉｎＸおよびｃｏｓＸの補数を形成するための補数手段を含む関数発生器。
７．請求項６による関数発生器において、上記ｓｉｎおよびｃｏｓ格納手段はｓｉｎＸおよびｃｏｓＸの１つの象限を夫々蓄えており、さらに、象限信号を受けて、上記象限信号の１つの関数として、上記乗算手段と補数手段を制御するための象限手段を含む関数発生器。
８．請求項７による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段は、符号ビットなしで、上記ｓｌｎＸおよびｃｏｓＸを夫々格納し、かつ、上記象限手段は上記象限信号の１つの関数として上記加算手段の最上位ビットに符号ビットを与える関数発生器。
９．請求項８による関数発生器において、上記補数手段は１の補数を形成し、上記加算手段は、ｓｉｎＸおよびｃｏｓＸの１の補数の最下位ビットに符号ピットの１を加算する手段を含む関数発生器。
１０．請求項１による関数発生器において、上記ｓｉｎおよびｃｏｓ格納手段は、符号ビットなしで、ｓｉｎＸおよびｃｏｓＸの１つの象限を夫々記憶し、また、象限手段を含み、この象限手段は象限信号を受け、上記乗算手段を上記象限信号の関数として制御して、上記象限信号の関数として、上記加算手段の最上位ビットに上記符号ビットを与える関数発生器。
１１．請求項１０による函数発生器において、上記象限手段の制御の下に、ｓｉｎＸおよびｃｏｓＸの１の補数を形成するための補数手段を含み、上記符号ピットは、また、２の補数を形成するために、上記加算手段の最下位ビットに加算される関数発生器。
１２．請求項１による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段に連結された入力端子と上記加算手段に連結された出力端子を持つ第１マルチプレクサ手段と、上記第１ｓｉｎおよびｃｏｓ格納手段に連結された入力端子と上記乗算手段に連結された出力端子を持つ第２マルチプレクサ手段と、上記第１および第２マルチプレクサ手段を制御する制御手段とを含む関数発生器。
１３．請求項１２による関数発生器において、上記ｓｉｎＸおよびｃｏｓＸの補数を形成するために、上記第１おょび第２マルチプレクサ手段と上記乗算および加算手段との間に補数手段を含む関数発生器。
１４．請求項１３による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段はそれぞれ上記ｓｉｎＸおよびｃｏｓＸの１つの象限を記憶し、上記制御手段は、象限信号を受けて、上記第１および第２マルチプレクサ手段と上記補数手段を上記象限信号の１つの関数として制御するための象限手段を含む関数発生器。
１５．請求項１による関数発生器において、上記乗算手段は、ｓｉｎＹを受けて、ｓｉｎＹをＭＵＸ制御信号に復号する復号手段（２８）と、ｓｉｎＸとｃｏｓＸを受けて、上記ＭＵＸ制御信号に応じて、ｓｉｎＸとｃｏｓＸと零値のシフトされ、あるいは、シフトされなかった値として、複数の部分積を生成するマルチプレクサ手段を含む関数発生器。
１６．請求項１５による関数発生器において、上記復号手段は、ｓｉｎＹをＭＵＸ制御信号である零、非シフトおよびシフト信号およびビット対に対する補数に復号する関数発生器。
１７．請求項１５による関数発生器において、上記復号手段（２８）は第２ｓｉｎ格納手段であり、Ｙによってアドレス指定されて復号されたｓｉｎＹの関数として、上記ＭＵＸ制御信号を格納する関数発生器。
１８．請求項１５による関数発生器において、上記加算手段は和と繰り上げを生成するウォーレスの木と、ｓｉｎ（Ｘ＋Ｙ）とｃｏｓ（Ｘ＋Ｙ）を生成するために、上記和と繰り上げを加算する最柊段の加算器を含む関数発生器。
１９．請求項１５による関数発生器において、上記マルチプレクサ手段は第１と第２のマルチプレクサ手段を含み、上記加算手段は、上記第１および第２マルチプレクサ手段から入力を夫々受けて、ｓｉｎ（Ｘ＋Ｙ）およびｃｏｓ（Ｘ＋Ｙ）をそれぞれ出力する第１及び第２加算手段を含み、上記復号手段は上記第１および第２マルチプレクサ手段に共通ＭＵＸ制御信号を与える関数発生器。
２０．請求項１による関数発生器において、上記乗算手段は第１および第２乗算手段を含み、上記加算手段は、上記第１および第２乗算手段からλ力を夫々受けて、ｓｉｎ（Ｘ＋Ｙ）およびｃｏｓ（Ｘ＋Ｙ）の出力を夫々与える第１および第２加算手段を含み、また、上記第１ｓｉｎおよびｃｏｓ格納手段に連結された入力端子と上記第２乗算手段の入力端子と上記第１加算手段の入力端子に連結された出力端子とを有する第１マルチプレクサ手段を含み、また、上記第１ｓｉｎおよびｃｏｏｓ格納手段に連結された入力端子と、上記第１乗算手段の入力端子および上記第２加算手段の入力端子に連結された出力端子とを有する上記第２マルチプレクサ手段を含み、上記第１および第２マルチプレクサ手段を制御する制御手段を含む関数発生器。
２１．請求項２０による関数発生器において、上記ｓｉｎＸおよびｃｏｓＸの補数を形成するために、上記第１および第２マルチプレクサ手段と上記第１および第２乗算手段お上び第１、第２加算手段との間に、補数手段を含む関数発生器。
２２．請求項２１による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段は上記ｓｉｎＸおよびｃｏｓＸの１つの象限を夫々記憶し、上記制御手段は、象限信号を受けて、上記第１および第２マルチプレクサ手段と上記補数手段を上記象限信号の関数として制御する象限手段を含む関数発生器。
２３．請求項２１による関数発生器において、上記補数手段は、上記第１および第２マルチプレクサ手段の出力に連結され、上記制御手段によって制御される第１および第２補数手段と、常に補数演算を行うために、上記第１補数手段と、上記第２乗算手段と第１加算手段の内の１つとの間に連結された第３補数手段とを含む関数発生器。
２４．請求項２３による関数発生器において、上記第１、第２および第３補数手段け１の補数を形成し、上記第１および第２加算手段は、補数化されたｓｉｎＸまたはｃｏｓＸの最下位ビットに１を加えるための手段を含む関数発生器。
２５．請求項１による関数において、上記第２ｓｉｎ格納手段は、復号されたｓｌｎＹをＭＵＸ制御信号として記憶し、上記乗算手段は、ｓｉｎＸおよびｃｏｓＸを受けて、上記ＭＵＸ制御信号に応じて、ｓｉ口ＸとｃｏｓＸと零のシフトされ、あるいは、シフトされない値として複数の部分積を生成するマルチプレクサ手段を含む関数発生器。
２６．請求項１による関数発生器において、上記第２ｓｉｎ格納手段は、ＹとしてｓｉｎＹの値を格納する関数発生器。
２７．請求項１による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段は、ｓｉｎＸの値の１つの象限を蓄えるための共通ｓｉｎ格納手段と、ｃｏｓＸのために、上記共通ｓｉｎ格納手段のｓｉｎＸの値をアドレス指定するためのＸを補数化するための入力補数手段を備える関数発生器。
２８．請求項１による関数発生器において、上記第１ｓｉｎおよびｃｏｓ格納手段は、各Ｘについて１つのワードとして、ｓｉｎＸおよびｃｏｓＸの１つの象限を蓄えるための共通格納手段を含む関数発生器。