JP2910937B2 - Ｓｉｎ／ｃｏｓ発生器 - Google Patents
Ｓｉｎ／ｃｏｓ発生器Info
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 101150037531 sinR gene Proteins 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0356—Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2101/04—Trigonometric functions
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Description
【発明の詳細な説明】 技術分野 この発明は関数発生器に関し、より詳しくは、改良さ
れたsin/cos発生器に関する。
れたsin/cos発生器に関する。
背景技術 sinおよびcos発生器のための集積回路において要求さ
れる記憶量を減少するために、表１に示すような小さな
角度の場合の近似を使用した符号の法則を使用すること
が提案されている。
れる記憶量を減少するために、表１に示すような小さな
角度の場合の近似を使用した符号の法則を使用すること
が提案されている。
表１ sin（Ｘ＋Ｙ）＝sinXcosY＋sinYcosX sinX＋YcosX cos（Ｘ＋Ｙ）＝cosXcosY−sinXsinY cosX−YsinX また、記憶された値の量は、１象限だけの値を記憶
し、表２に示すように、その値を補数を取ることによっ
て減少される。
し、表２に示すように、その値を補数を取ることによっ
て減少される。
この方法の実施方法は、マッコーリスタ等（McCallis
ter,et al.）の米国特許4,486,846号に記載されてい
る。４個のROM（リード・オンリー・メモリー）が備え
られ、粗sinROM（sinX）と粗cosROM（cosX）と微小sinR
OM（YsinX）と微小cosROM（YcosX）とを含んでいる。加
算器とマルチプレクサと制御ロジックが、これらの値を
結合して適宜な象限についてのsinとcosの値を生成する
ために使用される。負の値は適宜なバイアスが加えられ
て対応する反転によって生成される。この方法は、必要
とされるROMの記憶容量を実質的に減少したけれども、
誤差の減少に加えて、ROM容量のさらなる改良が必要と
される。
ter,et al.）の米国特許4,486,846号に記載されてい
る。４個のROM（リード・オンリー・メモリー）が備え
られ、粗sinROM（sinX）と粗cosROM（cosX）と微小sinR
OM（YsinX）と微小cosROM（YcosX）とを含んでいる。加
算器とマルチプレクサと制御ロジックが、これらの値を
結合して適宜な象限についてのsinとcosの値を生成する
ために使用される。負の値は適宜なバイアスが加えられ
て対応する反転によって生成される。この方法は、必要
とされるROMの記憶容量を実質的に減少したけれども、
誤差の減少に加えて、ROM容量のさらなる改良が必要と
される。
発明の開示 そこで、この発明の目的は、ROM容量と誤差を減少し
た改良されたsinおよびcos発生器を提供することであ
る。
た改良されたsinおよびcos発生器を提供することであ
る。
これらおよび他の目的は、sinX,cosXおよびsinYにつ
いての値を蓄え、上記sinXおよびcosXをsinYと乗算して
部分積（−sinYsinX）と部分積sinYcosXを生成し、sin
（Ｘ＋Ｙ）を生成するために、sinXに部分積sinYcosXを
加え、また、cos（Ｘ＋Ｙ）を生成するために、cosXに
部分積sinYsinXを加えることによって、達成される。上
記sinXおよびcosXの値は符号の指定を行うことなく、１
つの象限についてだけ蓄えられ、象限の制御は、加算と
乗算を行う前に、sinXとcosXの固有の値を反転するため
に行なわれる。負の値は、１の補数を生成し、最下位の
ビットに１を加えることによって形成される。
いての値を蓄え、上記sinXおよびcosXをsinYと乗算して
部分積（−sinYsinX）と部分積sinYcosXを生成し、sin
（Ｘ＋Ｙ）を生成するために、sinXに部分積sinYcosXを
加え、また、cos（Ｘ＋Ｙ）を生成するために、cosXに
部分積sinYsinXを加えることによって、達成される。上
記sinXおよびcosXの値は符号の指定を行うことなく、１
つの象限についてだけ蓄えられ、象限の制御は、加算と
乗算を行う前に、sinXとcosXの固有の値を反転するため
に行なわれる。負の値は、１の補数を生成し、最下位の
ビットに１を加えることによって形成される。
乗算器は、複数の部分積を生成するために、sinYと共
に、上記sinXおよびcosXの最上位ビット部を使用する。
補数化されて、シフトされあるいはシフトされないsinX
あるいはcosXおよび０の値など、マルチプレクサである
乗算器のための制御値を生成するために、sinY値デコー
ダが設けられる。上記制御はビット対の再符号を使用す
る補数に加えて１のシフトを含んでいる。デコーダはロ
ジックに対する格納装置である。加算器は和と桁上げを
生成するウォーレス（Wallace）の木であり、最終段の
加算器はウォーレスの木の和と桁上げを加えるために設
けられている。また、１が丸めのために加算器の適宜な
ビット位置に加算される。
に、上記sinXおよびcosXの最上位ビット部を使用する。
補数化されて、シフトされあるいはシフトされないsinX
あるいはcosXおよび０の値など、マルチプレクサである
乗算器のための制御値を生成するために、sinY値デコー
ダが設けられる。上記制御はビット対の再符号を使用す
る補数に加えて１のシフトを含んでいる。デコーダはロ
ジックに対する格納装置である。加算器は和と桁上げを
生成するウォーレス（Wallace）の木であり、最終段の
加算器はウォーレスの木の和と桁上げを加えるために設
けられている。また、１が丸めのために加算器の適宜な
ビット位置に加算される。
第１、第２マルチプレクサは夫々、sinおよびcos格納
装置に連結された入力端子を持っており、それらの出力
端子の各々は夫々乗算器と加算器に連結されている。上
記乗算器は、上記sinとcosを夫々生成するために第１と
第２の乗算器と各第１および第２の加算器を含んでい
る。上記第１マルチプレクサは上記第１加算器と第２乗
算器に連結された出力端子を有し、上記第２マルチプレ
クサは上記第２加算器と第１乗算器に連結された出力端
子を有する。sinYの再符号化された値のただ１つの値が
上記第１と第２の乗算器両方に与えられる。制御反転ゲ
ートが上記第１および第２のマルチプレクサの出力側に
設けられており、上記第２乗算器に与えられる上記第１
マルチプレクサの出力が、上記第１マルチプレクサが第
１加算器に与える値の反転であるように、上記第１マル
チプレクサの反転出力が上記第２乗算器の入力に入力さ
れている。
装置に連結された入力端子を持っており、それらの出力
端子の各々は夫々乗算器と加算器に連結されている。上
記乗算器は、上記sinとcosを夫々生成するために第１と
第２の乗算器と各第１および第２の加算器を含んでい
る。上記第１マルチプレクサは上記第１加算器と第２乗
算器に連結された出力端子を有し、上記第２マルチプレ
クサは上記第２加算器と第１乗算器に連結された出力端
子を有する。sinYの再符号化された値のただ１つの値が
上記第１と第２の乗算器両方に与えられる。制御反転ゲ
ートが上記第１および第２のマルチプレクサの出力側に
設けられており、上記第２乗算器に与えられる上記第１
マルチプレクサの出力が、上記第１マルチプレクサが第
１加算器に与える値の反転であるように、上記第１マル
チプレクサの反転出力が上記第２乗算器の入力に入力さ
れている。
図面の簡単な説明 図１は本発明の原理を含んだsin/cos発生器のブロッ
ク図である。
ク図である。
図２は加算器アレイにおける種々の部分の配列を示し
た図である。
た図である。
図３は図１のsin/cos発生器の変形例で、単一のsin/c
os格納器を用いたもののブロック図である。
os格納器を用いたもののブロック図である。
発明を実施するための最適モード 図１は16ビット出力用のsin/cos発生器を示してい
る。入力は20ビット語で、そのうち２ビットは象限Ｑ
を、10ビットは位相角Ｘを、そして８ビットはより小さ
い位相角Ｙを表す。上記象限Ｑはデコーダ22によって、
表３に示すように、補数制御信号C1とC2とマルチプレク
サ選択信号SELにデコードされる。
る。入力は20ビット語で、そのうち２ビットは象限Ｑ
を、10ビットは位相角Ｘを、そして８ビットはより小さ
い位相角Ｙを表す。上記象限Ｑはデコーダ22によって、
表３に示すように、補数制御信号C1とC2とマルチプレク
サ選択信号SELにデコードされる。
角Ｘのための10ビットは、sinROM24とcosROM26のアド
レスである。sinとcosに対する値は上記sinROM24とcosR
OM26に17ビット語として格納される。これに代えて、初
めの０〜16ビットをsin、そして終わりの17〜33ビット
をcosとする34ビットの長い語を有する１つのROMを用い
てもよい。こうすれば、１つのアドレスで両方の値が発
生する。これらは符号ビットを含まない。なぜならば、
全てのsinとcosは正の数として格納され、それらの数は
交互に制御信号C1,C2とデコーダ22によって制御される
からである。17ビットのsin値とcos値は、16ビットの精
度を有する出力を得るために使用される。上記sinX ROM
24の出力はマルチプレクサ（MUX）30の０−入力とマル
チプレクサ（MUX）32の１−入力に与えられる。cosX RO
M26の出力は、マルチプレクサ30の１−入力とマルチプ
レクサ32のＯ−入力に与えられる。デコーダ22からの選
択信号SELはマルチプレクサ30,32に接続されて、上記マ
ルチプレクサの出力が０−入力または１−入力となり、
したがって一方が出力としてsin値を有し、他方が出力
としてcos値を有する。
レスである。sinとcosに対する値は上記sinROM24とcosR
OM26に17ビット語として格納される。これに代えて、初
めの０〜16ビットをsin、そして終わりの17〜33ビット
をcosとする34ビットの長い語を有する１つのROMを用い
てもよい。こうすれば、１つのアドレスで両方の値が発
生する。これらは符号ビットを含まない。なぜならば、
全てのsinとcosは正の数として格納され、それらの数は
交互に制御信号C1,C2とデコーダ22によって制御される
からである。17ビットのsin値とcos値は、16ビットの精
度を有する出力を得るために使用される。上記sinX ROM
24の出力はマルチプレクサ（MUX）30の０−入力とマル
チプレクサ（MUX）32の１−入力に与えられる。cosX RO
M26の出力は、マルチプレクサ30の１−入力とマルチプ
レクサ32のＯ−入力に与えられる。デコーダ22からの選
択信号SELはマルチプレクサ30,32に接続されて、上記マ
ルチプレクサの出力が０−入力または１−入力となり、
したがって一方が出力としてsin値を有し、他方が出力
としてcos値を有する。
マルチプレクサ30,32の出力は、それぞれ、ゲート・
インバータ34と36を介してレジスタ38と40に接続されて
いる。上記インバータ34と36は、それぞれのマルチプレ
クサ40,32からの出力と補数演算制御信号C2,C1を受け取
る排他的ORゲートとして示されている。また、上記制御
信号C2は上記レジスタ38に、また制御信号C1はレジスタ
40に、符号ビットとして与えられる。
インバータ34と36を介してレジスタ38と40に接続されて
いる。上記インバータ34と36は、それぞれのマルチプレ
クサ40,32からの出力と補数演算制御信号C2,C1を受け取
る排他的ORゲートとして示されている。また、上記制御
信号C2は上記レジスタ38に、また制御信号C1はレジスタ
40に、符号ビットとして与えられる。
レジスタ38内の17ビットは、ウォーレスの木として示
される加算器46に直接与えられて、レジスタ38から最上
位ビットとして送られてくる符号ビットと組み合わせら
れる。以下に詳しく説明したように、上記符号ビット
は、最下位ビットにも加算される。もし、制御ビットC2
が１であれば、２の補数を形成するために、符号ビット
１が１の補数に加算される。また、丸めビットが上記加
算器46において適宜な位置に加算される。レジスタ38の
反転出力から出力されたレジスタ38内の値である最上位
９ビットと符号ビットを足したものがマルチプレクサ44
に与えられる。
される加算器46に直接与えられて、レジスタ38から最上
位ビットとして送られてくる符号ビットと組み合わせら
れる。以下に詳しく説明したように、上記符号ビット
は、最下位ビットにも加算される。もし、制御ビットC2
が１であれば、２の補数を形成するために、符号ビット
１が１の補数に加算される。また、丸めビットが上記加
算器46において適宜な位置に加算される。レジスタ38の
反転出力から出力されたレジスタ38内の値である最上位
９ビットと符号ビットを足したものがマルチプレクサ44
に与えられる。
同様に、制御信号C1はマルチプレクサ32の出力を、直
接あるいは１の補数として、排他的ORゲート36を介して
レジスタ40に送る。レジスタ40の17ビットの値は、ウォ
ーレスの木として示される加算器48に直接に与えられ、
C1からの符号ビットと組み合わせられる。C1は、また、
２の補数を形成するために、適当な補数の桁上りを提供
するために使用される。また、丸めビットが上記加算器
48の適当なビット位置に加算される。レジスタ40内の最
上位９ビットは符号ビットと組み合わされて、マルチプ
レクサ（MUX）42に送られる。
接あるいは１の補数として、排他的ORゲート36を介して
レジスタ40に送る。レジスタ40の17ビットの値は、ウォ
ーレスの木として示される加算器48に直接に与えられ、
C1からの符号ビットと組み合わせられる。C1は、また、
２の補数を形成するために、適当な補数の桁上りを提供
するために使用される。また、丸めビットが上記加算器
48の適当なビット位置に加算される。レジスタ40内の最
上位９ビットは符号ビットと組み合わされて、マルチプ
レクサ（MUX）42に送られる。
上記加算器46と48はウォーレスの木として説明してい
るが、他のいかなる加算器アレイを用いることができ
る。
るが、他のいかなる加算器アレイを用いることができ
る。
角Ｙを表す８ビットは、sinYの再符号化された値を格
納するsinY ROM28におけるアドレスとして使用される。
アドレス指定された再符号化された値sinYは、これは13
ビットであるが、レジスタ50に格納される。レジスタ50
の出力はマルチプレクサ42,44に接続され、上記マルチ
プレクサのための制御信号として働き、上記再符号化さ
れたsinYにレジスタ38,40からのsinXならびにcosXを掛
けたものである複数の部分積を生成する。
納するsinY ROM28におけるアドレスとして使用される。
アドレス指定された再符号化された値sinYは、これは13
ビットであるが、レジスタ50に格納される。レジスタ50
の出力はマルチプレクサ42,44に接続され、上記マルチ
プレクサのための制御信号として働き、上記再符号化さ
れたsinYにレジスタ38,40からのsinXならびにcosXを掛
けたものである複数の部分積を生成する。
ROM28は再符号化されたsinYの値を、実際のsinYの値
の代わりに格納している。Ｙの代わりにsinYを取ると、
１つの近似を無くす。cosYはいまも１とみなされてい
る。この結果、表１と表２は次の表1Aと表2Aに示すよう
に修正されることになる。
の代わりに格納している。Ｙの代わりにsinYを取ると、
１つの近似を無くす。cosYはいまも１とみなされてい
る。この結果、表１と表２は次の表1Aと表2Aに示すよう
に修正されることになる。
表1A Sin（Ｘ＋Ｙ）＝SinXCosY＋SinYCosX SinX＋SinYCosX Cos（Ｘ＋Ｙ）＝CosXCosY−SinXSinY CosX−SinYSinX 以下に詳しく述べるように、sinYは非常に小さいの
で、上記部分積の上位10ビットのみが上記加算器46と48
に与えられる。また、sinXまたはcosXの１の補数と再符
号化されたsinYとの部分積には、補数用桁上りは与えら
れる必要はない。というのは、補数用桁上りは範囲外に
あるからである。
で、上記部分積の上位10ビットのみが上記加算器46と48
に与えられる。また、sinXまたはcosXの１の補数と再符
号化されたsinYとの部分積には、補数用桁上りは与えら
れる必要はない。というのは、補数用桁上りは範囲外に
あるからである。
加算器46,48の出力は桁上り信号Ｃと和信号Ｓで、そ
れらは最終段の加算器52,54にそれぞれ送られる。最終
段の加算器52の出力は16ビットのsin（Ｘ＋Ｙ）であ
り、最終段の加算器54の出力は16ビットのcos（Ｘ＋
Ｙ）である。
れらは最終段の加算器52,54にそれぞれ送られる。最終
段の加算器52の出力は16ビットのsin（Ｘ＋Ｙ）であ
り、最終段の加算器54の出力は16ビットのcos（Ｘ＋
Ｙ）である。
ウォーレスの木内での、上記部分積、符号ビット、補
数桁上り、および丸めビットの相対位置は図２に示され
ている。sinXあるいはcosXは18ビット語で、sinX/cosX
メモリからの17ビットと、20の位置にある符号ビットと
を含む。マルチプレクサ42,44からの出力、すなわちsin
YcosXあるいはsinYsinXも、符号ビットを含む18ビット
語となるであろう。角度Ｙの範囲は、角度Ｘの１つの最
小の８の分解能であるので、積sinYcosXあるいはsinYsi
nXは、sinXあるいはcosXの値の最小値に対して９ビット
変位させられる。
数桁上り、および丸めビットの相対位置は図２に示され
ている。sinXあるいはcosXは18ビット語で、sinX/cosX
メモリからの17ビットと、20の位置にある符号ビットと
を含む。マルチプレクサ42,44からの出力、すなわちsin
YcosXあるいはsinYsinXも、符号ビットを含む18ビット
語となるであろう。角度Ｙの範囲は、角度Ｘの１つの最
小の８の分解能であるので、積sinYcosXあるいはsinYsi
nXは、sinXあるいはcosXの値の最小値に対して９ビット
変位させられる。
図１の補数演方法は、レジスタ38,40に続く排他的OR
ゲート34,36によって１の補数を形成し、次に、最下位
ビットつまりウォーレスの木46,48内の第2-17ビットに
それぞれ１を加える。上記ウォーレスの木46,48を用い
ることにより、sinYcosXとsinYsinXが適当な箇所に与え
られ、上記マルチプレクサ42,44とウォーレスの木46,48
は先導部のゼロを格納する必要がない。
ゲート34,36によって１の補数を形成し、次に、最下位
ビットつまりウォーレスの木46,48内の第2-17ビットに
それぞれ１を加える。上記ウォーレスの木46,48を用い
ることにより、sinYcosXとsinYsinXが適当な箇所に与え
られ、上記マルチプレクサ42,44とウォーレスの木46,48
は先導部のゼロを格納する必要がない。
丸め補正の１が第2-16ビットの値に加えられ、その結
果、符号ビットを含む16ビット値であるsinとcosが出力
される。
果、符号ビットを含む16ビット値であるsinとcosが出力
される。
図１と表３を参照すると、第１の象限Q1では、信号SE
L,C1,C2はすべてゼロ（０）である。したがって、マル
チプレクサ30,32は、それぞれ、sinXとcosXを、反転す
ることなく、つまり、１の補数演算をすることなく、レ
ジスタ38,40に与える。レジスタ38はsinXの値をウォー
レスの木46に与えると共に、sinXの値の反転したものを
マルチプレクサ44に供給する。マルチプレクサ44では、
その反転したsinXは再符号化されたsinYの値を乗じられ
て、ウォーレスの木48で加算される部分積−sinYsinXを
生成する。上記レジスタ40は、cosXを直接ウォーレスの
木48に与えて、cosXが上記−sinYsinXと組み合わされる
ようにすると共に、cosXをマルチプレクサ42に与えて、
cosXにsinYが乗じられ、その部分積がウォーレスの木46
内でsinXに加算されるようにする。象限１に対しては、
ウォーレスの木46,48内の符号ビットはゼロで、補数演
算用の１は加えられない。加算器46と最終段の加算器52
の出力はsinX＋sinYcosXであり、加算器48と最終段の加
算器54の出力はcosX−sinYsinXである。
L,C1,C2はすべてゼロ（０）である。したがって、マル
チプレクサ30,32は、それぞれ、sinXとcosXを、反転す
ることなく、つまり、１の補数演算をすることなく、レ
ジスタ38,40に与える。レジスタ38はsinXの値をウォー
レスの木46に与えると共に、sinXの値の反転したものを
マルチプレクサ44に供給する。マルチプレクサ44では、
その反転したsinXは再符号化されたsinYの値を乗じられ
て、ウォーレスの木48で加算される部分積−sinYsinXを
生成する。上記レジスタ40は、cosXを直接ウォーレスの
木48に与えて、cosXが上記−sinYsinXと組み合わされる
ようにすると共に、cosXをマルチプレクサ42に与えて、
cosXにsinYが乗じられ、その部分積がウォーレスの木46
内でsinXに加算されるようにする。象限１に対しては、
ウォーレスの木46,48内の符号ビットはゼロで、補数演
算用の１は加えられない。加算器46と最終段の加算器52
の出力はsinX＋sinYcosXであり、加算器48と最終段の加
算器54の出力はcosX−sinYsinXである。
第２の象限Q2においては、SEL＝１、C1＝１そしてC2
＝０である。これによって、マルチプレクサ30,32は１
−入力を選択するので、マルチプレクサ30がcosXを出力
し、マルチプレクサ32がsinXを出力する。C1が１なの
で、マルチプレクサ32の出力sinXは排他的ORゲート36に
よって反転され、１の補数としてレジスタ40に格納され
る。C2がゼロなので、マルチプレクサ30の出力cosXは補
数演算されることなくレジスタ38に格納される。レジス
タ38はcosXを直接加算器46に送ると共に、cosXの反転値
をマルチプレクサ44に送る。レジスタ40は、sinXの１の
補数を、C1の値からの符号ビットと共に、直接に加算器
48とマルチプレクサ42に供給する。C1はまた、加算器48
の最下位ビットに与えられて、２の補数を完全化する。
加算器46と加算器52の出力はcosX−sinYsinXであり、加
算器48と最終段加算器54の出力は−sinX−sinYcosXであ
る。
＝０である。これによって、マルチプレクサ30,32は１
−入力を選択するので、マルチプレクサ30がcosXを出力
し、マルチプレクサ32がsinXを出力する。C1が１なの
で、マルチプレクサ32の出力sinXは排他的ORゲート36に
よって反転され、１の補数としてレジスタ40に格納され
る。C2がゼロなので、マルチプレクサ30の出力cosXは補
数演算されることなくレジスタ38に格納される。レジス
タ38はcosXを直接加算器46に送ると共に、cosXの反転値
をマルチプレクサ44に送る。レジスタ40は、sinXの１の
補数を、C1の値からの符号ビットと共に、直接に加算器
48とマルチプレクサ42に供給する。C1はまた、加算器48
の最下位ビットに与えられて、２の補数を完全化する。
加算器46と加算器52の出力はcosX−sinYsinXであり、加
算器48と最終段加算器54の出力は−sinX−sinYcosXであ
る。
第３の象限Q3においては、SEL＝０、C1＝１そしてC2
＝１である。マルチプレクサ30,32はsinXとcosXをそれ
ぞれ出力し、これらの両方の値は排他的ORゲート34,36
によって反転され、１の補数としてレジスタ38,40に格
納される。レジスタ38はsinXの１の補数の値をその符号
ビット１と共に加算器46に与えると共に、sinXの値を出
力する。このsinXの値はマルチプレクサ44への出力で補
数演算し直される。レジスタ40は、cosXの１の補数の値
をその符号ビット１と共に、加算器48とマルチプレクサ
42に出力する。加算器46,48に直接供給されたsinXとcos
Xは両方とも負であるから、１の補数の桁上りC1,C2は両
加算器アレイにおいて最下位ビットに与えられる。加算
器46と最終段加算器52の出力は、−sinX−sinYcosXであ
り、加算器48と最終段加算器54の出力は、−cosX＋sinY
sinXである。
＝１である。マルチプレクサ30,32はsinXとcosXをそれ
ぞれ出力し、これらの両方の値は排他的ORゲート34,36
によって反転され、１の補数としてレジスタ38,40に格
納される。レジスタ38はsinXの１の補数の値をその符号
ビット１と共に加算器46に与えると共に、sinXの値を出
力する。このsinXの値はマルチプレクサ44への出力で補
数演算し直される。レジスタ40は、cosXの１の補数の値
をその符号ビット１と共に、加算器48とマルチプレクサ
42に出力する。加算器46,48に直接供給されたsinXとcos
Xは両方とも負であるから、１の補数の桁上りC1,C2は両
加算器アレイにおいて最下位ビットに与えられる。加算
器46と最終段加算器52の出力は、−sinX−sinYcosXであ
り、加算器48と最終段加算器54の出力は、−cosX＋sinY
sinXである。
なお、排他的ORゲート34によるsinXの反転と、正のsi
nXとしてマルチプレクサ44に与えられるためにレジスタ
38の出力での再反転は、補数演算の複雑化を減少させ
る。なぜならば、全変換つまり２の補数への補数演算の
代わりに、１だけの補数演算が既に２回行なわれてしま
っているからである。したがって、桁上りの１を、レジ
スタ38,40の出力側よりも加算器46,48において補数に加
えると、スピードを向上させることができると共に、マ
トリックスの数字の数を減らすことができる。
nXとしてマルチプレクサ44に与えられるためにレジスタ
38の出力での再反転は、補数演算の複雑化を減少させ
る。なぜならば、全変換つまり２の補数への補数演算の
代わりに、１だけの補数演算が既に２回行なわれてしま
っているからである。したがって、桁上りの１を、レジ
スタ38,40の出力側よりも加算器46,48において補数に加
えると、スピードを向上させることができると共に、マ
トリックスの数字の数を減らすことができる。
第４の象限Q4では、SEL＝１、C1＝０そしてC2＝１で
ある。したがって、マルチプレクサ手段30はcosXを出力
し、このcosXは排他的ORゲート34によって反転されてレ
ジスタ38に送られる。マルチプレクサ32はsinXをレジス
タ40に出力する。反転されたcosXはレジスタ38から加算
器46に供給される一方、再度反転されて、マルチプレク
サ44に送られる。レジスタ40のsinXは加算器48とマルチ
プレクサ42に出力される。C2はまた、加算器46内の最下
位ビットに与えられ、２の補数を完全にする。加算器46
と最終段加算器52の出力は、−cosX＋sinYsinXであり、
加算器48と最終段加算器54の出力は、sinX＋sinYcosXで
ある。
ある。したがって、マルチプレクサ手段30はcosXを出力
し、このcosXは排他的ORゲート34によって反転されてレ
ジスタ38に送られる。マルチプレクサ32はsinXをレジス
タ40に出力する。反転されたcosXはレジスタ38から加算
器46に供給される一方、再度反転されて、マルチプレク
サ44に送られる。レジスタ40のsinXは加算器48とマルチ
プレクサ42に出力される。C2はまた、加算器46内の最下
位ビットに与えられ、２の補数を完全にする。加算器46
と最終段加算器52の出力は、−cosX＋sinYsinXであり、
加算器48と最終段加算器54の出力は、sinX＋sinYcosXで
ある。
レジスタ50内の再符号化されたsinYは、制御信号を乗
算器として機能するマルチプレクサ42,44に供給する。
２進乗算において、上記再符号化されたsinYは乗数であ
って、適宜な信号をマルチプレクサに送って、複数の部
分積を生成する。最も簡単な形態では、再符号化された
sinYの各ビットは０または１のいずれかをマルチプレク
サに与え、マルチプレクサはウォーレスの木アレイ46,4
8で加えられる部分積を生成するであろう。この部分積
は、乗数のビット位置に依存したその適宜なビット位置
に置かれるであろう。
算器として機能するマルチプレクサ42,44に供給する。
２進乗算において、上記再符号化されたsinYは乗数であ
って、適宜な信号をマルチプレクサに送って、複数の部
分積を生成する。最も簡単な形態では、再符号化された
sinYの各ビットは０または１のいずれかをマルチプレク
サに与え、マルチプレクサはウォーレスの木アレイ46,4
8で加えられる部分積を生成するであろう。この部分積
は、乗数のビット位置に依存したその適宜なビット位置
に置かれるであろう。
これに代えて、アレイ46,48の大きさは、たとえばブ
ース（Booth）演算あるいは修正ブース演算を含めた種
々の方法を用いて、縮減することができる。これは、部
分積の数を少なくとも半分は減らすことができる。使用
するアルゴリズムは、1989年11月13日に、「複数ビット
再符号化用乗数（PLURAL BIT RECODING MULTIPLIER）」
に対してタブリュー・アール・ヤング（W.R.Young）お
よびシー・タブリュー・マリノフスキ（C.W.Malinowsk
i）によって提出された米国出願第434,790号に開示され
たものが好ましい。その出願は参照用にここに組み込ま
れている。上記再符号化されたsinYは、複数ビットから
なる適当な制御信号内に記録された乗数sinYである。上
記ヤング／マリノフスキの出願の２ビット符号化アルゴ
リズムを用いれば、マルチプレクサ44のための制御信号
はゼロ、１、シフト１および−１であろう。制御信号の
−１は１の補数をマルチプレクサの出力に供給する。ウ
ォーレスの木における先行する１の補数には補数演算用
の桁上りは供給されない。なぜならは、それは全く範囲
外にあるからである。マルチプレクサ42,44は、sinXとc
osXと再符号化されたsinYの符号を用いて符号のエクス
テンションを生成するために適宜なロジックを含んでい
る。
ース（Booth）演算あるいは修正ブース演算を含めた種
々の方法を用いて、縮減することができる。これは、部
分積の数を少なくとも半分は減らすことができる。使用
するアルゴリズムは、1989年11月13日に、「複数ビット
再符号化用乗数（PLURAL BIT RECODING MULTIPLIER）」
に対してタブリュー・アール・ヤング（W.R.Young）お
よびシー・タブリュー・マリノフスキ（C.W.Malinowsk
i）によって提出された米国出願第434,790号に開示され
たものが好ましい。その出願は参照用にここに組み込ま
れている。上記再符号化されたsinYは、複数ビットから
なる適当な制御信号内に記録された乗数sinYである。上
記ヤング／マリノフスキの出願の２ビット符号化アルゴ
リズムを用いれば、マルチプレクサ44のための制御信号
はゼロ、１、シフト１および−１であろう。制御信号の
−１は１の補数をマルチプレクサの出力に供給する。ウ
ォーレスの木における先行する１の補数には補数演算用
の桁上りは供給されない。なぜならは、それは全く範囲
外にあるからである。マルチプレクサ42,44は、sinXとc
osXと再符号化されたsinYの符号を用いて符号のエクス
テンションを生成するために適宜なロジックを含んでい
る。
sinYの範囲と値は知られているから、sinY ROM28は、
sinYを格納する代わりに、使用されるアルゴリズムに依
存するマルチプレクサ制御信号を格納するであろう。こ
れによって、sinYをマルチプレクサ制御信号に再符号化
するために必要とされるロジックの量が減少する。
sinYを格納する代わりに、使用されるアルゴリズムに依
存するマルチプレクサ制御信号を格納するであろう。こ
れによって、sinYをマルチプレクサ制御信号に再符号化
するために必要とされるロジックの量が減少する。
なお、レジスタ38,40,50は、スループットを高く、た
とえば40MHzに保つための管路を供給するために使用さ
れる。余分の出力ビットを要求するであろう＋１の出力
を無くすために、sinXとcosXの値は、ROMの生成時にお
いて、たとえば によってスケールすることができる。
とえば40MHzに保つための管路を供給するために使用さ
れる。余分の出力ビットを要求するであろう＋１の出力
を無くすために、sinXとcosXの値は、ROMの生成時にお
いて、たとえば によってスケールすることができる。
必要なROMの量をさらに減らすために、sinXとcosXを
同じROMから得ることができる。これは２つのアクセス
（読み出し）を要求するであろう。sinの１つの象限を
格納し、sinXに対してはＸでアドレス指定をし、cosXに
対してはＸの補数でアドレス指定をすることができる。
レジスタ38,40に値を与える図１の回路の変形を図３に
示す。
同じROMから得ることができる。これは２つのアクセス
（読み出し）を要求するであろう。sinの１つの象限を
格納し、sinXに対してはＸでアドレス指定をし、cosXに
対してはＸの補数でアドレス指定をすることができる。
レジスタ38,40に値を与える図１の回路の変形を図３に
示す。
値Ｘが制御可能な補数演算器60に入力される。この補
数演算器60の出力はROM24に接続されている。ROM24の出
力は、ゲート・インバータ36を介してレジスタ38,40に
接続されている。デコーダ22の選択出力SELは排他的NOR
ゲート62により上記補数演算器60に接続されている。上
記排他的NORゲート62のもう１つの入力はクロック信号C
LKであるCLKが１でSELが０である第１の半サイクルの
間、上記補数演算器60はディスエーブルとなるため、値
Ｘをそのまま出力してROM24のアドレスを指定する。そ
して、ROM24はsinXを出力する。CLKが０であり、SELも
０である第２の半サイクルの間、補数演算器60はROM24
のアドレスを指定する補数Ｘを出力する。そして、ROM2
4はcosXを出力する。SEL＝１に対しては、補数演算器60
は、第１の半サイクルにおいて、Ｘの補数を出力してco
sXを指定し、第２の半サイクルにおいては、Ｘを出力し
てsinXを指定する。補数演算器60を簡単にするため、排
他的ORゲートを用いた１の補数演算器とすることができ
る。象限に対する最小角および最大角は、最下位ビット
の1/2だけオフセットされるであろう。
数演算器60の出力はROM24に接続されている。ROM24の出
力は、ゲート・インバータ36を介してレジスタ38,40に
接続されている。デコーダ22の選択出力SELは排他的NOR
ゲート62により上記補数演算器60に接続されている。上
記排他的NORゲート62のもう１つの入力はクロック信号C
LKであるCLKが１でSELが０である第１の半サイクルの
間、上記補数演算器60はディスエーブルとなるため、値
Ｘをそのまま出力してROM24のアドレスを指定する。そ
して、ROM24はsinXを出力する。CLKが０であり、SELも
０である第２の半サイクルの間、補数演算器60はROM24
のアドレスを指定する補数Ｘを出力する。そして、ROM2
4はcosXを出力する。SEL＝１に対しては、補数演算器60
は、第１の半サイクルにおいて、Ｘの補数を出力してco
sXを指定し、第２の半サイクルにおいては、Ｘを出力し
てsinXを指定する。補数演算器60を簡単にするため、排
他的ORゲートを用いた１の補数演算器とすることができ
る。象限に対する最小角および最大角は、最下位ビット
の1/2だけオフセットされるであろう。
デコーダ22の補数制御出力C1,C2は、クロック信号CLK
62によって制御されるマルチプレクサ64を介してインバ
ータ36に接続されている。CLKが１である第１の半サイ
クルの間、マルチプレクサ30はC2をインバータ36に与え
るとともに、CLKが０である第２の半サイクルの間、上
記マルチプレクサ30はC1をインバータ36に与える。クロ
ック信号CLKはレジスタ40のクロック入力およびレジス
タ38の反転クロック入力に接続されている。したがっ
て、第１の半サイクルと第２の半サイクルとの間の１か
ら０へ移る時に、レジスタ38がインバータ36からロード
されるとと共に、第２の半サイクルと第１の半サイクル
との間の０から１へ移る時に、レジスタ40がインバータ
36からロードされる。
62によって制御されるマルチプレクサ64を介してインバ
ータ36に接続されている。CLKが１である第１の半サイ
クルの間、マルチプレクサ30はC2をインバータ36に与え
るとともに、CLKが０である第２の半サイクルの間、上
記マルチプレクサ30はC1をインバータ36に与える。クロ
ック信号CLKはレジスタ40のクロック入力およびレジス
タ38の反転クロック入力に接続されている。したがっ
て、第１の半サイクルと第２の半サイクルとの間の１か
ら０へ移る時に、レジスタ38がインバータ36からロード
されるとと共に、第２の半サイクルと第１の半サイクル
との間の０から１へ移る時に、レジスタ40がインバータ
36からロードされる。
SEL信号がsinとcosのアドレス指定順序を制御する一
方、信号C1とC2がsinXとcosXの反転を制御する。選択信
号SELが０となる第１および第３象限では、第１の半サ
イクルの間、ROM24からの出力sinXがレジスタ38に与え
られる一方、第２の半サイクルの間、cosXがレジスタ40
に与えられる。選択信号SELが１となる第２および第４
象限に対しては、第１の半サイクルの間、ROM24の出力s
inXがレジスタ40に与えられる一方、第２の半サイクル
の間、cosXがレジスタ38に与えられる。図１の回路の残
りのものは、前述のように動作する。
方、信号C1とC2がsinXとcosXの反転を制御する。選択信
号SELが０となる第１および第３象限では、第１の半サ
イクルの間、ROM24からの出力sinXがレジスタ38に与え
られる一方、第２の半サイクルの間、cosXがレジスタ40
に与えられる。選択信号SELが１となる第２および第４
象限に対しては、第１の半サイクルの間、ROM24の出力s
inXがレジスタ40に与えられる一方、第２の半サイクル
の間、cosXがレジスタ38に与えられる。図１の回路の残
りのものは、前述のように動作する。
図１は２つの乗算器を用いてsin（Ｘ＋Ｙ）とcos（Ｘ
＋Ｙ）を並行して生成するものを示したが、同じ原理を
使用して、sin（Ｘ＋Ｙ）とcos（Ｘ＋Ｙ）を直列に生成
することもできる。こうすれば、マルチプレクサ44、ウ
ォーレスの木48および最終段の加算器54を省略すること
ができる。マルチプレクサ30,32、排他的OR34,36への制
御信号は表2Aに示した結果を生じさせるように変えられ
る。
＋Ｙ）を並行して生成するものを示したが、同じ原理を
使用して、sin（Ｘ＋Ｙ）とcos（Ｘ＋Ｙ）を直列に生成
することもできる。こうすれば、マルチプレクサ44、ウ
ォーレスの木48および最終段の加算器54を省略すること
ができる。マルチプレクサ30,32、排他的OR34,36への制
御信号は表2Aに示した結果を生じさせるように変えられ
る。
図示しないがさらに上述のものに代わるものとして、
上記レジスタ38,40は、マルチプレクサ30,32にそれぞれ
接続されるさらに２つの排他的NORゲート34′,36′に置
き換えてもよい。これらの排他的NORゲート34′,36′
は、時間を余分にかけることなく、排他的ORゲート34,3
6の出力の補数値を供給することができる。上記非他的O
Rゲート34,36と排他的NORゲート34′,36′の出力はそれ
ぞれウォーレスの木46,48に直接に接続されると共に、
マルチプレクサ44,42にそれぞれ接続される。
上記レジスタ38,40は、マルチプレクサ30,32にそれぞれ
接続されるさらに２つの排他的NORゲート34′,36′に置
き換えてもよい。これらの排他的NORゲート34′,36′
は、時間を余分にかけることなく、排他的ORゲート34,3
6の出力の補数値を供給することができる。上記非他的O
Rゲート34,36と排他的NORゲート34′,36′の出力はそれ
ぞれウォーレスの木46,48に直接に接続されると共に、
マルチプレクサ44,42にそれぞれ接続される。
丸め切り捨てによる誤差を表４に示す。
シミュレーションによれば、sin（Ｘ＋Ｙ）とcos（Ｘ
＋Ｙ）におけるピーク誤差は−92.6dbに等しく、誤差ベ
クトルの大きさは、誤差ベクトルが であれば、最大値−90.2dbとなる。
＋Ｙ）におけるピーク誤差は−92.6dbに等しく、誤差ベ
クトルの大きさは、誤差ベクトルが であれば、最大値−90.2dbとなる。
以上、本発明を詳しく説明し、図示したが、それは単
に一例としてのものであって、限定するためのものでは
ないことは、はっきりと理解できよう。本発明の精神と
範囲は請求の範囲によってのみ限定されるべきである。
に一例としてのものであって、限定するためのものでは
ないことは、はっきりと理解できよう。本発明の精神と
範囲は請求の範囲によってのみ限定されるべきである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファース、デニス・ダブリュー アメリカ合衆国、32904、フロリダ、ウ エスト・メルボルン、マーニィ・サーク ル 564番 (56)参考文献 特開 昭56−40931（ＪＰ，Ａ) 特開 昭58−3038（ＪＰ，Ａ) 特開 平１−170105（ＪＰ，Ａ) 実開 昭63−72646（ＪＰ，Ｕ) 米国特許4809205（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/548
Claims (12)
- 【請求項１】等式sin（Ｘ＋Ｙ）＝sinX＋sinYcosX,cos
（Ｘ＋Ｙ）＝cosX−sinYsinXに従って略正弦波形の信号
を発生する関数発生器であって、 sinXの値を格納する第1sin格納手段と、 cosXの値を格納するcos格納手段と、 sinYの値を格納する第2sin格納手段と、 上記第１および第2sin格納手段からのsinXおよびsinY、
並びに、上記cos格納手段からのcosXを受けて、積（−s
inYsinX）と積sinYcosXを生成する乗算手段と、 sinXに上記積sinYcosXを加えると共に、cosXに上記積
（−sinYsinX）を加えて、sin（Ｘ＋Ｙ）とcos（Ｘ＋
Ｙ）を生成する加算手段とを備え、 上記sinXおよびcosXは夫々Ｎビットを有し、上記乗算手
段はsinXおよびcosXの最上位Ｍビットを使用し、ＭはＮ
より小さいことを特徴とする関数発生器。 - 【請求項２】請求項１による関数発生器において、Ｍは
Ｎよりかなり小さいことを特徴とする関数発生器。 - 【請求項３】請求項２による関数発生器において、 上記加算手段の出力は、（Ｎ＋Ｐ）ビットを有し、上記
加算手段は、誤差を四捨五入するために、上記sin（Ｘ
＋Ｙ）またはcos（Ｘ＋Ｙ）に１を加える丸め手段を含
み、 また，上記第１格納手段および第2sin格納手段およびco
s格納手段は、符号ビットを含まない（Ｎ−１）ビット
のsinXおよびcosXを記憶することを特徴とする関数発生
器。 - 【請求項４】請求項１乃至３のいずれか１つによる関数
発生器において、 上記乗算手段は、上記第1sin格納手段およびcos格納手
段と上記加算手段との間に、上記sinXおよびcosXの補数
を形成するための補数手段を含み、 上記第1sin格納手段およびcos格納手段はsinXおよびcos
Xの１つの象限を夫々蓄えており、 さらに、象限信号を受けて、上記象限信号の１つの関数
として上記乗算手段と補数手段とを制御するための象限
手段を含むことを特徴とする関数発生器。 - 【請求項５】請求項４による関数発生器において、 上記第1sin格納手段およびcos格納手段は、符号ビット
なしで、上記sinXおよびcosXを夫々格納し、かつ、上記
象限手段は上記象限信号の１つの関数として上記加算手
段の最上位ビットに符号ビットを与え、 上記補数手段は１の補数を形成し、上記加算手段は、si
nXおよびcosXの１の補数の最下位ビットに符号ビットの
１を加算する手段を含むことを特徴とする関数発生器。 - 【請求項６】請求項１乃至５のいずれか１つによる関数
発生器において、 上記第1sin格納手段およびcos格納手段は、符号ビット
なしで、sinXおよびcosXの１つの象限を夫々記憶し、 また、象限手段を含み、この象限手段は、象限信号を受
け、上記乗算手段を上記象限信号の関数として制御し、
上記象限信号の関数として上記加算手段の最上位ビット
に符号ビットを与え、 上記乗算手段は、上記象限手段の制御の下にsinXおよび
cosXの１の補数を形成するための補数手段を含み、上記
符号ビットは、２の補数を形成するために、上記加算手
段の最下位ビットにも加算されることを特徴とする関数
発生器。 - 【請求項７】請求項１乃至６のいずれか１つによる関数
発生器において、 上記乗算手段は、上記第1sin格納手段およびcos格納手
段に連結された入力端子と上記加算手段に連結された出
力端子を持つ第１マルチプレクサ手段と、上記第1sin格
納手段およびcos格納手段に連結された入力端子と上記
加算手段に連結された出力端子を持つ第２マルチプレク
サ手段と、上記第１および第２マルチプレクサ手段を制
御する制御手段とを含み、 また、上記関数発生器は、上記sinXおよびcosXの補数を
形成するために、上記第１および第２マルチプレクサ手
段と上記乗算および加算手段との間に補数手段を含み、 上記第1sin格納手段およびcos格納手段はそれぞれ上記s
inXおよびcosXの１つの象限を記憶し、 上記制御手段は、象限信号を受けて上記第１および第２
マルチプレクサ手段と上記補数手段とを上記象限信号の
１つの関数として制御するための象限手段を含むことを
特徴とする関数発生器。 - 【請求項８】請求項１乃至７のいずれか１つによる関数
発生器において、 上記乗算手段は、sinYをMUX制御信号に再符号化する再
符号化手段と、sinXとcosXを受けて上記MUX制御信号に
応じて、sinXとcosXと零値のシフトされ、あるいは、シ
フトされなかった値として、複数の部分積を生成するマ
ルチプレクサ手段とを含み、 上記再符号化手段は、sinYをMUX制御信号である零、非
シフト、シフト１信号およびビット対に対する補数に再
符号化し、 上記再符号化手段は第2sin格納手段であり、Ｙによって
アドレス指定されて再符号化されたsinYの関数として、
上記MUX制御信号を格納し、 上記加算手段は和と桁上げを生成するウォーレスの木
と、sin（Ｘ＋Ｙ）とcos（Ｘ＋Ｙ）を生成するために、
上記和と桁上げを加算する最終段の加算器を含むことを
特徴とする関数発生器。 - 【請求項９】請求項８による関数発生器において、 上記マルチプレクサ手段は第１および第２マルチプレク
サ手段を含み、上記加算手段は、上記第１および第２マ
ルチプレクサ手段から入力を夫々受けてsin（Ｘ＋Ｙ）
およびcos（Ｘ＋Ｙ）をそれぞれ出力する第１及び第２
加算手段を含み、 上記再符号化手段は上記第１および第２マルチプレクサ
手段に共通MUX制御信号を与えることを特徴とする関数
発生器。 - 【請求項１０】請求項１乃至９による関数発生器におい
て、 上記乗算手段は第１および第２乗算手段を含み、 上記加算手段は、上記第１および第２乗算手段から入力
を夫々受けて、sin（Ｘ＋Ｙ）およびcos（Ｘ＋Ｙ）の出
力を夫々与える第１および第２加算手段を含み、 また、上記乗算手段は、上記第1sinおよびcos格納手段
に連結された入力端子と上記第２乗算手段の入力端子と
上記第１加算手段の入力端子に連結された出力端子とを
有する第１マルチプレクサ手段を含み、 また、上記乗算手段は、上記第1sinおよびcos格納手段
に連結された入力端子と、上記第１乗算手段の入力端子
および上記第２加算手段の入力端子に連結された出力端
子とを有する上記第２マルチプレクサ手段を含み、 上記乗算手段は、上記第１および第２マルチプレクサ手
段を制御する制御手段を含み、 上記乗算手段は、上記sinXおよびcosXの補数を形成する
ために、上記第１および第２マルチプレクサ手段と上記
第１、第２加算手段との間に、補数手段を含み、 上記第1sinおよびcos格納手段は上記sinXおよびcosXの
１つの象限を夫々記憶し、 上記制御手段は、象限信号を受けて上記第１および第２
マルチプレクサ手段と上記補数手段とを上記象限信号の
関数として制御する象限手段を含むことを特徴とする関
数発生器。 - 【請求項１１】請求項10による関数発生器において、上
記補数手段は、上記第１および第２マルチプレクサ手段
の出力に連結され、上記制御手段によって制御される第
１および第２補数手段と、常に補数演算を行うために、
上記第１補数手段と、上記第２乗算手段または第１加算
手段の一方との間に連結された第３補数手段とを含み、 上記第１、第２および第３補数手段は１の補数を形成
し、そして、上記第１および第２加算手段は、補数化さ
れたsinXまたはcosXの最下位ビットに１を加えるための
手段を含むことを特徴とする関数発生器。 - 【請求項１２】請求項１乃至11のいずれか１つによる関
数において、 上記第2sin格納手段は、再符号化されたsinYをMUX制御
信号として記憶し、 上記乗算手段は、sinXおよびcosXを受けて、上記MUX制
御信号に応じて、sinXとcosXと零のシフトされ、あるい
は、シフトされない値として複数の部分積を生成するマ
ルチプレクサ手段を含み、 上記第2sin格納手段は、ＹとしてsinYの値を格納し、 上記第1sinおよびcos格納手段は、sinXの値の１つの象
限を蓄えるための共通sin格納手段と、cosXのために、
上記共通sin格納手段のsinXの値をアドレス指定するた
めのＸを補数化するための入力補数手段と、各Ｘについ
て１つのワードとして、sinXおよびcosXの１つの象限を
蓄えるための共通格納手段とを含むことを特徴とする関
数発生器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US561,821 | 1990-08-02 | ||
| US07/561,821 US5113361A (en) | 1990-08-02 | 1990-08-02 | Sin/cos generator implementation |
| PCT/US1991/005402 WO1992002872A1 (en) | 1990-08-02 | 1991-07-30 | Sin/cos generator implementation |
Publications (2)
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