JPH05504242A - デジタル信号からアナログ信号へ変換する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタル信号からアナログ信号へ 変換する方法および装置 本発明は、デジタル信号が２進数、有利」には浮動小数点２進数として発生され る、デジタル信号からアナログ信号へ変換する方法および装置に関する。浮動小 数点２進数は、Ｍ個のビットを有する仮数部と、Ｅ個の状態を有する、２を基数 とした指数部とから成る。

例えば、浮動小数点２進数の仮数部が供給されるＤＡ変換器と、該ＤＡ変換器に 後置接続されている。浮動小数点２進数の指数部によって制御される切換可能な 重み付は器とから成るＤＡ変換器装置を用いて、デジタル信号は相応のアナログ 信号に変換され、ここにおいてＤＡ変換器装置には場合によっては許容誤差が付 随する。

上述のような浮動小数点表示は単に、計算機レベルのみならず、ＰＣ、オールデ ジタル増幅器、デジタル前置増幅器および信号プロセッサにおいても使用されか つしばしば算術プロセッサによって支援される。

浮動小数点２進数表示を正しく評価するために、重み付は器は正確に指数部の基 数のべき数において部分切換ないし切換え可能（例えばｌ、ｌ／２．１／４゜１ ／８．１／１６）であるべきであり、このことはしばしば重み付は器における非 常に正確に調整された分圧器回路によって保証される。

その際切換可能な増幅部とも称されるこの切換可能な重み付は器は、浮動小数点 ２進数の指数部によって制御され、その結果常に変換器値の正しいスケーリング が行われないし常に正しい切換段が選択される。

この種のＤＡ変換における問題および欠点は、ＤＡ変換の精度が重み付は器の切 換段のスケーリングの精度に著しく依存していることである。というのはそうで なければアナログスケーリングは浮動小数点２進数の形成の際のデジタル領域に おける換算に相応しないからである。しかし切換段にはしばしな許容誤差が付随 している。十分に高い精度、従って切換段ないしスケーリング段の出来るだけ誤 差の少ない段または出来るだけ僅かな許容誤差を保証するために、切換段は非常 に精密な部品を使用して実現されるかまたは増幅部の分圧器回路（例えば１・１ ／２・１／４　：　１／８　：１／１６）の形成後に正確に調整するための（調 整用）ポテンショメータを用いて構成される。

高精度の部品を用いた解決法は、これら部品が非常に高価である理由からコスト がかかる一方、ポテンショメータを用いた解決法は部品の機械的および熱的な長 時間の安定性に問題を有する。

本発明が基礎とする課題は、請求項１の上位概念に記載の方法を、実質的に正確 な、デジタル信号の、アナログ信号への変換を保証するように発展させかつ改良 することである。

基本的にこの課題は、２進数を許容誤差を補償する少なくとも１つの補正係数と 算術結合することによって解決される。有利にはそれぞれの補正係数ないしそれ ぞれ必要とする補正係数を記憶し、１つまたは複数の異なった２進数に割当てか つ変換すべき２進数自体によって選択する。

２進数として浮動小数点２進数が発生されるとき、浮動小数点２進数の仮数部は 許容誤差を補償する１つまたは複数の補正係数と算術結合される。その場合算術 結合は有利には乗算および／または加算である。

本発明によりＤＡ変換器装置のアナログ部におけるスケーリング段の正確な調整 が省略される。それに代わってＤＡ変換器に供給される仮数値が補正係数との算 術結合によって浮動小数点２進数の指数部によって制御される切換段の不正確な スケーリングに、スケーリング後に正確なアナログ出力値が生じるように（予め ）整合される。これにより切換段の許容誤差は、浮動小数点２進数の重み付けな いしデジタル信号にもはや悪い影響を与えない。

即ちスケーリング段のアナログ調整に代わってデジタル調整が行われる。

更に本発明を用いて、ＤＡ変換器の１つ（ないし複数の）システマチックな変換 誤差自体をＤＡ変換器のデジタル側における適当な補正によって、出力側にデジ タル入力値の正確な変換値が現れるように補正することができる。

仮数値を、増幅器またはＡＤ変換器のその都度選択された切換段の不正確さない し許容誤差に予め整合することによって驚くべき方法で、部品誤差並びに熱的お よび機械的な作用の影響を受けずしかも簡単な方法で高価な構成素子ないし部品 の省略を可能にする簡単な方法が提供される。

２進数の浮動小数点表示では有利には、重み付は器の１つまたは複数の誤差を補 正するための補正係数が記憶されかつ重み付は器の切換段のように浮動小数点２ 進数の指数部によって相応の補正係数が選択される。

このようにして選択された補正係数の算術結合として乗算が有利である。

有利には、浮動小数点２進数の仮数部はその都度２つの補正係数と算術結合され 、その第１の補正係数は（上述のように）浮動小数点２進数の指数部によって選 択されかつ第２の補正係数は仮数部によって選択される。第２の補正係数と仮数 部との算術結合として加算が有利である。第２の補正係数は、ＤＡ変換器のシス テマチック変換誤差自体の（事前の）補正のために用いられる。

２進数が固定小数点表示において発生されるとき。

補正係数は有利には固定小数点２進数自体によって選択される。ここで本発明は 浮動小数点表示における２進数に限定されていないことがわかる。その理由はシ ステマチックなりＡ変換器誤差の補正は同様本発明によって固定小数点数値によ って行われるからである。

更に、本発明は、デジタル信号が有利には、浮動小数点２進数または固定小数点 ２進数として発生されかつＤＡ変換器装置が実質的に、出力側が場合によっては 許容誤差を伴う少なくとも２つの切換段を含んでいる切換可能な重み付は器の入 力側に接続されているＤＡ変換器から成っている、デジタル信号をアナログ信号 に変換するためのＤＡ変換器装置から出発している。

切換段は浮動小数点２進数の指数部によって制御可能である。

これに間して本発明の別の課題は、デジタル信号のアナログ信号への実質的に信 頼できる変換を実施するＤＡ変換器装置を提供することである。

この課題は上述のＤＡ変換器装置において、ＤＡ変換器の入力側を算術計算ユニ ットの出力側に接続し、該算術計算ユニットが変換すべき２道数ないし浮動小数 点２進数の仮数部を許容誤差を補償する少なくとも１つの補正係数に結合するよ うにしたことによって解決される。

このために、切換段に割当てられた補正係数を浮動小数点２進数の指数部および ／または仮数部によってアドレ指定能ないし制御可能なメモリ、有利にはブロダ ラム可能な読み出し専用メモリ（ＦＲＯＭ）にファイルすると有利である。

制御可能なメモリ、殊にＦＲＯＭは、信頼できる櫃準部品として数多くの種類お よび容量のものが容易に入手可能である。そのプログラミングは、１つまたは複 数の計算ユニット装置と同様に簡単にかつ直接的に行うことができる。

更に、切換可能な重み付は器を、ＤＡ変換器の出力電圧を２のべき数のステップ において分圧しかつタップが浮動小数点２進数の指数部によって制御可能である マルチプレクサに導かれている抵抗回路網によって形成すると有利である。更に マルチプレクサの出力側は有利にはインピーダンス変換器の入力側に接続されて おり、インピーダンス変換器の出力側はＤＡ変換器装置のアナログ出力側を形成 している。

更に、変換器装置のデジタル部においてＤＡ変換器および切換可能な重み付は器 の制御を実施し、補正データを有するメモリおよび計算ユニットを含んでおりか つ２進数ないし仮数データの補正、従って重み付は器の切換段の誤差および／ま たはＤＡ変換器のシステマチックな誤差の半自動または全自動調整および補正を 行うデジタル信号プロセッサを設けると有利である。

本発明ＯＤＡ変換方法およびＤＡ変換器装置の実施例および有利な構成はその他 の請求項、以下の説明および図面に示された実施例から明らかである。

第１図は、切換可能な重み付は器を有する公知のＤＡ変換器装置のブロック回路 図であり、第２図は、切換可能な重み付は器の実施例が示されている、第り図の 変換器装置のブロック回路図であり、第３図は、本発明のＤＡ変換器装置のブロ ック回路図であり、 第４図は、スケーリング誤差を補償するためのデジタル信号プロセッサを有する ＤＡ変換器装置のブロック回路図であり、 第５図は、固定小数点２進数から浮動小数点２進数を発生しかつ仮数部を補正す るためのデジタル信号プロセッサに対するフローチャートを示す図であり、第６ 図は、システマチックＤＡ変換器変換誤差が前以て補正されるＤＡ変換器装置の ブロック回路図であり、 第７図は、第３図および第６図の回路装置が組み合わされた回路装置のブロック 回路図である。

第１図には、入力側にＭ個のビットを有する浮動小数点２進数の仮数部が供給さ れる、Ｍ個のビット分解能を有する従来のＤＡ変換器ｌを備えたＤＡ変換器装置 が示されている。ＤＡ変換器の出力側には、浮動小数点２進数の指数部によって 制御されかつＥ個の切換状態をとることができる切換可能な重み付は器または増 幅器２が後置接続されている。

第１図かられかるように、浮動小数点２進数は固定小数点２進数表示におけるＮ 個のビットを有するデジタル信号４から論理処理回路３を用いて発生される。

このために信号４の上位Ｅ個のビットが検査される。

（２の補数表示において）これらＥ個のビットのうち上位Ｍ個のビットが同じで あれば、指数部は値Ｅ−Ｘをとりかっ２の補数はＸ−１ビツトだけ左方向にシフ トされる（第５図参照）。それがらこのようにしてシフトされた数の上位Ｍ個の ビットが仮数部を形成する。

数の上位２つのビットが等しくなければ（いずれのビットも等しくない）、指数 部は零でありかつシフトされない。というのはすべてのビットが有意であるがら である（第５図参照）。

浮動小数点２進数表示を考慮するために、切換可能な増幅部または重み付は器２ は、第２図に示されているように（１，１／２．１／４）、数２のべき数におい て正確に切換可能でなければならない。その場合この装置は、Ｍ＋Ｅ−１個のビ ット分解能を有するリニヤな変換器に相応する変換領域を有する。第２図におけ るＤＡ変換器１では、仮数部は１６ビツトであり、指数部は２ビツトでありかつ デジタル信号４は１９ビツトである。従って指数部は最大４つの種々の状態をと ることができる。この表示の精度は、評価器段／増幅器段の精度、従って許容誤 着に依存している。

切換可能な重み付は器２を実現するための１実施例は、第２図に示されているよ うに、ＤＡ変換器ｌの出力電圧を２のべき敗のステップにおいて分圧し、がっそ の個々のタップがマルチプレクサ６　（ＣＭＯＳスイッチ）に導かれている抵抗 回路網５である。マルチプレクサ６は浮動小数点２進数の指数部によって制御さ れ、その結果書に変換器値の正しいスケーリングが行われる。その際マルチプレ クサ６はこの場合（第３図）４つの異なった状態をとることができる。しかし分 圧回路網５の抵抗７は非常に正確でなければならない。

というのはそうでなければアナログスケーリングは浮動小数点２進数の形成の際 デジタルレンジの換算に相応しないからである。この精度はこれまで、製造時の 抵抗７の正確な調整によってまたは、第２図に示されているように、調整ポテン ショメータ７を用いた、組み込みの際の後からの調整によって実現されていた。

しかしポテンショメータを用いた調整には困難がある。

というのはポテンショメータの調整は切換段の、別の回路段に対する全体の分圧 比を変えるからである９マルチプレクサ６の出力側はインピーダンス変換器１１ の入力側に接続されており、その出力側１２は保持素子１７の入力端に接続され ている。

第３図に示されたＤＡ変換器装置では、スケーリング段、即ち変換器のアナログ 部における抵抗回路網５の抵抗１３−１６の正確な調整は省略される。それに代 わって、従来のＤＡ変換器に供給されるそれぞれの浮動小数点数の仮数値が、乗 算器８における補正係数との乗算によって、スケーリングの後に正しい出力値が 生じるように、不正確なスケーリングに整合される。

その際指数部によって選択されるそれぞれの切換段には、これら切換段の許容誤 差を調整する相応の補正係数が割り当てられかつ補正係数はメモリユニット、こ こではＲＯＭ９にファイルされる。

即ちアナログスケーリングに代わってデジタルスケーリングが採用される。この 方法は、熱的または機械的作用の影響を受けずかつ付加的に蘭単な半または全自 動調整を可能にする。

例えば、回路網５の形成の際に補正係数をめがっそれをＲＯＭ９　（例えばＦＲ ＯＭ／ＲＯＭ等）にファイルし、このメモリを浮動小数点２進数の指数部によっ てアドレス指定しかつそのデータを、仮数データを補正するマルチプレクサ８に 供給することができる。

論理処理回路３およびＲＯＭ９／マルチプレクサ８から成る装置は有利には、指 数部および仮数部におけるデコーディングおよび第４図に示されているように、 １つのユニットにて補正を行うデジタル信号プロセッサ（ＤＳＰ）１０によって 置換することができる。第５図は、固定小数点−２進数から浮動小数点２進数を 発生しかつ仮数を補正するためのＤＳＰに対するフローチャートを示す。更に、 ＤＳＰＩＯはその付加的な論理回路（図示されていない）によって、例えば歪み 率−解析器または別の適当な装置の外部から供給される測定結果に関して、スケ ーリング誤差の半または全自動調整を行うことができる。

このために、信号中の誤差が最小になるまで補正係数がステップ毎に変化される 。それから最終的な値が持続的に記憶される。このことは例えば、ＥＥＰＲＯＭ 、ＥＰＲＯＭまたはバッテリーバッファを有するＳＲＡＭにおいて可能である。

いかに補正の例について説明する： 第３図に示されているように、デジタル信号４は１９ビツトを有し、仮数部は１ ６ビツトを有し、指数部は２ビツトを有している（すべて２の補数）。ＤＡ変換 器は１６ビツトの分解能を有している。マルチプレクサは１６ビツトの仮数デー タを１５ビツト幅の補正データと乗算して新しい１６ビツト幅の仮数データを形 成する。変換器の出力電圧は全出力制御（３２２７６８）の際に１ｖにある。

連鎖分圧器抵抗の基本精度は±１％にあるものと仮定する。

抵抗１３．１４および１５は１％だけ上方にずれており（合計７．０７Ｒン、抵 抗１６は１％だけ下方にずれている（０．９９Ｒ）。

結果的に指数部０を有する最下位の段に対して分圧比Ｔｖｌ＝０．９９／８．０ ６　Ｃ目榎分圧比Ｔｖ＝　１／８）が生じる。従ってこの段は−１，７４％の誤 差を有している。

補正係数の計算。

固定小数点の乗算ではｌより小さい値を有する補正係数しか可能でない。

誤差を上方および下方に補正することができるように、補正係数は誤差のない直 接段１７に対して（指数３）値３２０００にセットされる。その他の補正係数は この係数に対して相対的に計算することができる。

従って上方向への約２％だけの補正が可能である。

すべての値に対して３２０００／３２７６８だけの増幅度変化が生じ、それは信 号の振幅のみを僅かに低減するが、信号の品質を劣化しない。

従って段０に対する補正係数はＫＯ−に３＊ＴｖＯ／Ｔｉ＝＝３２０００＊８． ０６１０．９９／８＝３２７６８　（１５ビツトに丸められている）と計算され る。

入力データ３２７６８に対して次のことが成立つ：仮数部＝３２７６８＋指数部 ＝０ 仮数は係数ＫＯ＝３２５５６と乗算されなければならない。引き続いて１６ビツ トへのカットが行われる固定小数点−乗算では、変換器に対して値３２５６５が 生じる６発生された出力電圧は０．９９３８０４９３２Ｖである。

この電圧はそこで分圧比Ｏによって０．１２２０６７８５１に分圧される。

出力に対する目櫃値は、（増幅度の変化を表している、段３に対する補正係数を 考慮して）３２７６７／ｓ＊ｌＶ／３２７６ｓ＊３２０００／３２７６Ｂ＝ｏ。

１２２０６６５８７Ｖである。

誤差は全出力制御に関して−０，０００１２６５％（＝１９ビット）である。

ＤＡ変換器自体も若干またはすべての信号の系に付随する誤差を有する変換−二 の誤差−はシステマチック誤差と称する−を行うものと仮定すれば、このような 誤差の付随する変換は同様本発明の原理によって、即ちデジタルな事前調整によ フて回避される。その際、デジタル信号がどんな形式であるかは重要でなく、ま たデジタル信号の補正は２進数の所定の表示に限定されていない。

第６図に示されているように、仮数値または固定小数点数値はメモリのアドレス 指定のために利用される。

メモリにおいてすべてのＤＡ変換誤差に対して適当な補正係数がファイルされか つ相応のアドレス指定を介して適当な補正係数が到来するデジタル信号によって 選択される。選択された補正係数は別の算術計算ユニット２１において選択され た仮数値または固定小数点数値と結合される。この結合を加算および／または減 算とすれば、効果的である。従ってＤＡ変換器にＤＡ変換器の誤差に相応して予 めセットされた仮数値または固定小数点数値が供給され、その結果ＤＡ変換器の 出力側におけるアナログ値は正確に、１１６図における回路の入力側のデジタル 値と相応する。

更に第７図には、上述の２つの補正形態の組み合わせが示されており、その際計 算ユニット２１は、計算ユニット８の前または後のＤＡ変換器に通じた信号路中 にある。共通の計算ユニットが上述の計算ユニットの役目を引き受けかつ補正す べきデジタル信号をＤＡ変換器装置における誤差に基づいて選択された補正係数 との乗算および／または加算／減算を用いて予め補償し、その結果回路の出力側 に高精度のアナログ値が現れるようにすると、非常に効果的である。

ＤＡ変換器装置の誤差の計算は決して完全ではない。

本発明を用いて、ＤＡ変換器装置の、ここでは述べない別の誤差も補正すること ができる。また本発明の方法および装置は、唯一のデジタル信号の変換に限定さ れず、多数のデジタル信号またはデジタルデータ流の変換にも使用される。

要　約　嗜 浮動小数点２進数表示におけるデジタル信号をアナログ信号に変換するために、 ＤＡ変換器の重み付は器段は浮動小数点２進数の指数部の基数のべき数に正確に 部分切換ないし切換可能でなければならない。このことは、重み付は段の非常に 正確に調整された分圧器回路のみが保証することができる。課題は、浮動小数点 ２進数表示におけるデジタル信号の、アナログ信号への正確な変換を実施するこ とである。浮動小数点２進数の仮数部は許容誤差を補償する補正係数と結合、有 利には乗算される。ＤＡ変換器の重み付は器のスケーリング段のアナログ調整に 代わってデジタル調整が行われる。ＤＡ変換、デジタル増幅器。

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Claims (16)

【特許請求の範囲】
1. １．デジタル信号が２進数として発生され、かつ該２進数が供給されるＤＡ変換 器装置を用いて変換が行われ、かつ前記ＤＡ変換器装置が場合によっては許容偏 差を含んでいる、デジタル信号からアナログ信号へ変換する方法において、 前記２進数を許容誤差を補償する少なくとも１つの補正係数と算術結合する ことを特徴とするデジタル信号からアナログ信号へ変換する方法。
2. ２．補正係数を記憶しかつそれぞれ少なくとも１つの２進数に割当てかつ変換す べき２進数自体によって選択する 請求項１記載の方法。
3. ３．２進数を、仮数部とＥ個の状態を有する、２を基数とした指数部とから成る 浮動小数点２進数として発生し、かつ浮動小数点２進数の仮数部を許容誤差を補 償する少なくとも１つの補正係数と算術結合する 請求項１または２記数の方法。
4. ４．浮動小数点２進数の仮数部を２つの補正係数と算術結合し、ここにおいて第 １の補正係数を該浮動小数点２進数の指数部によって選択しかつ第２の補正係数 を仮数部によって選択する 請求項３記載の方法。
5. ５．第１の補正係数と指数部との結合として乗算を行い、かつ第２の補正係数と 仮数部との結合として加算を行う 請求項４記載の方法。
6. ６．デジタル信号を固定小数点２進数として発生し、かつ補正係数を固定小数点 ２進数によって選択する請求項１記載の方法。
7. ７．請求項１の方法を実施するためのＤＡ変換器装置（１，２）において、 ＤＡ変換器装置の入力側は、変換すべきデジタル信号を許容誤差を補償する少な くとも１つの補正係数と結合する算術計算ユニット（８，２１）の出力側に接続 されている ことを特徴とするＤＡ変換器装置。
8. ８．補正係数はアドレス指定可能なメモリ（９，２０）にファイルされており、 該メモリは、デジタル信号自体によってアドレス指定可能でありかつデジタル信 号に対応する補正係数はデジタル信号自体によって選択可能である 請求項７記載のＤＡ変換器装置。
9. ９．計算ユニット（８，２１）は乗算器および／または加算器によって形成され ている 請求項７および／または８記載のＤＡ変換器装置。
10. １０．デジタル信号はそれぞれ、仮数とＥ個の状態を有する２を基数とした指数 部とから成る浮動小数点２進数として発生され、かつＤＡ変換器装置は、場合に よってはシステマチックな変換誤差を含んでいるＤＡ変換器（１）から成ってお り、該変換器の出力側は、場合によっては許容誤差を含んでいる少なくとも２つ の回路段を有する切換可能な重み付け器（２）の入力側に接続されており、かつ ＤＡ変換器（１）の入力側は、浮動小数点２進数の仮数部を許容誤差を補償する 少なくとも１つの補正係数に結合する算術計算ユニット（８）の出力側に接続さ れている 請求項７から９までのいずれか１項記載のＤＡ変換器装置。
11. １１．補正係数は、浮動小数点２進数の指数部および／または仮数部によってア ドレス指定可能ないし制御可能なメモリ（９，２０）、有利にはプログラム可能 な読み出し専用メモリ（ＰＲＯＭ）にファイルされている 請求項１１記載のＤＡ変換器装置。
12. １２．切換可能な重み付け器（２）は、ＤＡ変換器の出力電圧を指数部の基数の べき数のステップに分圧しかつタップが、浮動小数点２進数の指数部によって制 御可能であるマルチプレクサ（６）に導かれている 請求項１０および／または１１記載のＤＡ変換器装置。
13. １３．マルチプレクサ（６）の出力側はインピーダンス変換器（１１）の入力側 に接続されており、かつ該インピーダンス変換器の出力側は保持素子（１７）に 接続されている 請求項１２記載のＤＡ変換器装置。
14. １４．ＤＡ変換器装置のデジタル部において切換段誤差の半または全自動調整を 行いかつ算術計算ユニット（８，２１）およびアドレス指定可能なないし制御可 能なメモリ（９，２０）を含んでいるデジタル信号プロセッサ（１０）が設けら れている請求項７から１３までのいずれか１項記載のＤＡ変換器装置。
15. １５．メモリ（９）は、計算ユニット（８）において浮動小数点２進数の仮数部 と乗算結合される補正係数を選択する、浮動小数点２進数の指数部によって制御 され、および／または浮動小数点２進数の仮数部は、計算ユニット（２１）にお いて浮動小数点２進数の仮数部が、付加的に供給されるアドレス指定可能ないし 制御可能なメモリ（２０）から補正係数を選択する 請求項７から１４までのいずれか１項記載のＤＡ変換器装置。
16. １６．算術計算ユニット（２１）は、算術計算ユニット（８）の前または後のＤ Ａ変換器に通じる信号路中に配設されている 請求項１５記載のＤＡ変換器装置。