KR100198865B1 - 디지탈 신호를 아날로그 신호로 변환하기 위한 방법 및 장치 - Google Patents

디지탈 신호를 아날로그 신호로 변환하기 위한 방법 및 장치 Download PDF

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Abstract

부동 소숫점 이중수 표시법으로 디지털 신호를 아날로그 신호로 변환하기 위하여 디지털/아날로그 변환기의 평가기단은 부동 소숫점 이중수의 지수에 의한 정확한 거듭제곱에 의해 부분적 또는 전체적으로 스위치 가능해야만 한다. 이러한 것은 평가기단의 매우 정확히 등가화된 분배회로에 의해 이루어진다. 부동 소숫점 이중수 표시법으로 정확하게 디지털 신호를 아날로그 신호로 변환하기 위하여 부동 소수점 이중수의 가수는 허용오차를 보상하는 보정계수와 결합 바람직하게는 승산된다. 디지털/아날로그 변환기의 평가기의 스케일링단을 아날로그 균등화 대신 디지털 균등화를 실행한다. 이러한 것은 디지털/아날로그 변환, 디지털 증폭기에 이용된다.

Description

디지털 신호를 아날로그 신호로 변환하기 위한 방법 및 장치
본 발명은 특허청구 범위 제1항의 전술부에 의한 디지털 신호를 아날로그 신호로 변환하기 위한 방법에 관한 것이다. 상기 방법은 EP-A-028321에 공지되고, 디지털화 신호 또는 이중수의 단지 일부가 적어도 하나의 보정값과 결합된다. 상기 보정값은 결합되지 않은 디지털화 신호 또는 이중수의 부분에 의해 선택된다. 또한, EP-A-0280321에 의한 디지털/아날로그 변환기 장치(배열)은 두 개의 이상 디지털/아날로그 변환기를 접속된 가산기 하부에 포함한다. 더욱이, 고정 소숫점 이중수의 디지털/아날로그 변환 실행을 가능하게 하는 한편 부동 소숫점 이중수의 정확한 디지털/아날로그 변환은 가능하지 않다.
본 발명에 의하면, 상기 디지털 신호가 이중수 바람직하게는 부동 소숫점 이중수로서 발생된다.
부동 소수점 이중수는 M비트의 가수와 E조건에서 거듭제곱에 의한 지수로 구성된다. 부동 소숫점 이중수의 가수가 공급되는 디지털/아날로그 변환기와 평가기가 부동 소숫점 이중수의 지수에 의해 제어되는 디지털/아날로그 변환기의 하부에 있는 스위치 가능한 평가기로 구성되는 디지털/아날로그 변환기 배열을 이용할 때, 적용할수만 있다면, 디지털/아날로그 변환기 배열은 허용오차에 영향을 받으며 상기 디지털 신호가 대응하는 아날로그 신호로 변환된다.
상술한 부동 소숫점 이중수 표시법은 컴퓨터 시스템에서 뿐만 아니라 퍼스날 컴퓨터, 모든 디지털 증폭기, 디지털 전치증폭기 및 신호처리기에도 쓰이며 산술처리기에 자주 지원된다.
보정될 수 있는 소숫점 이중수 표시법을 위하여 상기 평가기는 지수(예컨대 1, 1/2, 1/4, 1/8, 1/16)의 거듭제곱으로 분배될 수 있거나 또는 각기 완전히 스위치 가능해야 하고 이것은 평가기의 매우 정확히 등가화된 분배 회로에 자주 이루어진다.
이에의해, 스위치 가능한 배율로서 지시될 수 있는 스위치 가능한 평가기는 부동 소숫점 이중수의 지수에 의해 제어되므로 변환치의 보정 스케일링은 항상 이행되고 더 정밀하게 말하면 보정 스위칭단은 항상 선택된다.
이런 종류의 디지털/아날로그 변환의 문제점 및 단점은 다음과 같다. 즉, 부동 소숫점 이중수를 형성할 때 다른 아날로그 스케일링이 디지털 범위에서의 변환에 대응하지 않기 때문에 디지털/아날로그 변환의 정확도가 매우 정확하게 평가기의 스위칭단의 스케일링 정확도에 따른다. 그러나 상기 스위칭단은 허용오차에 자주 영향을 받는다. 충분히 높은 정확도를 확보함은 물론 스위칭단 또는 스케일링단에서 가능한 한 허용스텝 또는 오차를 작게 하기 위하여, 배율에 대한 배분기 회로(예컨대 1:1/2:1/4:1/8:1/1/16)의 구성후 상기 스위칭단은 매우 정확한 정밀 컴포넌트를 이용하여 실현되거나 정밀 발란스를 위한 전위차계(트리밍)로 구성된다.
정확도가 높은 정밀요소를 이용한 해결책이 상기 요소들이 매우 비싸기 때문에 상기 해결책도 비싸지는 한편, 전위차계를 이용한 해결책은 구성 요소의 기계적 및 온도에 의한 긴기간의 안정도의 문제점이 나타난다.
본 발명의 목적은 특허청구범위 제1항의 전술부에 의한 방법을 개선 및 개발하고 디지털 신호를 아날로그 신호로 근본적으로 정확한 변환을 보장하기 위한 것이다.
원칙적으로, 이러한 목적은 상기 이중수가 허용오차의 발란스를 맞추는 적어도 하나의 보정계수와 산술적으로 결합함에 의해 해결된다. 요구된 보정 계수 각각은 바람직하게 저장되며 하나 또는 몇 개의 다른 이중수에 할당되고 이중수에 의해 변환되도록 선택된다.
상기 이중수가 부동 소숫점 이중수로서 발생된다면 그후 부동 소숫점 이중수의 가수는 허용오차의 발란스를 맞추는 하나 또는 몇 개의 보정 계수 또는 보정계수들과 산술적으로 결합되는바 그에의한 상기 산술결합은 적당한 승산 및/또는 가산이다.
본 발명을 이용한다는 것은 디지털/아날로그 변환기의 아날로그 구간에서 스케일링단의 정밀한 발란스가 더 이상 필요없다는 것을 의미한다. 대신에 디지털/아날로그 변환기로 공급되는 가수값은 보정계수에 대한 산술결합에 의해 부동 소숫점 이중수의 지수에 의해 제어되는 스위칭단의 비정밀한 스케일링으로 사전 매칭되는바 이것은 스케일링후 보정계수인 아날로그 출력값이 얻어지는 것과 같은 방법에 의한다. 따라서, 스위칭단의 허용오차는 부동 소숫점 이중수의 평가에, 더 정확하게 말하자면 디지털 신호에 더 이상 악 영향을 끼치지 않는다.
따라서 스케일링 단의 아날로그 발란스 대신에 디지털 발란스가 실행된다.
그와 별개로, 본 발명을 이용함에 의해 디지털/아날로그 변환기의 하나(또는 다수)의 계통 변환오차가 디지털/아날로그 변환기의 디지털 측에서 적당한 보정에 의해 편차가 수정될 수 있도록 디지털 입력값의 정확한 변화값이 출력측에서 유효하게 된다.
비정밀한 가수값의 사전 매칭이나 증폭기 또는 디지털/아날로그 변환기의 각기 선택된 스위칭단의 허용오차에 의해 간단한 방법이 구성요소의 결함 및 온도 및 기계적 영향 및 값비싼 요소 또는 구성을 고려할 때 이에 민감하지 않게 이용될 수 있도록 현저히 만들어진다.
이중수의 부동 소숫점 표시법에 대하여, 평가기의 오차 또는 오차들을 보정하기 위한 보정계수가 저장되며 상기 대응하는 보정계수가 부동소숫점 이중수의 지수에 의해 평가기의 스위칭단과 같이 선택되는 것이 좋다. 승산은 선택된 보정계수로서 이러한 것의 산술 결합에 대해 민감하다.
부동소숫점 이중수의 가수는 두 개의 보정계수와 항상 바람직하게 산술적으로 결합되는바 이에의해 제1 보정계수는 상술한 바와같은 지수에 의해 선택되고 제2 보정계수는 부동 소숫점 이중수의 가수에 의해 선택된다. 가산은 가수에 대해 제2 보정계수의 산술 결합에 적당하다. 제2 보정계수는 디지털/아날로그 변환기에서 계통 변환오차의(사전) 수정을 이용한다.
상기 이중수가 고정점 표시법에서 발생된다면 그후 상기 보정계수는 고정점 이중수에 의해 바람직하게 선택된다. 이러한 것은, 계통의 디지털/아날로그 변환기 오차의 보정이 고정점 이중값에 의해 본 발명에서 또한 이행될 수 있으므로 본 발명이 부동 소숫점 표시법의 이중수를 결근 제한하지 않는다는 것을 의미한다.
더욱이, 본 발명은 디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 변환 배열에 의한 것으로 이에의해 상기 디지털 신호는 부동 소숫점 이중수 또는 고정점 이중수로서 바람직하게 발생되고 디지털/아날로그 변환기 배열은 디지털/아날로그 변환기와 적용할 수 있다면 허용오차에 의해 영향을 받는 적어도 두 개의 스위칭단으로 구성된 스위칭 가능한 평가기의 입력과 결합되는 출력으로 필수적으로 구성된다. 상기 스위칭단은 부동 소숫점의 지수에 의해 제어될 수 있다.
이러한 것을 고려하면, 본 발명의 추가 목적은 디지털 신호를 아날로그 신호로 신뢰할 수 있도록 변환하는 디지털/아날로그 변환기를 제공하는 것이다.
상기 목적은, 디지털/아날로그 변환기의 입력이 산술계산기의 출력과 결합되며 상기 산술계산기는 변환될 수 있는 이중수 또는 부동 소숫점 이중수의 가수를 허용오차를 보상하는 적어도 하나의 보정계수와 결합한다.
이에 의하면, 스위칭단에 할당된 보정계수가 부동 소수점 이중수의 지수 및/또는 가수에 의해 번지 지정될 수 있거나 또는 각기 제어될 수 있는 메모리에 저장된다는 장점이 있고 상기 메모리는 프로그램 가능한 판독작용 메모리(PROM)인 것이 바람직하다.
제어가능한 메모리 특히 프로그램 가능한 판독 전용 메모리는 다양한 다른 유형 및 크기로 신뢰할 수 있는 표준 구성요소로서 제공될 수 있게 얻어질 수 있다. 이러한 것의 프로그래밍은 컴퓨터 계산 배열이나 계산 유니트와 같은 것에 쉽고도 직접 가능하다.
이와는 별개로, 스위치 가능한 평가기는 거듭제곱의 단계에서 디지털/아날로그 변환기의 출력전압을 분배하는 저항기 회로망으로 구성되고 그의 픽-오프(탭)은 부동 소숫점 이중수의 지수에 의해 제어될 수 있는 멀티플렉서에 공급된다. 이러한 것을 위하여 멀티플렉서의 출력은 임피던스 변환기의 입력에 바람직하게 접속되고 상기 출력은 디지털/아날로그 변환기 배열의 아날로그 출력을 나타낸다.
더욱이, 디지털 신호처리기는 변환기 배열의 디지털부에서 디지털/아날로그 변환기와 스위치 가능한 평가기에 의해 제어되도록 제공되고, 보정 데이터 및 계산 유니트에 메모리를 포함하고 그리고 이중수 또는 각각의 가수 데이터의 보정 게다가 반자동 또는 전자동 발란스 및 평가기의 스위칭단 오차 및/또는 디지털/아날로그 변환기의 계통오차의 수정을 실행한다.
본 발명 및 본 디지털/아날로그 변환기의 더욱 개발되고 유리한 배열은 종속항과 도면에 의해 도시된 상세한 설명 및 실시예에 기재되어 있다.
도면의 간단한 설명을 하면 다음과 같다 :
제1도는 스위치 가능한 평가기에 대한 공지된 디지털/아날로그 변환기 배열의 회로 다이어그램.
제2도는 스위치 가능한 평가기의 실시예에 대한 제1도에 도시된 것과 같은 변환기 배열의 회로 다이어그램.
제3도는 본 발명에 따른 디지털/아날로그 변환기 배열의 회로 다이어그램.
제4도는 스케일링 오차의 자동 발란스를 위한 디지털 신호 처리기에 대한 디지털/아날로그 변환기 배열의 회로 다이어그램.
제5도는 고정 소숫점 이중수 및 가수의 보정에서 부동 소수점 이중수를 발생하기 위한 디지털 신호처리기에 대한 플로우 차트.
제6도는 계통의 디지털/아날로그 변환오차의 사전 보정에 대한 디지털/아날로그 변환기 배열의 회로 다이어그램.
제7도는 제3도 및 제6도를 결합한 회로 다이어그램.
제1도는 통상적인 디지털/아날로그 변환기(1)에 대한 디지털/아날로그 변환기 장치를 도시한 것으로서 상기 변환기는 입력단의 M비트에서 부동소숫점 이중수를 수신하는 M비트의 분해능(resolution)을 갖는다. 스위치 가능한 평가기 또는 증폭기(2)는 출력단의 디지털/아날로그 변환기의 하부에 접속되고 상기 증폭기는 부동 소숫점 이중수이 지수에 제어되고 E스위칭 조건을 가정할 수 있다.
제1도에 도시된 바와같이 부동 소수점 이중수는 고정 소수점 이중수 표시법에서 N비트에 대한 디지털 신호(4)에서 논리처리에 의해 발생된다. 이러한 것을 위해 신호(4)의 상부 E비트는 검사된다. 이러한 E비트의 상부 X비트(두개의 구성표시에서)가 같다면 그후 지수는 값 E-X를 취하고 두 개의 구성수는 좌측으로 X-I 비트에 의해 이동된다(제5도에 도시되어 있음). 그후 이러한 방법으로 이동된 수의 상부 M비트는 가수로 형성된다. 상기수의 상부 두 개의 비트가 같지 않다면 그후 지수는 0이고 모든 비트가 의미가 있으므로 이동은 발생하지 않는다(또한 제5도에 도시되어 있다).
부동 소숫점 이중수 표시법의 설명을 위하여 스위치 가능한 증폭 또는 평가기(2)는 제2도에 도시된 바와같이(1, 1/2, 1/4) 거듭제곱으로 완전히 스위치될 수 있어야만 한다. 그후 이러한 배열은 M+E-I 비트의 분해능에 대해 선형변환기와 일치하는 범위의 값으로 커버된다. 제2도에서의 디지털/아날로그 변환기(1)에 대하여 상기 가수는 16비트 폭이고 지수는 2비트 폭이며 디지털신호(4)는 19비트폭이다. 따라서 가수는 최대의 네 개의 다른 상태를 가정할 수 있다. 이러한 표시법의 정확도는 평가기단/증폭기단의 정확도 및 허용오차에 상당히 좌우된다.
스위치 가능 평가기(2)를 실현하는 하나의 방법은, 제2도에 도시된 바와 같은 저항기 회로망(5)으로서, 이는 제곱 단계에서 디지털/아날로그 변환기(1)의 출력 전압을 배분하며 그리고 각각의 픽-오프는 멀티플렉서(6)(CMOS 스위치)로 공급된다. 상기 멀티플렉서(6)가 부동 소숫점 이중수의 지수에 의해 제어되므로 변환기의 보정 스케일링 값은 항상 실행된다. 이렇게 할 때 상기 멀티플렉서(6)는 상기 경우(제3도)에 네 개의 다른 스위칭 조건을 가정할 수 있다. 그러나 분배기 회로망(5)의 저항기는 매우 정밀해야만 되는데 그것은 달리 부동 소숫점을 형성할 때 상기 아날로그 스케일링이 디지탈 영역에서 변환에 해당되지 않기 때문이다. 이러한 정착도는 지금까지 트리밍 전위차계(7)에 의해 제조시 저항기(7)의 정밀한 발란스에 의하거나 또는 구성시 연속한 발란스에 의해 얻어지는데 이것은 제2도에 도시되어 있다. 그러나 전위차계에 의한 발란스는 한 전위차계의 발란스가 다른 스위칭단에 대한 한 스위칭단의 전분배 비율을 변경하기 때문에 달라진다. 멀티플렉서(6)의 출력은 임피던스 변환기(4)의 입력에 접속되고 상기 출력(12)은 차례로 고정요소(17)의 입력에 접속된다.
제3도에 도시된 디지털/아날로그 변환기 배열에서, 스케일링단의 정밀한 발란스 즉 변환기의 아날로그부에서 저항기 회로망(5)의 저항기(13~16)은 생략된다. 대신에 통상적인 디지털/아날로그 변환기에 공급된 각 부동 소숫점수의 가수값은 승산기(8)의 보정계수에 의한 승산을 통해 스케일링부 보정출력값이 나오는 것과 같은 방법으로 비정확한 스케일링에 매칭된다. 이렇게 될 때 지수에 의해 선택된 각 스위칭단은 상기 스위칭 단의 허용오차를 발란스하는 대응하는 보정계수를 할당하며 상기 계수는 메모리 유니트 상기 경우는 영구저장(판독전용) 메모리(9)에 저장된다.
따라서 아날로그 스케일링 대신에 디지털 스케일링이 이용된다. 이러한 방법은 열 또는 기계적 영향에 대해 감도가 좋지않고 그리고 부가하여 반자동 또는 전자동 발란스를 가능하게 한다.
예컨대, 회로망(5)을 구성할 때 보정계수를 결정하고 부동 소숫점 이중수의 지수 E에 의해 번지지정되고 차례로 가수데이타를 보정하는 승산기(8)에 그 데이터를 공급하는 영구저장 메모리(9) 예컨대 프로그램 가능한 판독 전용 메모리/판독 전용 메모리 등에 저장되는 것이 가능하다.
논리처리(3)과 영구저장 메모리(9)/승산기(8)의 배열은 제4도에 도시된 바와같이 가수 및 지수의 디코딩과 한 유니트의 보정을 취하는 디지털 신호처리기(DSP)에 의해 유리한 방법으로 대체될 수 있다. 제5도는 고정 소숫점 이중수와 가수의 보정에서 부동 소수점의 이중수를 발생하기 위한 디지털 신호처리기의 흐름도를 도시한다. 더욱이 상기 디지털 신호 처리기(10)는 보충 논리회로(도시하지 않음)에 의해 타단에서 공급된 타단계수 분석기 또는 또다른 적당한 장치에서 나온 측정결과를 통해 스케일링 오차의 반자동 또는 전자동 발란스를 실행할 수 있다.
이러한 것을 위해 보정계수는 신호의 보정이 최소치에 도달할때까지 차례로 변경된다. 그후 최종치는 영구적으로 저장된다. 이러한 것은 배터리 버퍼에 대한 전기소거식 프로그램 가능한 판독전용 메모리(EEPROM), 소거식 프로그램 가능한 판독 전용 메모리(PROM) 또는 정적 임의 액세스 메모리(SRAM)에서 가능하다.
이하, 보정에 대한 실시예가 설명된다:
제3도에 도시된 바와같이 디지털 신호(4)는 19비트의 폭, 가수는 16비트폭 및 지수는 2비트의 폭(모든 두 개의 보수)를 갖는다. 디지털/아날로그 변환기는 16비트의 분해능을 가진다. 승산기는 새로운 16비트 폭의 가수 데이터를 형성하도록 15비트 보정 데이터에 16비트의 가수 데이터를 곱한다. 변환기의 출력전압은 전 변조(32768)에서 1V 이다. 배분기 연결에서 저항기의 기본 정밀도가 ±1%로 가정하자.
저항기(13, 14 및 15)는 1% 이상(7.07R 정도)만큼 벗어나고 저항기(16)는 1% 이하(0.99R)만큼 벗어난다.
결과는 배분기 율이 지수 0(목표율 = 1/8)에서 최저단에 대한 TvL = 0.99/8.06이다. 따라서 상기단은 -1.74%의 편차를 갖는다.
보정계수 계산 :
고정 소숫점 승산에 대해 보정계수 값 1이 되는 것이 가능하다.
편차의 이상 및 이하치를 보정하기 위하여 오차없는 디렉트단(17)(지수 3)에 대한 보정계수는 값 32000으로 설정된다. 보정계수를 유지하는 것은 상기 계수에 대해 계산할 수 있다는 것이다. 결국 약 2% 이상만큼 보정이 가능하다.
신호의 증폭이 단지 가볍게 감소하는 32000/32768의 증폭으로 변화가 모든 값에서 나오며 신호의 질은 저하되지 않는다.
따라서 단계 0에 대한 보정계수는 KO=K3 * TvO/Ti=32000 * 8.06/0.99/8 = 32566(15비트로 발전됨)로 계산된다.
입력테이타 32767에 대해서는 다음과 같다 : 가수 = 32767; 지수= 0
상기 가수는 계수 KO=32566으로 곱해져야만 한다. 16비트로 연속한 개선에 대해 고정 소숫점 승산에 대하여, 값 32565는 변환기에 나온다. 발생된 출력전압은 0.993804932V 이다.
상기 전압은 분배기단 0에 의해 0.122067851로 배분된다.
출력에 대한 목표치(증폭의 변환에 대해 명백한 단(3)에 대한 보정 계수를 고려함)는 32767/8 * 1V/32768 * 32000/32768 = 0.122066587V 이다.
전 변조를 고려한 상기 오차는 -0.0001265%(=19비트)이다.
디지털/아날로그 변환기는 다소 또는 모든 디지털 신호의 계통적으로 결점이 있는 변환을 또한 실행한다면-이러한 결점은 계통오차로서 설계됨-그후 이러한 결점변환은 본 발명의 원칙 즉 디지털 사전 발란스에 의해 제거될 수 있다. 이렇게 할 때 디지털 신호의 유형은 중요하지 않으며 또한 디지털 신호의 보정은 이중수의 어떤 표시법으로 제한되지 않는다.
제6도에 도시된 바와같이 가수값 또는 고정 소숫점수 값이 메모리를 번지지정하기 위해 이용된다. 메모리에서 모든 디지털/아날로그 변환오차에 대해 적당한 보정계수는 저장되고 대응하는 번지지정을 통해 대략적인 보정계수는 유입 디지털 신호에 의해 선택된다. 선택된 보정계수는 추가 산술계산 유니트(2)에서 선택된 가수값 또는 고정 소숫점수 값과 결합된다. 이러한 결합은 가산 및/또는 감산을 하는데 적당하다. 따라서, 디지털/아날로그 변환기의 오차에 부합되게 미리 조절된 가수치 또는 고정 소수점 수치가 디지털/아날로그 변환기로 공급되어, 디지털/아날로그 변환기 출력의 아날로그 값이 제6도에 도시된 회로의 입력 디지털값과 정확히 일치하게 한다.
마지막으로, 제7도는 상술한 두 개의 보정형태의 결합을 도시하는바 이에의해 계산/유니트(21)는 신호통로에서 계산/유니트 전 또는 후에 디지털/아날로그 변환기를 위치시킬 수 있다. 공동 계산 유니트가 상술한 계산/유니트의 작용을 수행하고 선택된 보정계수를 이용하여 승산 및/또는 가산/감산에 의한 디지털/아날로그 변환기 배열에서 오차를 보정하기 위해 디지털 신호를 사전 보상한다면 정착도가 높은 아날로그 값이 회로의 출력에서 이용되도록 하는 것이 더욱 유용하다.
디지털/아날로그 변환기 배열에서 오차의 계산은 결코 완전하지 않다. 본 발명을 이용함에 의해, 본 명세서에는 기술하지는 않았으나 디지털/아날로그 변환기 배열에서 추가오차는 또한 보정될 수 있다. 더욱이, 본 발명의 방법 및 장치는 단일 디지털 신호의 변환에서 제한되지 않고 반대로 디지털 데이터 또는 디지털 데이터 스트림의 승산의 변환에 이용될 수 있다.

Claims (14)

  1. 디지털 신호를 아날로그 신호로 변환하는 방법에 의해 상기 디지털 신호가 고정 소숫점 이중수로서 발생되고 상기 변환은 이중수가 공급되는 디지털/아날로그 변환기 배열에 의해 수행되고 적용될 수 있다면 상기 디지털/아날로그 변환기 배열은 보정계수에 산술적으로 결합될 수 있는 계통 변환오차에 의해 영향을 받는 디지털 신호를 아날로그 신호로 변환하는 방법에 있어서, 상기 디지털/아날로그 변환기 배열은 단일 디지털/아날로그 변환기(1)로 구성되고, 상기 전고정 소숫점 이중수는 변환오차를 보상하는 상기 보정계수와 산술적으로 결합하는 것을 특징으로 하는 디지털 신호를 아날로그 신호로 변환하는 방법.
  2. 제1항에 있어서, 상기 보정계수는, 저장되고 적어도 하나의 이중수가 항상 할당되고 그리고 자체 변환되는 상기 전 이중수에 의해 선택되는 것을 특징으로 하는 디지털 신호를 아날로그 신호로 변환하는 방법.
  3. 디지털 신호를 아날로그 신호로 변환하는 방법에 의해 상기 변환이 이중수가 공급되는 디지털/아날로그 변환기 배열에 의해 수행되고 적용될 수 있다면 상기 디지털/아날로그 변환기 배열은 허용오차에 의해 영향을 받는 디지털 신호를 아날로그 신호로 변환하는 방법에 있어서, 상기 디지털 신호는 E조건에서 거듭제곱에 의한 가수 및 지수로 구성되는 부동 소숫점 이중수로서 발생되고, 상기 부동 소숫점 이중수의 가수는 허용오차를 보상하는 적어도 하나의 보정계수와 산술적으로 결합되는 것을 특징으로 하는 디지털 신호를 아날로그 신호로 변환하는 방법.
  4. 제3항에 있어서, 부동 소숫점 이중수의 가수는 두 개의 보정 계수와 산술적으로 결합되고, 제1 보정계수는 지수에 의해 선택되고 제2 보정계수는 부동 소숫점 이중수의 가수에 의해 선택되는 것을 특징으로 하는 디지털 신호를 아날로그 신호로 변환하는 방법.
  5. 제4항에 있어서, 승산은 제1 보정계수와 가수의 결합에 의해 실행되고, 가산은 제2 보정계수와 가수의 결합에 의해 실행되는 것을 특징으로 하는 디지털 신호를 아날로그 신호로 변환하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 의한 방법을 실행하기 위한 디지털/아날로그 변환장치에 있어서, 디지털/아날로그 변환기 배열의 입력은 변환되는 디지털 신호를 허용 오차 및/또는 계통변환오차를 보상하는 적어도 하나의 보정계수와 결합하는 제1 및/또는 제2 산술계산 유니트(8, 21)의 출력에 접속되는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  7. 제6항에 있어서, 보정계수는 디지털 신호에 의해 번지지정될 수 있는 번지지정 가능한 메모리(9, 20)에 저장되고, 디지털 신호에 할당한 보정계수는 디지털 신호에 의해 선택될 수 있는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  8. 제6항 또는 제7항에 있어서, 상기 디지털 신호는 E조건에서 거듭제곱에 의한 가수 및 지수로 각기 구성되는 부동 소숫점 이중수로 발생되며 디지털/아날로그 변환기 배열은 적용할 수 있다면 계통변환오차에 영향을 받는 디지털/아날로그 변환기(1)로 구성되며 그의 출력은 적용할 수 있다면 허용오차에 계산되는 적어도 두 개의 스위칭단을 포함하는 스위칭 가능한 평가기(2)의 입력과 접속되고, 그리고 디지털/아날로그 변환기(1)의 입력은 부동 소숫점 이중수의 가수를 허용오차를 보상하는 적어도 하나의 보정계수와 결합하는 제1 산술계산 유니트(8)의 출력과 접속하는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  9. 제8항에 있어서, 보정계수는 부동 소숫점 이중수의 지수 및/또는 가수에 의해 번지지정 될 수 있거나 각각 제어될 수 있는 메모리(9, 20)에 저장되고, 상기 메모리는 프로그램 가능한 판독전용 메모리(PROM)인 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  10. 제8항에 있어서, 스위칭 가능한 평가기(2)는 거듭제곱의 단계에서 디지털/아날로그 변환기의 출력전압을 분배(하락)하는 저항기 회로망(5)으로 구성되고 그의 픽-오프(탭)은 부동 소수점 이중수의 지수에 의해 제어될 수 있는 멀티플렉서(6)에 공급되는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  11. 제10항에 있어서, 멀티플렉서(6)의 출력은 임피던스 변환기(11)의 입력에 접속되고, 그리고 임피던스 변환기의 출력은 고정요소(17)에 접속되는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  12. 제6항에 있어서, 변환기 배열의 디지털부에서 스위칭단 오차의 반자동 또는 전자동 발란스를 수행하고 그리고 제1 및/또는 제2 산술계산 유니트(8, 21) 및 번지지정 가능 또는 각각 제어가능한 메모리(9, 20)를 포함하는 디지털 신호처리기(10)를 제공하는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  13. 제7항에 있어서, 상기 메모리(9)는 상기 제1 계산 유니트(8)의 승산에 의해 부동 소숫점 이중수의 가수와 결합되는 보정계수를 선택하는 부동 소숫점 이중수의 지수에 의해 제어되고, 및/또는 상기 부동 소숫점 이중수의가수는 가산에 의해 제2 계산유니트(21)에서 부동 소숫점 이중수의 가수에 더해짐을 통해 공급될 수 있는 번지지정 가능한 또는 각각 제어가능한 메모리(20)에서 보정계수를 선택하는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
  14. 제13항에 있어서, 상기 제2 산술계산 유니트(21)가 상기 제1 산술계산 유니트(8) 전 또는 후의 디지털/아날로그 변환기에 대한 신호통로에 위치되는 것을 특징으로 하는 디지털/아날로그 변환기 장치.
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