JPH05501772A - 強化ディジタルビデオエンジン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

強化ディジタルビデオエンジン 九叫の背景 この発明は、一般にビデオデータ処理の分野に関し、特にマイクロプロセッサ又 はマイクロコンピュータで使用するのに適当で且つ同時に起きる多数の特殊ビデ オ効果を提供できるビデオ画像データの実時間ディジタルビデオ画像処理方法及 び装置に関する。 従来、例えば、テレビ放送では、コンピュータ図形発生に使用するのに、種々の ビデオ特殊効果発生装置が知られている。種々のビデオ環境下でのビデオ信号の 処理は、ますますディジタル形式に変換されたビデオ信号で行うようになって来 ている。使用できるディジタル装置は、個別に色々な周知の特殊効果を発生でき る。例えば、漸移（ｆａｄｅ）　、ワイプ（ｗｉｐｅ）或はその他のキー挿入の ような周知の現在のビデオ技術により多数の独自のビデオ源を組合わせることが 度々所望される。モザイク効果、ぼんやりさせる（ｂｌｕｒｒｉｎｇ）効果、基 準化（ｒｅａｌ　ｉｎｇ）、拡大縮小（ｚｏｏｍｉｎＦｔ）のような空間的ビデ オ効果を得るために、別のディジタルビデオ装置が知られている。その他のディ ジタル装置は、ウィンドウを発生し、色ルックアップテーブルを使用して広い範 囲の色を得、或は特殊化した図形回路を使用してコンピュータ図形性能を提供す る。 しかしながら、周知の装置は、高価であり、しかもそれ等は主として少数組の効 果のみを発生するので、多数の機能の密接した集成を許容しない。これ等の装置 は、多数の効果を得るのに組合せるべき多数のユニットを必要とし、これは高価 で、度々両立し難い問題を呈する。従来の装置は、共通接続される場合でさえ、 変化に富んだ機能を密接に結合できないので、特殊効果の多くの組合わせを発生 できず、しかも多数の機能の密接した集成を必要とする多くのユニークな効果を 発生量きない、従って、従来の装置は、多数の機能を有する密接な集成を必要と する広く変化に富んだ複雑な複合特殊効果を生じることができない。 主として、従来の特殊ビデオ効実装置は、個別に動作するように設計された装置 を内蔵しており、このため、それ等を慣用のマイクロコンピュータ又は他の特殊 効果装置にインタフェースさせることを困難にしている。更に、ビデオ放送装置 は、同期、クロマバースト等のようなビデオ仕様を最適化するように独自に設計 され、一方、コンピュータ図形装置は、帯域幅、画素解像度等のようなコンピュ ータの特殊な特性を最適化する。従って、従来の装置は、ビデオ及びコンピュー タ間違の特徴を同時に最適化し、コンピュータにフ二一デイング（ｆａｄｉｎｇ ）、混合（ｂｌｅｎｄｉｎｇ）　、範囲閾値等の特徴を制御させない。これは、 また、コンピュータ及びビデオ装！をマイクロコンピュータの環境化でインタフ ェースをしようとするとき、非両立性を生じる。マイクロコンピュータバスに直 接インタフェースする能力は、ビデオ機能をコンピュータｉ能と完全に組合わせ る。これは、増大した柔軟性を有し、且つ複雑なビデオ効果に対してコンピュー タ制御能力を拡大するビデオ処理機能の柔軟な制御を可能とする。 更に、従来のビデオ装置は、主として、特殊なテレビ放送マーケットのような１ つ又は少数の特殊な目的のビデオ環境下、或いは特殊なコンピュータ装置に対す るコンピュータビデオ図形環境下でのみ動作できる。従って、これ等の従来のビ デオ装置は、制限された数のビデオ規格（例えば、ＮＴＳＣ，ＰＡＬ等）内で動 作できるだけである。 従って、この発明の目的は、多数の合成した特殊効果を実時間で経済的に発生ず る新規なディジタルＭ像処理装置を提供することである。 この発明の他の目的は、慣用のマイクロコンピュータで制御され、且つビデオと コンピュータ双方の仕様の両立性を維持しながら慣用のマイクロコンピュータバ ススロットに直接インタフェースするのに適当であり、このため複雑なビデオ効 果に対するコンピュータ制御能力を拡大する新規なディジタル処理装置を提供す ることである。 この発明の他の目的は、存在するどんなビデオ仕様にも合致させるプログラム可 能なタイミング仕様を有する新規なディジタル画像処理装置を提供することであ る。 この発明の他の目的は、実時間でビデオデータのマトリックス変換と共に少なく とも２つの独立したビデオ源のプログラム可能な混合ができるプログラム可能な 画素乗算器マトリックスを有する新規なプログラム可能なディジタル画像処理装 置を提供することである。 この発明の他の目的は、複数のビデオ源の各々に対して優先順位を順次割り当て 、この優先順位を分析して画素毎に軸上に表示源を決定する能力を有するプログ ラム可能な新規なディジタル画像処理装置を提供することである。 この発明の他の目的は、ビデオデータのプログラム可能な多数の軸範囲の閾値決 め及び多数の独立したウィンドウのハードウェア的発生を行う新規なプログラム 可能なディジタル画像処理装置を提供することである。 簡羊に云えば、この発明の一実施例によると、複数の倍数成分ディジタルビデオ データ源を供給する入力手段と、少なくとも２つのディジタルビデオデータ源と プログラム可能な定数の軸時間乗算を行い乗算されたディジタルビデオ源を発生 する倍数要素ディジタル乗算手段とを備えたディジタルビデオ処理装置が提供さ れる。更に、選択されたディジタルビデオ源の１つの倍数成分の各々と各プログ ラム可能な範囲を比較する闇値回路が提供され、そして、各ビデオ源に優先順位 を順次割り当て、その優先順位を分析して表示するためのディジタルビデオ源の １つを選択する優先順位決定回路が提供される。 区画の同車ｌ説朋 更にこの発明の目的及び利点は、添付図面と関連した以下の説明を参照すること により理解できる。 図１はこの発明によるディジタルビデオ画像処理装置の特定の実施例を示す概括 的なブロック図である。 図２はこの発明による図１に示したインタフェース制御器の特定な実施例を示す 詳細なブロック図である。 図２はこの発明による図Ｉに示したビデオ装置制御器の特定の実施例を示すブロ ック図である。 図４はこの発明による図３に示したビデオ入力インタフェースの特定の実施例を 示す詳細なブロック図である。 図５はこの発明による図３に示したアルファバッファ制御回路の特定の実施例を 示す詳細なブロック図である。 図６はこの発明による図３に示したラインバッファ制御回路の特定の実施例を示 す詳細なブロック図である６ 図７はこの発明による図３に示した乗算回路の特定の実施例を示す詳細なブロッ ク図である。 図８はこの発明による図３に示したウィンドウ制御回路の特定の実施例を示す詳 細なブロック図である。 図９はこの発明による図３に示した範囲閾値回路の特定の実施例を示す詳細なブ ロック図である。 図１０はこの発明による図３に示したビデオ優先順位決定回路の特定の実施例を 示す訂細なブロック図である。 図１１はこの発明による図３に示した表示マルチプレクサの特定の実施例を示す 詳細なブロック図である。 図１２はこの発明による図３に示した色ルックアップテーブルの特定の実施例と 示す詳細なブロック図である。 図１３はこの発明による図３に示したマスタクロック発生器の特定の実施例を示 す詳細なブロック図である。 図１４はこの発明による図３に示した絶対タイミング回路の特定の実施例を示す 詳細なブロック図である。 図１５はこの発明による図３に示した相対タイミング回路の特定の実施例を示す 詳細なブロック図である。 図１６はこの発明による図３に示した捕獲マルチプレクサの特定の実施例を示す 詳細なブロック図である。 図１７はこの発明による図３に示したレジスタインタフェースの特定の実施例と 示す詳細なブロック図である。 図１８はこの発明による２つの可能な相互連結例の概括的なブロック図と共に図 １に示したビデオバス手段の特定の実施例を示すブロック図である。 図１９はこの発明による図３に示した乗算回路の特定の実施例を示す概括的なブ ロック図である。 図２０はこの発明による図３に示した乗算回路の特定の実施例を示す概括的なブ ロック図である。 ・−の；　ｔ；日 １２！１はこの発明によるディジタルビデオ画像処理装置１０の特定の実施例を 示す概括的なブロック図である。ディジタルビデオ画像処理装置１０は、図に示 すように、メモリモジュール３０及び入力モジュール４０並びに表示装置４２及 び処理器、コントローラ又はマイクロコンピュータのようなホスト制御装置５０ に接続されたビデオシステムモジュール２０を備えている。例示した実施例では 、ビデオシステムモジュール２０は、随意ドータボードメモリモジュール３０が 装架され、且つ随意ドータボード入カモジュール４０が装架されてもよい中央マ ザーボードである。また、他の構成を使用してもよく、例えば、ビデオ処理器２ ０、メモリモジュール３０及び入力モジュール４０は単一の回路基板に構成して もよい。好適実施例では、ビデオシステムモジュール２０は、ヌーバス（ＮｕＢ ｕｓ）コネクタ２８を介してホストマイクロコンピュータ５０の慣用ヌーバスス ロットに適合するよう構成される。ホストマイクロコンピュータ５０は、例えば 、例示した実施例におけるように、アップルコンピュータ社製のマツキントツシ ュ■コンピュータでもよい。また、他のコンピュータ及びバス構成を用いてもよ い、更に、マイクロプロセッサ又はマイクロコントローラのような他の制御回路 をホスト制御装置５０として使用してもよい、また、例示した実施例のビデオ処 理器２０は、表示コネクタ５２を介して表示装置４２に結合され、この表示装置 ４２は、任意のビデオ規格を使用し、例えばモノクロ又はカラーＣＲＴモニタ、 ＬＣＤ表示器、エレクトロルミネセンス表示器等を含む任意のビデオ表示装置で もよい。また、ビデオシステムモジュール２０は、ビデオバスコネクタ５４を介 して他のビデオシステムモジュール２０を含む外部のビデオ装置又はシステムに 結合してもよい。 システムのためのディジタルビデオデータメモリを有するメモリモジュール３０ は、まず０〜８メガバイトのＶＤＲＡＭ（例えば東芝製）ＴＣ５２４２５６ＶＤ ＲＡＭ＋　ツブを使用）を有するデュアルポートビデオダイナミックランダムア クセスメモリ（ＶＤＲＡＭ）から成るビデオメモリバンク５６を備えている。ビ デオメモリバンク５６は、一般には、４つの８ビツトのディープビデオバンクＡ ＢＣＤ　（アルファ、赤、緑及び青（＾ＲＧＢ）　）に分割され、そしてディジ タルビデオ画像データを保持するために使用される。ビデオメモリバンク５６は 、図示の如く、多重アドレスバス５８（例示の実施例では１０ビツト）及びデー タバス６０（Ｆ！４示の実施例では３２ビツト）を介してアドレス１データバス ３４に接続される。ビデオシステムモジュール２０を介してホストマイクロコン ピュータ５０へまたはそれから、多重アドレスバス５８はビデオデータのアドレ スを可能とし、データバス６０はデータの通過を可能とする。 シリアルビデオデータバス３６は、図示の如く、ビデオメモリバンク５６からビ デオシステムモジュール２０のプログラム可能なビデオシステムコントローラ２ ２に接続される。ビデオシステムコントローラ２２は、一般に、２つの密接に結 合したカスタムチップから成るが、羊−のカスタム内に包含でき、ディジタルビ デオ画像処理装置ｆ　１０のビデオ特殊効果処理能力のほとんど制御し、ビデオ データバス３６上のビデオメモリバンク５６の読出し／書込みを制御する。例示 した実施例では、２つの画素のインタリーブ構成で組織されたビデオバンクメモ リ５６に対してビデオデータの入出力両方を行う双方向６４ビｙｔ〜バス（２対 １のインタリーブされた３２ビツトバス）である、制御バス３８（例示の実施例 では１４８ライニ）、ローアドレス選択、コラムアドレス選択、書込みイネーブ ル、読出し２イイ・−プル、シリアルクロック、及びシリアルイネーブルを含む ビア＋−シスｔムモジュール、２０からピノ１−メモリバンク５６へ制御信号を 供給する。構成レン゛スタ′３（）には、アトトス、・′データバス３４に接続 され、メモリ構成情報（すなわち、設置したメモリめｌ）をビデオシステムモジ ュール２０に供給する。 大カモジュール・１０は、プログラム可能なサンプリング速度で、アナログビデ オのアナログディジタル捕獲分を含む随意の入力信号と発生ずる。入力モジｊ− −ル・１０は、図示の如く、同期ストリソグ回路６２、クランプ回路６４及びシ フト／計数回路００から成るアナログ入力回路に供給される複数（例示の実施例 では３つ）のアナログビデオ入力６８を受（する、３つの人力は、例えば、３包 成分赤（Ｆ（）、緑（Ｇ）、又は青くＢ）、輝度成分及び２つの色成分、或いは 慣用のビデオフォーマ・月・の任意の他の３成分てあり得る。例えば、・１人１ ）を使用して４成分八［えＧ　Ｂの人力を供給してもよい。３−）のアナログ信 号はシフト７・′計数回路６６からアナログ・′ディジタル（Ａ、’Ｄ）変換器 ７０（例えば、ソニー製の３つのモデルＣＸ＾］０９６変換器）に供給され、Ａ 　′Ｄ変換器７０は３つのアナログ信号をサンブリジグし、そして各々をディジ タル化′３ｊ（（例えば各々８ビｙ＋・）に変換゛ず−る。 それから、得られた２４ピツ１へのディンタルデータは、図示の如く、Ａ２・Ｄ 変換器７０から絶縁バッファ７２を通り、２・４ビ！１へデータバス７４を介し てビノトンステノ、モジ′ニール２０のピントシステムコン１−ローラ２２に供 給される。構成レジスタ７７は絶縁バッファ７２を介してデータバス７４に接続 され、パワーアップ中糸別構成情報（例えば、サンプル速度、アナログビ・ノド フォーマットをビデオシステムモジュール２０に供給する。構成レジスタ７７は 、例示した実施例では、パワーアップ中絶縁バッファ出力を消勢し、構成レジス タ７７に接続されたパスラインを読取ることにより読み出される１組のレジスタ から成る。 また、入力モジュール４０は、図示の如く、ライトペン入力、外部１−リガ人力 く例えばライ１〜ベントリガ）、Ｔ’Ｆｌ−ビデオ同期入力、外部ビデオクロン ク人力（例えば、ゲンロック用）、及び双方向シリアル制（３１／′データバス （例えば、慣用のビデオ集ｆｉ回路にインタフェースするための）を含む１組の しジスタを有する。これ等の信号は、駆動バッファ回路７８を通り、制御信号バ ス８０わ介してビデオシステムコントローラ２２に供給される。マルチプレクサ ８２は、図示の如く、同期スｌーリップ回路６２により到来するビデオ信号から 取り出された同期信号又は入力８４からのブラックバース１へ同期信号と、制御 信号バス８６を介してビデオシステムコントローラ２２から供給される選択信号 の制御のもとに、制御信号バス８０を介してビデオシステｌ、コントローラ２２ に供給する。また、制御信号バス８６は、ビデオシステムコントローラ２２から 力制御信号をシフ１−、・′設計回路６６（即ち、基準レベル信号）及びクラン プ回路６４（即ち、クランプウィンドピア信号）に伝送し、また、ザンプルクロ ンク信号及びリセソ１−信号２Ａ［）変ｆＩＡ器７０及び絶縁バッファ７２に伝 送する。 動ｆ１中、同期ス）−リンブ回路６２は、入力アナログビデオ信号から同期信号 を取り出し、この取り出した同期信号をマルチプレクサ８２に供給する。取り出 さ！１−たアナログ信号は、クランプ回路６４に供給され、このクラン７回路６ ４は一Ｉ御倍信号バス８６介してビデオシステムコントローラ２２より供給され る時間ウィンドウ中そのビデオのＤＣレベルを検出する。それから、シフト／計 数回路６６は入力アナログ信号をレベルシフトまたはＪ１数してＡ　／　Ｉ）変 換器７０のために適４ｊな範囲にそのアナログ信号を置く。二のアナログ信号は 、Ａ／’Ｄ変換器７ｏに供給され、ビデオシステムコントローラ２２がらのサン プルクロック信号は、Ａ′Ｄ変換器７０によるアナログ信号のサンプリングを制 御する。この結果得られたＡ／′Ｄ変Ｉ＠器７０からのディジタル出力は、絶縁 バッファ７２と通り、データバス７・１をｌ’ｉしてビデオシステムコント１つ ーラ２２に供給される。マルチプレクサ８２は、ブラックバースト同期信号又は 取り出された同期信号のいずれかを、ビデオシステｌ、：７ンＩ−ｔコーラ２２ に、その制御の下に供給する。その後、ビデオシステムコントーラーラ２２は、 選択さｈた同期信号又はディジタル化さｔ［たビデオデータと関連する１”ＴＬ 同期信号を使用する。 ビデオンステムモジュール２０は、ビデオシステム２２の他に５イシタフエース コン１−Ｖ７ーラ、ニモ重のＤ／Ａ変換器２６、宣言読取り専用メモリ（ＲＯＭ ）８８、及びライニ命令ハ・ｌファ及びシャドウメモリバッファ９０を含む。Ｒ 　Ｏ　Ｍ　８　８及びバッファ９０は、図示の如く、制御バス３８及びアドレス ・′データバス３・１を介してビデオシステムコン斗ローラ２２、インタフェー スコントローラ２・１及びＤ／Ａ変換器２６に接続される。例示した実施例では 、宣言Ｒ　Ｏ　Ｍ　８　８は、２５（−）Ｋビットの電気的に消去可能で、プロ グラム可能なＲＯＭ　（例えば、　ＸＩＣＯＲ社製のＸ２８　（２５６型ＥＥＰ ＲＯＭ　）てあり、これに制御バス３８からのチンブ１択、読取りイオ・−プル 及び書込みイネーブルに制御信号が供給され、またアドレス７′データバス３４ から２６本のアドレス及びデータラインが接続される，ライン命令へソファ及び シャドウメモリバッファ（シャドウランダムアクセスメモリ即ちＳＲＡＭ）９０ は、１２８にバイトのランダムアクセスメモリ（例えば東芝製のＴＣ５２４２５ ６　）を備え、これに制御バス３８からのクロックロー及びコラムアドレス選択 、読取りイネーブル及び書込みイネーブル制御信号が供給され、またアドレス／ データバス３４から１２本のアドレス及びデータラインが接続される。 宣，ｉＲＯＭ８８は、例示した実施例では、公布されたヌーバス協定書に基づく マツキントッレユ　ヌーバス　バスに取ｆ寸けられた任意の回路基板に必要な慣 用のデータを含む．このデータは、情報設定ビデオモード、色及び多数のその他 のパラメータを含む。宣言ＲＯＭ８８は、インタフェースコントローラ２４を介 してシステムをパワーアップする際にポストマノキントラシュ■型コンピュータ にデータを読出させるように構成される。更に、例示した実施例のＥＥＰＲＯＭ は、データを消去させ、そしてソフトウェアの制御の下に再プログラムさせる． また、例示した実施例では、ビデオシステムコントローラ２２は、アドレス、／ データバス３４に接続され、ビデオシステムモジュール２０にシステム構成情報 を供給する構成レジスタ３９を含む．例示した実施例では、構成レジスタ３９及 び３９６は、一端が大地又は供給電圧源に接続され、且つパワーアップ中ビデオ システムコントローラ２０で読出されるアドレス／データバス２４のラインに接 続されたレジスタを構成する。 ライン命令バッファ及びシャドウメモリバッファ９０は、ポス）−マイクロコン ピュータ５０からの情報で負荷してもよい。ライン命令バッファはビデオのライ ン制御によりう、イン用命令を記憶する。ｔｉｔって、ライン命令は、設定を初 期値に戻した７１、ビデオのライン」二のビデオ表示の動作に影響を及ぼず種々 の電流設定を無効にするのに使用される。ライン命令バッファは、例示した実施 例では、１２６にバイ１−を有し、最初の１６個の命令が第１の表示ラインに対 応し、次の１６個の命令が第２の表示ライン等に対応するように構成されている 。シャドウメモリバッファは、システム内部う・ソチの状態を記憶するのに使用 される２にパイ１〜のランダムアクセスメモリ及びシステムにレジスタの最後の 設定を読み出させるバンクアンプを提供するように読出し不可能なレジスタを有 する。 ビデオシステムコントローラ２２は、図示の如く、ビデオデータバス３６、制御 バス３８及びアドレス／データバス３４を介してビデオメモリバンクァ５６に接 続される。また、ビデオシステムコントローラ２２は、また、図示の如く、制御 信号バス８０．８６及びデータバス７４を介して入力モジュール４０に接続され 、制御バス９２及びビデオデータバス９４を介してＤ／Ａ変換器２６に接続され る。双方向ビデオバスコネクタ５４は、別なビデオシステムモジュール２０を含 むビデオシステムコントローラ２２に、付加的ディジタルビデオ源を供給させる 。双方向ビデオバスコネクタ５４は、２本の双方向ディジタルビデオデータバス ９６．９８　（例えば、例示の実施例では４つの８ビットビデオ成分を許容する ３２ピントバス）及びクロック信号、水平同期信号及び垂直同期信号を有する双 方向制御バス１００を介してディジタルビデオデータをビデオシステムコントロ ーラ２２に供給し、そしてそこから取り出す。ビデオシステムコントローラ２２ は、また図示の如く、垂直同期信号ライン１０２及び複合同期信号ライン１０４ を表示コネクタ５２に接続する．ビデオシステムコントローラ２２は、インタフ ェースコントローラ２４を介してホストマイクロコンピュータ５０の制御の下に 、メモリモジュール３０、入力モジュール４０、インタフェースコントローラ２ ４及びビデオバスコネクタ５４からの種々のビデオ源のプログラム可能な軸特開 ビデオ処理を行い、広く変化に富んだビデオ効果を生じる。 主としてビデオシステムコントローラ２２及びホストマイクロコンピュータ５０ 間のインタフェースを制御するインタフェースコントローラ２４は、制御ノ（ス １０６を介してビデオシステムコントローラ２２に接続される。更に、インタフ ェースコントローラ２４は、アドレス／データバス３４を介してビデオシステム コントローラ２２、ビデオメモリバッファ５６、ＲＯＭ８８、ライン命令バ・ソ ファ及びシャドウバッファ９０に接続される。Ｄ／Ａ変換器２６は、アドレス／ データバス３４並びに読出しライン１０８及び書込みライン１１０を介してイン タフェースコントローラ２４に接続される。インタフェースコントローラ２４は 、）くスコネクタ部２８を介してホストマイクロコンピュータ５０に接続され、 バスコネクタ部２８は、例示した実施例ではヌーバスコネクタである。ヌーバス コネクタ２８は、ビデオシステムモジュール２０を直接アンプル社のマツキント ラシュホストコンピュータのヌーバススロットに適合させ、それにより、ホス） 〜マイクロコンピュータ５０にデータを転送させ、そしてそれから送出させる。 ヌーバスコネクタ２８は、多重化された双方向アドレス／データバス１１２（例 えば、例示の実施例では３２ビツト）、双方向制御バス１１４（例えば、例示の 実施例では１２ビツト）及びエロバス１１６（例えば、例示の実施例では４ビツ ト）を介し、ヌーバス規格に従ってインタフェースコントローラ２４に接続され る。また、図示の如く、リセットラインが、ヌーバスコネクタ２８からインタフ ェースコントローラ２４及びビデオシステムコントローラ２２に接続される。 Ｄ／Ａ変換器２６（例えば−ブロークツリー社製のＢｔ４７３　ＲＡＭＤＡＣ） は、ビデオデータバス９４を介してビデオシステムコントローラ２２から供給さ れるディジタルビデオ信号を変換する。その結果得られたアナログ信号は、表示 コネクタ５２を介して表示装置４２に供給される。Ｄ／Ａ変換器２６は、例示し た実施例では、３つのディジタルビデオ成分を３つの出力アナログビデオ成分（ 例えば、Ｒｌａ、Ｂ）に変換する２４ビツトの三重Ｄ／Ａ変換器である。同期信 号、ブランク信号及びクロック信号を含む制御信号は、図示の如く、制御バス９ ２を介してＤ／Ａ変換器２６に供給される。また、ビデオ表示用同期信号は、同 期信号ライン１０２．１０４により供給される。また、Ｄ／Ａ変換器２６は、こ のＤ／Ａ変換器２６内のルックアップテーブルを使用する多くの表示装置の非線 形信号応答を補償するためのガンマ補正を行う。３つのテーブル（すなわち、レ ジスタ）は、アドレス／データバス３４（例えば、８ピッｌ−のデータ及び３ビ ツトのアドレスを有するバスの１１個の最下位ビット）及び読出しライン１０８ 、書込みライン１１０を介し、インタフェースコントローラ２４を通してホスト マイクロコンピュータ５０により負荷され且つ制御される。 図２はアドレス／データバス１１２、制御バス１１４及びＩＤバス１１６上のホ ストマイクロコンピュータ５０からのアドレス、データ及び制御信号を受けるイ ンタフェースコントローラ２４の特定の実施例の詳細なブロック図である。この 情報は、アドレス、データ及び制御信号を発生且つ通過させて、アドレス／デー タバス３４、制御バス３８及び制御バス１０６を介し、ビデオメモリバンク５６ 、及びプログラム可能なビデオシステムコントローラの種々のバ・ソファ及びレ ジスタを負荷するために使用される。更に、インタフェースコントローラ２４は 、バス１１２，１．１４を介してホストマイクロコンピュータ５０にアドレス、 データ及び制御信号を発生する。従って、インタフェースコントローラ２４は、 ホストマ・イクロコンピュータ５０（例えば、例示の実施例ではヌーバスを介し て）及びビデオシステムモジュール２０間の通信を主として制御する。また、イ ンタフェースコントローラ２４は、シャドウＲＡＭ９０の負荷及び読出しを行い 、レジスタ状態の読出しをさせ、アドレスオフセット能力を実行し、タイミング レジスタ保護機能を行い、且つビデオメモリバンク５６のダイナミックＲＡＭを 更新するためのプログラム可能な更新信号を発行する。 アドレス及びデータ情報は、ヌーバスコネクタ２８を介してホスＩ・マイクロコ ンピュータ５０及びアドレス／データ処理回路１１８間の双方向アドレス／デー タバス１１２上に供給される。更に、制御バス】１４上の制御信号、ＩＤバス１ １６上のＩＤ信号は、図示の如く、リセットライン１１３上のリセット信号と共 に、ホストマイクロコンピュータ５０及びヌーバス制御回路１２０間に供給され る。アドレス７／データ処理回路１１８は、データルータ１２２、アドレス処理 器１２４、及びタイミングレジスタ保護回路１２９を備える。更に、１組のＸ及 びＹアドレスオフセットレジスタが、アドレス処理回路１１８に接続される。レ ジスタアドレスは、基礎レジスタアドレス（これは例示の実施例では５ＦｓＦＯ ＯＯＯＯ）からのオフセットを表すＸて省略した形に示している。この規則は後 で使用される。インタフェースコントローラ２４内の全てのレジスタは、図示の 如く、バス１３１を介してアドレス／データ処理回路１１８により負荷される。 アドレス及びデータは、アドレス／データ処理回路１１８のデータルータ１２２ Ｇこ入出ノｊされ、アドレス／′データバス３４を介してビデオシステムモジュ ール２０及びメモリモジュール３０のその他のバッファ及びレジスタに入出力さ れる。更に、アドレス及びデータは、アドレス／′データバス１３０を介してア ドレス／データ処理回路１１８及びシステムメモリコントロー９１２８間に供給 される。図示の如く、デコードされた動作信号は、アドレス／データ処理回路１ １８からノ〈ス１３２を介してシステムメモリコントローラ１２８に供給され、 そして、図示の如く、安全禁止信号が制御ライン１３４を介してシステムメモリ コントローラ１２８を供給される。 図示の如く、有効なアドレス信号が制御ライン１３６を介してヌープ〈ス制御回 路１２０に供給され、そして記憶イネーブル信号が、ヌーバス制御回路１２０か らアドレス／データ処理回路１１８ヘイネーブルライン１３８を介して供給され る。また、ヌーバス制御回路１２０は読出し／書込みイネーブル信号を発生し、 この信号はイネーブルライン１４０によりシステムコントローラ１２８へ供給さ れ、そして、データ読出し又は書込みサイクルをイネーブルにするためのデータ 有効信号を発生し、この信号は制御ライン１４２によりシステムメモリコントロ ーラ１２８へ供給される。−更に、システムメモリコントローラ１２８は、デー タ読出し又は書込みサイクルの完了に応答して承認信号を発生し、この信号は制 御ライン１４４を介してヌーバス制御回路１２０に供給される。図示の如く、ビ デオシステムコントローラ２２に接続された制御バス１０６は、中断ライン１４ ６を介して中断信号をヌーバス制御回路１２０に供給し、制御ライン１４８を介 してビデオＲＡＭ転送要求信号を更新発生器１５６へ供給する。更に、システム メモリコントローラ１２８は、図示の如く、ビデオメモリデータ転送イネーブル 信号及びレジスタデータイネーブル信号を発生し、これ等の信号は、イネーブル ライン】５０及び１５２を介して制御バス１０６に供給される。 インタフェースコントローラ２４は、主として、アドレス及びデータ交換をヌー バスと同期させ、ビデオメモリバンク５６及び種々のシステムレジスタへ又はそ こからの転送を制御する。従って、ホストマイクロコンピュータ５０は、ノ〈ス 内のそのスロットを基板と同一視するＩＤバス１１６上に識別コード＜１０）を 発生することによりデータを転送する。同時に、ホストマイクロコンピュータ５ ０によりアドレス／データバス１１２上に成るアドレスが印加され、続いてデー タが印加され（すなわち、アドレス／データバス１１２はアドレス及びデータ間 で時間多重される）、このデータはアドレス処理器１２４で処理され、有効な基 板アドレスであるかどうかを決定する。有効なアドレスであれば、成る信号が制 御ライン１３６を介してヌーバス制御回路１２０に送られ、ヌーバス制御回路１ ２０て、制御バス１１４からの適当なＩＤ及びヌーバス制御信号と関連して使用 され、記憶イネーブル信号を発生してイネーブルライン１３８を介してアドレス ／データ処理回路１１８に送られる。イネーブル信号に応答して、アドレス／デ ータ処理回路１１８は到来するアドレスを記憶し、次のクロックサイクルで、ヌ ーバスプロトコルで指令されるような適当なタイミングで内部のレジスタに関連 したデータを記憶する。従って、アドレス／データバス１１２は、アドレス／デ ータ処理回路１１８によってデマルチブレックスされる。データルータ１２２は 、主として一組のゲート及びマルチプレクサ／デマルチプレクサから成り、アド レス及びデータを再整列し、それ等を適当なバス３４，１３０に結合し、そのデ ータをアドレスされたビデオメモリバンク又はシステムレジスタに転送する。ま た、アドレスは、また、Ｘ及びＹオフセットレジスタ１２６に記憶された値に基 づきデータルータ１２２によりＸ軸又はＹ軸のいずれかで所定数だけオフセット される。 従って、データルータ１２２は、アドレス及びデータを整列し、ビデオメモリバ ンク５６に記憶するため、或いはビデオシステムメモリ２０の内部レジスタに負 荷するためにアドレス／データバス３４上に発生する。逆に、アドレス／データ 処理回路１１８は、適当なフォーマットにデータを整列し、それをアドレス／デ ータバス１１２上に多重化するデータルータ１２２に、ヌーバスプロトコルに従 って適当な制御信号を発生するヌーバス制御回路１２０を用いて、データをホス トマイクロコンピュータ５０に戻す。ホストマイクロコンピュータヌーバスイン タフェースからのデータを受けるために、アドレス／データ処理回路１１８は、 データ及びアドレス情報を読み出しそして貯留する多のサイクルが、前に記憶し たデータがシステムメモリに転送されると同時にイネーブルライン１３８上でイ ネーブルに信号により開始された後、データ及びアドレスが記憶されるバイブラ インニング（ρｉｐｅｌｉｎｉｎｇ＞技術を使用できる。システムメモリへのデ ータの転送を制御するため、アドレス処理器１２４は、アドレスをデコードし、 システムメモリコントローラ１２８への制御バス１３２土に制御信号を発生し、 システムメモリのアドレスされたセグメント（すなわち、ビデオメモリ、ＥＥＰ ＲＯＮ、システムレジスタ等）を識別する。ヌーバス制御回路１２０は、イネー ブルライン１４０でシステムメモリコントローラ１２８に供給されるデータ有効 信号を発生し、データ及びアドレス情報が記憶され、転送すべき準備ができたこ とを示ず７応答中、システムメモリコントローラ１２８は制御信号を発生し、適 当なシステムメモリ位置へ又はそれからの転送を制御する。転送後、システムメ モリコン斗ローラ１２８は、承認信号を制御ライン１４４を介してヌーバス制御 回路１２８へ送る。 また、システムメモリコントローラ１２８は、アドレス／データバス１３０上に 制御信号を発生し、データルータ１２２によるデータ７、／アドレス情報の多重 化作用を制御する。従−）で、システムメモリコン１−１７−ラ１２８は、シス テムメモリへ及びそれかｔ、のデータを制御する制御信号を発生する。この処理 は、アドレス／データバス１３０を介してデータを負荷されているシステムメモ リコントｔｒ　−ラレジスタ】５４に記憶されたデータによって制御される７ま た、システムメモリコン１−１３−二月２８は、プログラム可能な更新発振器１ ５６をイ１し、この更新発振器１５６は、レジスタ１５４の関連しｆ、：ものに 所望値を負荷することによりプログラム可能な間隔でシステムに搭載されたダイ ナミックＲＡＭの更新サイクルを活性化するための信号を発生ずる。 水下制御信号及び垂直制御信号グ）タイミングを制御するレジスタへのデータの 転送は、アトしス処８！器１２４ｔＳ一体化さノ′Ｌだキーコード保護回路１２ ９によって保護される７保護タイミシググレンスタがアドレスされると、保護回 路１２９に接続されたキーしジスタ１３３が前のデータ負荷サイクルで適当なキ ーコードにより負荷されるまで、システムメモリコンｌ−ローラ１２８を制御す る。保護回路１２９は、制御ライン１３４でシステムメモリコン）・ローラ〕２ ８に接続され、■１つシステムメモリコンｌ−ローラ１２８を抑制する抑制信号 を発生ずる。キーレジスタ１３３が先ずアドレスされ、適゛４１なコードで負荷 されると、抑制信号が発生されなくなり、システムメモリコード１２８は必要な 制御信号を発生し、データを転送できる。従って、この保護回路１２９は、表示 装置４２の水平回路又は垂直回路の偶発的なオーバドライブを保護できる。 図３は、プログラム可能なビデオシステムコン斗ローラ２２の特定の実施例の詳 細なブロック図である。ビデオシステムコンＩ・ローラ２２は、ディジタルビデ オ画像処理装置１０のためのビデすデータの多数の入力源からのビデオデータの 取扱い及びその処理の主要な能力を有する。ビデオシステムコン斗四−ラ２２は 、アドレス７７′データバス３４を介し、インタフェースコンｌ−ローラ２４を 通してビデオシステムコントローラ２２の内部レジスタの負荷により、ホストマ イクロコンピュータ５０でプログラムされる。従って、負荷すべきレジスタのア ドレス及びアトトスされたレジスタの負荷ずべきデータは、アドレス／データバ ス３４を介して、ビデオシステムコントローラ２２のレジスタインタフェース１ ６０に供給される。レジスタインタフェース１６０は到来するフ及びデータ情報 と制御信号をバス１６２に結合し、このバス１６２は、これ等のアドレス及びデ ータ情報に制御信号をビデオシステムコン）・ローラ２２の機能ブロックとｒ！ Ａ達しな内部レジスタの全てに結合する。従って、レジスタインタフェース１６ ０は、ビデオシステムコン（−ローラ２２に内蔵Ｊレジスタの負荷を制御する。 レジスタを負荷するための制御信号は、図示の如く、タイミング信号バス１６８ Ｐ介して相対タイミング回路１６４及び絶対タイミング回路１１６へ供給される タイミング信号を使用して発生される。また、制御信号は、制御バス１０６を介 してレジスタ、インタフェース１６０及びインタフェースコンｌ−ローラ２４間 に供給される。リセット信号はリセットライン１１３を介してレジ２スタインタ フエース７、６０に供給される。また、レジスタインタフェース１６０は、アド レス／データバス３４を介し、インタフェースコン１ヘローラ２４を通してボス １−マイクロコンピコ、−夕５０へ信号の結合及びデータの戻しを制御する。 絶対タイミング回路１６６は、水平及び垂直ブランキングと前後ポーチを含む外 部同期又はビデオ源に任意にロックされるプログラム可能な同期信号を発生ずる 。従−〕で、絶対タタイミング信号クは、広く変化に富んだプログラムされ又は ゲンロフクされた同期及びタイミング信号を有し、はとんど任意のビデオ規格で 発生又は同期できる。これ等の同期及びタイミング信号は、同期バス１７ｏ、複 合同期信号ライン１０４、垂直同期信号ライン１０２及び制御バス９２を介して ビデオシステムコントローラ２２の種々の機能回路に供給される。更に、絶対タ イミング回路１６Ｇは、図示の如く、制御バス１７２を介してビデオ捕獲マルチ プレクサ１９０及び制御バス８６を介して入力モジュール４０へ供給されるビデ オメモリへのビデオデータの捕獲制御するためのタイミング信号を発生する。ま た、プログラム可能なライン、フィールド及びフレーム中断、並びにライｌ−ペ ン中断が絶対タイミング回路１６６により発生される。絶対タイミング回路１６ ６は、クロックバス１８６を介してマスタクロック発生器１８４から供給される システム及び画素クロック信号、バス８０，１００を介して供給される外部信号 、及びイネーブルバス１７４登介して供給される捕獲ウィンドウイネーブル信号 を使用して、同期、捕獲イイ・−プル及び中断信号を発生する。また、絶対タイ ミング回路１６６は、図示の如く、バス】６５を介して相対タイミング回路１６ ４に供給されるタイミング信号と、バス１８２を介してウィンドウ制御回路１７ ６、ライン制御バッファ１７８、乗算器２０２及び色ルックアップテーブル１８ ０に供給される絶対Ｘ及びＹ画素座標信号を発生する。相対タイミング回路１６ ４は、相対ビデオメモリバンク構成を制御し、制御バス３８を介してビデオメモ リバンクの連結を制御してビデオメモリバンクに多くの配列を構成させるプログ ラム可能な回路である。また、相対タイミング回路１６４は、ビデオデータの捕 獲のためにビデオバンクの使用の整合するための制御信号を発生し、そして図に 示すように、この制御信号を制御バス１８８を介してビデオ捕獲マルチプレクサ １９０へ供給される。また、相対タイミング回路１６４は、バス１６５を介して 絶対タイミング回路１６６から供給される絶対タイミング信号を処理し、バンニ ング、ズーミング、モザイキング等のような特殊効果を得るためのビデオメモリ バンクアドレスを発生する。相対タイミング回路１６４内のアドレス中継器は、 新しいアドレスに対して絶対タイミング部により与えられるアドレスの再作成を させる。 また、制御信号が発生されてビデオ入力回路１９２を制御し、幾つかのビデオ源 からのビデオ入力を制御する。相対タイミング回路６４は、図示の如く、絶対タ イミング回路１６６から供給されるタイミング信号、ウィンドウＭ御回路１７６ からのイネーブル信号、並びにクロックバス１８６を介してマスタクロック発生 器１８４から供給されるクロック信号を使用する。 ビデオ入力の回路１９２は、ビデオデータバス３６を介してビデオメモリバンク ５６から、及びデータバス７４を介して接続された入力モジュール３０のＡ／Ｄ ′Ｒｔａ器７０から供給されるビデオデータを処理するメモリデータ及びデマル チプレクサを有する。また、ビデオデータを、ビデオ部５４からディジタルビデ オデータバス９６．９８を介してビデオ入力回路１９２に供給してもよい、これ 等のビデオ源からのデータは、ビデオ入力回路１−９２によって、電気の通って いるＡ　、−’　Ｄバス（ＬＡＤＣ）　１９４　（ＰＡえば、２４ビツト）、電 気の通っているディジタルビット部（ＬＤＩＧ）バス１９６（例えば、３２ビツ ト）、ビデオハス１　（ＤＶｆ）　１９８（例えば、２４ピント）、及びビン１ ヘバス２　（ＤＶ２）２００　（例えば、３２ビツト）を含む幾つかの内部ビデ オバスの１つに供給され、これ等のバスは、図に示すように、乗算器２０２、ビ デオ範囲閾値回路２０４、色ルックアップテーブル１８０、表示マルチプレクサ ２０６及びビデオ捕獲マルチプレクサ１９０に接続される。また、ビデオ入力回 路１９２は、また、１つ、２重及び４重のビットデータの表示のためのビットデ ータの並列−直列変換並びにワードデータの伸長を行う。 デコーディング機能は、圧縮された画像フォーマットの判断及びデコードのため の能力を提供する。図示の如く、ビデオ入出力を制御する制御信号は、制御バス １７３を介して、相対タイミング回路１６４から供給される。更に、ビデオ入力 回路１９２は、アルファバッファデータをデータバス２１４を介してアルファバ ッファ制御回路２１２に供給し、制御信号を制御ライン２１６を介してカラール ックアップテーブル１８０に供給する。 アルファバッファ制御回路２１２は、ビデオメモリバンク５６のアルファバッフ ァ（即ち、４つのビデオバンクの１番目）からの画素値を幾つかのプログラム可 能なモードにおける命令として判断する。アルファ画素命令は、ビデオ表示の制 御を画素ずつを基礎としてさせる画素毎の基準でその他の動作又はモードをイネ ーブル又はディセーブルさせる。アルファバッファ制御回路２１２は、データバ ス２１４を介してビデオ入力回路１９２から供給されるアルファバッファデータ を使用し、制御バス２２１を介して乗算器２０２に供給され、制御バス２９６を 介してビデオシステムコントローラ２２のその他の機能回路に供給されるアルフ ァバッファ制御データを発生して画素ずつを基礎として各機能を制御する。また 、アルファバッファ制御回路２１２は、制御バス２２０を介してビデオ優先順位 決定回路２０８に供給されるアルファバス優先順位データ、及び制御バス２９８ を介してビデオ範囲閾値回路２０４に供給される制御信号を発生する。 ラインバッファ制御回路１７８は、アドレス／データバス３４を介してラインバ ッファ制御回路１７８に接続されているライン命令バッファ９０に蓄積されてい る命令を判断する。また、図示の如く、絶対Ｘ画素座標は、バス１８２により絶 対タイミング回路１６６からラインバッファ制御回路１７８へ供給される。ライ ンバッファ制御回路１７８は、ライン命令バッファ９０から命令を読み出し、走 査ラインがビデオメモリからラインに沿ったプログラムに可能な絶対Ｘ座標で読 み出される前に、その他のモード又は動作をイネーブルに又はディセーブルする 。従って、制御バス２２２を介してビデオ優先順位決定回路２０８に接続された ラインの上及びバス２２４を介して乗算器２０２に接続されたラインの上に制御 信号が発生する。更に、制御バス２２７を介してビデオシステムコントローラ２ ２の種々機能回路に供給される制御信号が発生され、ラインずつを基礎として各 機能をイネーブル又はディセーブルする。 ウィンドウ制御回路１７６は、制御信号を発生し、内部レジスタに負荷された値 を使用して絶対Ｘ及びＹ画素座標空間に４つの矩形ウィンドウ領域を維持する。 Ｘ及び７画票座標は、バス１８２を介して絶対タイミング回路１６６から供給さ れる。ウィンドウ制御回路１７６は、イネーブルバス１７４を介してタイミング 回路１６４．１６６に供給されるウィンドウ捕獲信号を発生し、４つのウィンド ウの各々に対して内部レジスタの値に基づく優先順位信号を発生して４つのウィ ンドウ優先順位バス２２５，２３１，２２８．２２９を介してビデオ優先順位決 定回路２０８に供給される窓の境界を決める。ウィンドウ優先順位は、ウィンド ウ制御回路１７６内で決定され、最高のウィンドウ優先順位信号のみが、ビデオ 優先順位決定回路２０８に通される。 乗算器２０２は、主として１つの画素を表示するのに必要な時間より少ない時間 で乗算を行うことができる９つの専用の符号付き１０×９ピントの高速乗算器の マトリクスをｔｒする０乗算器２０２は、電気の通っているＡ／Ｄビデオバス１ ９４、電気の通−）でいるディジタルビデオボートハス１９６、ビデオバス］、 （ＤＶｌ）１９８及びビデオバス２（Ｉ］Ｖ２）２００、色ルックアップテーブ ル１　（ＣＬＵＴＩ）ビデオバス２３０及び色ルックアップテーブル２　（ＣＬ ［ＩＴ２）ビデオバス２３２を含む６つの入力ビデオ源から選択できる。乗算器 ２０２は、主としてビデオ源に混合した定数を乗じる５乗算器２０２は、ビデオ 源の１つからのデータをマトリクス変換を行い、最高３つのビデオ源のプログラ ム可能な混合を行い、到来する静止したビデオ信号のフレーム平均を行い、そし てビデオデータ源の１つに空間フィルタの作用を実行できる０乗算器２０２は、 アルファ及びラインバッファ制御回路２２０．１７８からの制御及びデータ信号 、並びにビデオ源を使用する。この結果得られた乗算信号は、乗算器ビデオバス ２３４に供給され、このバス２３４は得られた乗算信号をビデオ範囲閾値回路２ ０４、色ルックアップテーブル１８０、表示マルチプレクサ２０６及びビデオ捕 獲マルチプレクサ１９０に供給する。 更に、また、図示の如く、部分和が発生され、表示マルチプレクサ２０６及びビ デオ捕獲マルチプレクサ１９０に接続された部分和バス２３６に供給される。９ つ以上の乗算器を任意に使用してもよく、例えば乗算器の４つずつアレイを使用 して最高１６個の定数値を夫々乗じられる４つの成分を持つ４つのビデオ源を許 容する。 ビデオ範囲閾値回路２０４は、画素ずつを基礎として内部レジスタに負荷された ３組の上側及び下側のプログラム可能な基準値と、バス１９４，１９６，１９８ ．２００，２３０，２３２，２３４に到来するビデオ源データとを比較する。 ３組以上の基準値及び比較は任意に行ってもよい。その比較に基づいて、優先順 位及び源信号が発生され、そして優先順位バス２４０を介してビデオ優先順位決 定回路２０８に供給される。また、ビデオ範囲閾値回路２０８は、入力ビデオ源 の転移すなわち変化を決めるレベルのための優先順位及び源を出力し、このため 、ビデオ範囲閾値回路２０４の出力の変化を生じる比較によりまたプログラム可 能な複数の転移画素優先順位及び源の発生が生じる。 ビデオ優先順位決定回路２０８は、ビデオシステムコントローラ２２のアルファ バッファ制御回路２１２、ラインバッファ制御回路１７８、ビデオ範囲閾値回路 ２０４、ビデオ入力回路１９２、ウィンドウ制御回路１７６及び色ルックアップ テーブル１００から供給される６つの優先順位入力信号を試験し、これ等の各信 号は関連した動的にプログラム可能な優先順位レベル及びビデオデータ源の記号 を有し、各画素に対してどのビデオ源が最高の優先順位を有するかを決定する。 ビデオ優先順位決定回路２０８は、最高の優先順位ビデオ源を表す案内信号を出 力し、この案内信号は表示マルチプレクサ２０６で使用され、最高の優先順位ビ デオ源を出力する。 表示優先順位レベルはプログラム可能であるので、２以上のビデオ源は同じ画素 に対して同じ優先順位レベルを持つことが可能である。この優先順位レベルがそ の画素で最高レベルであれば、その後暗黙の優先順位が使用され、最高の絶対優 先順位が選択される（例えば、例示した実施例では、絶対順位は以下の如き）く ス２２０，２２２，２２５，２３１，２２８，２２９，２０１，２０３，１８１ ゜１８３．２４０に対するビデオ優先順位決定回路２０８への入力の順位である ）。 また、所定の画素に任意の優先順位レベルの競争者がなくてもよいことは可能で ある。この場合、他に何もない場合に表示すべきプログラム可能なデフォルト（ ｄｅｒａｕｌＬ）ビデオデータ源が選択される。また、図示の如く、ビデオ範囲 閾値回路２０４は制御信号を発生し、この制御信号はバス４０６を介してビデオ 捕獲マルチプレクサ１９０に供給される。 表示マルチプレクサ２０６は、選択バス２３８及びデフォルトライン２３つにあ るビデオ優先順位決定回路２０８からの選択信号の制御の下に、表示マルチプレ クサ２０６に接続されたビデオバス１９４，１９６，１９８，２００，２３０゜ ２３２．２３４，２３６のうちの１つからのビデオ源を表示のため選択する０選 択されたビデオ源は、図示の如く、表示のためビデオデータバス９４を介してＤ ／’Ａ変換器２６へ供給され、そしてデータバス２０７を介してビデオ捕獲マル チプレクサ１９０に供給される。 ビデオ捕獲マルチプレクサ１９０はマルチプレクサ及びエンコーダ回路であり、 これ等はビデオメモリバッファ５６の入力側に到達するビデオデータの記憶又は ディジタルビデオボート５４へのデータの供給を制御し、そしてビデオメモリバ ッファ５６又はディジタルビデオボート５４に書込むために適当なフォーマット にビデオデータをエンコードする１図示の如く、入力ビデオ源は、表示マルチプ レクサ２０６のビデオバス１９４，１９６，２００，２３４，２３６及び出力デ ータバス２０７である。制御信号及びタイミング信号は、岬対タイミング回路１ ６６及び相対タイミング回路１６４から制御バス１７２，１８８を介して出力さ れる。また、ビデオ捕獲マルチプレクサ１９０は、信号すなわち２バイト画素デ ータの記憶のためビデオデータの直列−並列変換を行う、更に、ビデオ捕獲マル チプレクサ１９０は、ビデオデータを２つの圧縮された形式、すなわちＹＣｃ及 びＲＧＢ５５５の１つにエンコードし、ビデオデータの単一の成分をビデオメモ リバンク５６のどれか１つに又は４つの全てに記憶する能力を有する。ビデオデ ータバス３６上のデータは、ビデオメモリバンク５６に出力され、ディジタルビ デオデータバス９６．９８上のデータは、ディジタルビデオボート５４に出力さ れる。 色ルックアップテーブル（ＣＬＯＴ）　１８０は、色画素値の再作成、ＣＣＣデ コード、ガンマ補正をさせ、且つハードウェアカーソルモードを行うために設け られている。バス上の絶対Ｘ、Ｙ画素座標、バス２１６及びビデオバス源１９４ 上のＣＣＣビットマツプ信号は、ＣＬＵＴ１８０によって使用される。３つの入 力に基づいて、ＣＬＵＴ１８０は、図に示すように、色ルックアップテーブル１ （ＣＬＵＴＩ）ビデオバス２３０、色ルックアップテーブル（ＣＬＯＴ２）にビ デオデータを出力し、優先順位バス１８１，１８３上にビデオ優先順位決定回路 ２０８に供給される２つの色ルックアップテーブル表示優先順位信号を出力する 。 色ルックアップモードは、３つの色ルックアップテーブル（３つの成分の各々に １つ）を使用する指標値に基づいて出力画素色の選択をさせる。入力ビデオ源の １つからの入力値が、３つの全てのテーブルへの指標として同時に使用される。 それから、指標で表される３つの値が、ビデオバス２３０．２３２の１つに出力 される画素の色成分として使用される８色ルックアップテーブルは２つのやや同 じ半分に分割されるが、しかし両方の半分はより大きな色ルックアップテーブル を得るのに結合できる。ガンマ補正モードは、異なった信号レベルのビデオ電源 の非線形特性を補償させる。ガンマ補正シードにおいて、テーブルの１７２は３ つの独立の色テーブルとして使用され、入力ビデオ源の３つの色成分の各々は、 それ自身の色テーブルへの指標と、して使用される。それから、各指標で表され る値は、色ルックアップテーブル１８０の出力に対する新しい色成分として使用 される６従って、ビデオ源は、個別に補正され、再作成されるその色成分を持つ ことができる。ハードウェアカーソルモードにおいて、色ルックアップテーブル を使用してプログラム可能な連続的に可変する位置で小さな矩形の画素領域を制 御する。 ビデオシステムモジュール２０は、プログラム可能で且つ非常に柔軟性のあるデ ィジタル処理装置であり、このディジタル処理装置は、広く変化に富んだディジ タル特殊ビデオ効果及びビデオ処理が可能である。好適実施例では、ビデオシス テムモジュール２０は、プラグを直接ヌーバススロット、例えばアップルマツギ ントラシュｎシリーズコンピュータに差し込む、ビデオシステムモジュール２０ は、それを実質的に任意のビデオモニタで構成させる全標準ビデオ表示モードを 支持する。入力モジュール４０は、ＲＧＢビデオカメラ５時間軸補正ビデオテー プ又はディスクプレーヤ或いは成分ＲＧＢビデオ信号を発生できる任意のデバイ スのようなビデオ源であり得る外部源からの画像の捕獲を支持する。また、入力 モジュール４０は、ライトベンを支持し、ビデオシステムモジュール２０は、表 示した画像にライトベンの最後の絶対Ｘ、Ｙ位置を保持する。ディジタルビデオ 画像処理装置１０のほとんどの動作は、ディジタル領域で達成され、従って、ア ナログ効果で通常経験されるような部分の損失はない、更に、多くの場合、実時 間で効果が達成され、静止画像、活気のあるコンピュータグラフィック又は実時 間ビデオ源を使用する。ビデオシステムコントローラ２２のプログラム可能なタ イミング同１Ｎ１８４，１６４，１６６のため、ビデオシステムモジュール２０ は、実質的にＮＴＳＣ，ＰＡＬ等のような任意のビデオ規格のタイミング仕様に 一致するように構成できる非常に柔軟なタイミングを有する。タイミングの選択 は、インタレース、リピート、フィールド及び非インタレース発生を含む、イン タレースビデオ信号の発生時、ビデオシステムモジュール２０は、等化パルス及 び鋸歯状パルスを発生できる。ＳＭＰＴＥ、ＶＩＲのような垂直ブランキング期 間又は近接したタイトルでエンコードされたデータは、通常阻止してもよいが、 選択的に通過させてもよい、また、タイミング回路は、外部ビデオ源（ゲンロッ ク）又は外部同期源に同期するように構成してもよい６発生された信号は、到来 したビデオ信号又は同期タイミングと同期する。例示したビデオ信号又は同期タ イミングが放送規格であれば、装置は出力放送規格を生じる。 また、ビデオデータは、慣用のＤ／Ａ変換器２６を仕様してアナログ形式で出力 し、複合アナログ形式へ信号をエンコードできる。装置に接続された他のディジ タルビデオデバイスでディジタルビデオ情報の変換をさせるディジタルビデオパ スポート５４が設けられる。例えば、ディジタルビデオバスは、多数のビデオシ ステムモジュール２０の回路或いは入力又は出力デバイスの直接相互接続させる 。広く変化に富んだディジタル特殊効果は、プログラム可能な乗算器アレイ２０ ２と、モザイク効果（ｍｏｓａｉｃｉｎｇ）　、ビクセライゼーション（ｐｉｘ ｅｌｚａｔｉｏｎ　）、ボスタリゼーション（ｐｏｓｔｅｒｉｚａｔｉｏｎ）、 ソラリゼーション（ｓｏｌａｒｉｚａｔｉｏｎ）−ブレンディング（ｂｌｅｎｄ ｉｎｇ）　、フィルタリング（ｒｉｌＬｅｒｉｎｇ）及びアンチェーリアリング （ｕｎｔｉ−ａｌｉａｓｉｎｇ＞を含むその他の回路によって可能となる。これ 等の視覚効果は、ディジタル領域で発生され、従って、大多数はアナログ回路で 発生することを実質的に不可能である。 モザイク効果は、数は少ないが大きな゛疑似画素”を持つ画像に取り代える。 この効果は、水平又は垂直方向に達成してもよい、疑似画素に対する原画素の大 きさの比は、高度に制御可能で且つプログラム可能である。ビクセライゼーショ ンは、水平方向と垂直方向の両方にモザイクを作ることにより達成される。水平 及び垂直モザイク係数は同一である必要はない、このビクセライゼーション効果 は、生のビデオ混合と関連して使用し、証拠となる同一点をぼんやりさせたり、 テレビジョン表示のため画像を修正するために通常使用される効果を生じること ができる。ボスタリゼーシ３ンは、画像を実際に現れる色の部分集合（ｓｕｂｓ ｅｔ　）。 に制限し、色又は値に密接に関連した領域を同じ画素の色及び値に設定する効果 である。この効果は、ビデオ効果が連続的に可変でき且つ反転できる以外は、写 実的なボスタリゼーション効果と同一である。この効果は、画素の最下位ビット を数学的に切り取る（すなわち、切捨て）ことにより達成してもよい、ソーラリ ゼーションは、また高度にプログラムでき且つ反転できる虚偽色又は疑色効果を 作る効果である。 ビデオシステムモジュール２０は、また非線形のガラスホワイトノイズを発生し 、成る局に同調してないテレビジョンセットで作られたものに同様の表示効果と 作るノイズ発生を提供する。ノイズ発生は、特に濾波するために有効で５他の効 果を制御するのに使用できる。ディジタルシステムモジュール２０は、画像に鋭 い転移を提供するので、成るエーリアリング（ａｌｉａｓｉＢ）すなわち画像ア ーチファクト（ａｒｔｉｒａｃｔ　）が、鋭い転移の結果として、ＮＴＳＣのよ うなビデオフォーマットの画像に現れる。このエーリアリングは、またアンチェ ーリアリングを同時に行っている間漸移（ｆ　ａｄｅ　）及び混合のような機能 を行うことができるビデオシステムモジュール２０の実時間アンチェーリアリン グ能力によって訂正できる。 池の特殊効果は、在来のビデオスイッチャ効果と、垂直及び水平拡大縮小、零次 効果、及び垂直間隔操作を有する画像走査とを含む、ビデオシステムモジュール ２０は、水平及び垂直方向の両方の整数乗５も係数によって個別に画像を拡大縮 小すなわちズーミングすることができる０画像の適当な部分が水平方向のライン に沿って模写され、適当なビデオラインが必要ならば反復される。垂直ミラー効 果は、ビデオシステムモジュール２０によって、底部の半分から逆の垂直順序で 表示の頂部の半分を表示することにより生じることができる。 プル及びブンシュのような普通のビデオ効果は、ビデオ信号を捕獲し、且つ適当 なローリング効果を使用して行うことができる。ビデオ画像、又は選択した色或 いは効果を有する画像の部分を取り去るドロップシャドウ効果を生じることがで きる。ビデオシステムモジュール２０は、また自動操作できる色信号、ＳＭＰＴ Ｅ、時間コード信号及びビデオ信号の垂直期間に挿入され且つそれ等を通過させ 又は除去できるその他のコードのような信号を捕獲できる。ＳＭＰＴＥコードの ようなこれ等のコードのいくらかの部分集合は、同様に発生又は変形できる。 ビデオシステムモジュール２０は、また文字を発生でき、そしてホストコンピュ ータのソフトウェアによってのみ制限される字体（ｆｏｎｔ）　、字形（ｆａｃ ｅ）　、スタイル及びサイズの数を持つ高品質の文字発生を生じるアンチェーリ アリング文字発生モードで動作できる。なお、ビデオシステムモジュール２０は 、このアンチェーリアリングモードの間フェード及び混合のような機能を行う能 力を保持する。 ワイプ（ｗｉｐｅ）　、フェード、ビデオ混合及び閾値決め（ｔｈｒｅｓｈｏｌ ｄｉｎｇ　）のようなその他の特殊なビデオ効果は、ディジタルビデオ画像処理 装置１０を用いて実時間で行ってもよいその他のビデオ効果及び機能である。ワ イプは、１つの画像源から実質的に任意の方法及び速度をもつ他の画像源まで行 われる。フェードは、成る割合いの一方の画像を成る割合いの他方の画像を混合 することにより達成できる。ビデオの混合によりビデオが他のビデオ源をおおう 又は損なわせるように思われる。また、多数のウィンドウを実時間て制御できる 。幾何学的なディゾルプ（ｃｌｉｓｓｏｌｖｅ）　、フェード及び２つの画像源 の混合のような動作は、支持され、且つ１つの画像から次の画像への正方形、円 形、三角形又はその他の形状の遷移を含む、任意のどんな形状又は形状部でも、 一方のビデオ源から他方のビデオ源への切換えの際にプログラムでき、その切換 えを過度に又は柔らかにはすに進めることができる。これ等の効果は、フレーム ずつ、ラインずつ又は画素ずつを基礎として制御できる。 また、ビデオシステムモジュールは、選択された成る割合いの１つの画像を用い 、それを選択された成る割合いの他の画像に加えるブレンド即ち混合動作を有す る。選択された成る割合いの第３の画像を同時にブレンドしてもよい。この第３ の画像は、例えば、成る構成３第１の２つのブレンドにある性質（ｔｅｘｔｒｎ ｅ）を加えるのにしようできる。このビデオの混合は、ディジタルフェーダの制 御又はレベル制御のらとに達成でき、ノイズ発生は、２つの画像のブレンド又は 混合を制御するのに使用できる。閾値設定により、色の成分に付いて成る範囲の 比較ができる。この比較の結果は、例えば、どのビデオ源をスクリーン上の任意 の点に表示するのを制御するためのキーを決定するのに使用できる。ビデオシス テムモジュール２０内の多数のビデオ範囲閾値回路２０４は、“クロマキー”及 び“ルマ（ｌ　ｕｍａ　）キー”のような標準型の外に現在得られないキ一方式 を作るのに論理的にシャドウ領域は、図形画像の頂部に生の“疑似シャドウ”を 作る背景図形の輝度を変えるのに使用できる。 また、画像捕獲能力は、外部アナログ源からま生のビデオ信号をディジタル化し 、そのデータをディジタルビデオメモリ５６に記録する入力モジュール４０によ り得られる。入力モジュール２０と連結するビデオシステムモジュール２０は、 完全な色ビデオフレームを実時間で連続的に捕獲し、そのディジタルデータを実 時間で処理できる０例えば、標準ＮＴＳＣモードは、実質的に到来する任意のビ デオ信号の特性と両立するのに十分な柔軟性のある捕獲率で１秒間に３０回捕獲 できる。ストローブは、ビデオ画像を反復して捕獲し、次の画像を捕獲寸前の短 期間保持することで達成してもよい、ラインずつ又は画素ずつを基礎として生の ビデオ画像の捕獲を制限することにより選択的捕獲が得られる。ビデオシステム モジュール２０は、ＲＧＢ色空間の直接的支持を提供し、ＹＵＶ、ＹｒＱ、及び その他の共通空間で働くように構成できる。 ビデオシステムモジュール２０は、アップルマツギントラシュｎシリーズコンピ ュータの標準表示モードを含む多くのコンピュータ表示モードを有する。また、 アップル標準を含む色ルックアップテーブル動作は、表示が１６万色のパレット から多数のユーザが選んだ色を示す場合に支持される。これ等のモードでは、画 像自身のための少量のメモリを使用して、色の合理的な選択を得ることができる 。 これ等のモードは、一般に、１．２．４及び８ビツトの色ピックアップテーブル モードと呼ばれる。更に、ビデオシステムモジュール２０は、９ビツトの色ルッ クアップテーブルフォーマットを有する。１ビツトの色ルックアップテーブルモ ードでは、画像メモリの単一ビットは、各々が２４ビツトのＲＧＢ精度で規定さ れる２つの色のうちのどれを各画素で表示すべきかを決定する。２ビツトモード は、ｍｅメモリの２ビツトを使用し、各々が２４ビツトのＲＧＢ精度で規定され る４つの色のうちのどれを各画素で表示すべきかを決定する。４ビツトモードで は、画像メモリの４ビツトのグループは、各々が２４ビツトのＲＧＢ精度で規定 される１６個の色のうちのどれを各画素で表示すべきかを決定する。８ビツトモ ードは、画像メモリの８ビツトのグループを有し、各々が２４ビツトのＲＧＢ精 度で規定される２５６個のうちのどれを各画素で表示すべきかを決定する。９ビ ツトモードは、画像メモリの９ビツトのグループを有し、これは２つの異なる方 法で使用できる。すなわち、それは各々が２４ビツトの精度で規定される３８４ 個の色のうちのどれを各画素で表示すべきかを決定し、また、それは最初の２５ ６個が２４ビツトの精度で規定され、次の２５６個が１６ビツトの精度で規定さ れる５１２個の色のうぢのどれを各画素で表示すべきかを決定する。 更に、両方の色を同時に表示してもよい直接画素表示モードが提供され、その唯 一の制限はスクリーン上の画素の数である。直接画素表示は１６ビツトモードで 提供され、ここで、１６ビツトのグループは、赤、緑及び青成分の各々に対して ５ビツト、その重みが変化するアルファビットとして指定された１ビツトの４つ の部分に処理される。このモードは、またＲＧＢ５５５モードとして知られてい る。また、緑成分が６ビツト（元の５ビツトプラスアルフアビツト）を使用する ｎ　Ｇ　Ｉ３５６５モードが提供される。また、３２ビツトモードが提供され、 ここで３２ビツトのグループが４つの部分、すなわち赤、緑及び青成分の各々に 対する８ビツトと、その意味を可変であるアルファビットして指定されている残 りの８ビツトとして処理される。このモードは、またＲＧＢ８８８モードとして 指定される。ディジタルビデオ画像処理装置１０は、画素ずつを基礎として行う ことができる広く変化に富んだ強化効果のために８ビデオのアルファバイトを使 用できる。３組の８ビツトだけが色情報のなめ使用されているので、このモード は、また時々２４ビツトモードと称される。また、スクリーン上の任意の場所の 色をそのまわりの色に影響させる濾波動作が提供される。濾波動作は、各場所で 選択された色空間成分に影響することができる。メモリモジュール３０を使用し て、例示した実施例りディジタルビデオ画像装置１０は、慣用のビデオＤＲＡＭ の形で最高８メガバイトのビデオメモリを含むことができる。このメモリは、シ ステムアドレス空間で隣接しており、連続するラスクラインがメモリ内で等距離 離間している。このライン間の距離は、ローバイト（ｒｏｍｂｙｔｅ）と呼ばれ 、均一である。 また、ビデオメモリは、入力モジュール４０のＡ／Ｄ変換器７０を使用して画像 を捕獲するために使用できる。 ビデオメモリは、４つのバンクＡ、Ｂ、Ｃ及びＤに分割される。これ等のバンク は、常に表示できる画像を保持する。ビデオメモリがら表示するとき、多くの異 なったモードが可能である。最大直接前方モードは、Ｂ、Ｃ及びＤバンクがらの 赤、緑及び青成分に寄与する。その他のモードは、ただ単一のバンクから又は連 結成いは組合った多数のバンクから表示してもよい９例えば、Ａ及びＢバンクは 、独立した８ビツト／画素バンク（例えば、８ビツト色ルックアップテーブル） 、又は単一の１６ビツト／画素バンク（例えば、ＲＧＢ５５５）　として働くよ うに組合わせできる。また、各バンクを水平に又は垂直に連結できる６例えば、 ２つのＩＫｘｌＫ８ビットバンクは、２つの個別の８ビツトバンクとして、ＩＫ ×２に８ビツトバンクとして、２ＫＸＩＫ８ビツトバンクとして、又はＩＫ×ｌ Ｋ１６ビツトバンクとして処理できる。Ａ及びＢバンクがこの例で使用されるな らば、これ等のバンクは、赤、緑及び青成分データを表示するために使用される 。 更に、バンクデータを表示できる方法に、非常に柔軟性がある。バンクデータは 、色ルックアップテーブル（ＣＬＵＴ）画像を表すことができ、その場合、各画 素値は、ＲＧＢ色に対する指標を表す、バンクデータを直接画素と組合わせるこ とができ、その場合、各画素は直接色を表す赤、緑及び青成分を有する。また、 各バンクはＹＣｃ（この表示法はＹＵＶ又はＹＩＱに対して不十分である）、Ｄ ＹＵＶ、又はＣＣＣ画素（これ等はＹＣｅ又はＲＧＢ画素の形に圧縮される）を 表すことができる。 各バンクのための位置及びタイミングは、絶対スクリーン位置と開運して独立を 変えるための水平及び垂直モザイク係数を有する。水平及び垂直ズーム係数と水 平及び垂直モザイク係数は、そのアスペクト比を変えてもよいように独立してい る。ビデオシステムコントローラ２２は、色々の表示源を操作し、表示優先順位 を使用して画素基準により画素上のそれ等の表示することが出来る。従って、任 意の所定の画素で、最高の優先順位表示源が、ビデオ優先順位決定回路２０８に よって選択される０例えば、オーバラップする２つの矩形のウィンドウがあれば 、最高の表示優先順位を有するウィンドウは、それが丁度頂部にあるように表示 される。ビデオシステムコントローラ２２が２つのフォーマット、すなわち２４ ビツトのＲＧＢ又は８ビツトのグレースケールの１つで制御できる７つの異なる 表示源がある。８ビツトの表示源が選択されると、８ビツトが赤、緑及び青成分 の各々にコピイされ、従って２４ビツトのグレースケール表示源が得られる。 ２４ビツトデータを発生する３つの固定したフォーマット源に、２４ビツトグレ ースゲールデータを発生する３つの固定したフォーマット８ビツト源がある。Ｉ ３の異なる表示源は、生のＡ／Ｄ、生のディジタルイン、ビデオバス１、ビデオ バス２、ＣＬＵＴＩ、ＣＬＯＴ２、乗算器出力、部分和出力、デフォルト色１、 デフォルト色２、アルファチャンネルの生のディジタル、ビデオバス２アルフア チヤンネル、及び不完全な部分和出力である。最初の７つのこれ等の表示源は、 ７つの二重フォーマット源である。次の３つのこれ等の表示源は、３つの固定し た２４ビット源である。最後の３つのこれ等の表示源は、３つの固定した８ビツ ト源である。 アナログの生のビデオを入力モジュール４０に供給でき、アナログ信号は、Ａ／ Ｄ変換器７０により２４ビツト（８ビツトは赤、８ビツトは緑、８ビツトの青） に変換してもよい、これ等の２４ビツトは生のＡ／Ｄビデオバス１９４　（ＬＡ ＤＣ）におかれ、ＲＧＢ表示源の１つとして選択できる。３２ビツトのディジタ ルビデオボート５４は、生の３２ビツトのディジタルデータ（生のディジタルイ ンバス１９６ＬＤＩＧ）　ｐ受けることができる。これは、例えば他のビデオシ ステムモジュール２０の出力からのものである。このデータの下位２４ビツトは 、ＲＧＢ表示源として選択できる。上位８ビツトは、輝度を表すのに使用でき、 ８ビツト表示源として選択できる（これは２４ビツトに拡張される）。ビデオシ ステムコントローラ２２は、２つの内部ビデオバスすなわちビデオバス（１）１ ９８及びビデオバス（２）２００を含む。ビデオバス上１）は、２４ビツトＲＧ Ｂデータ経路であり、ビデオバス（２）は、３２ビツトＡＲＧＢデータ経路であ る。これ等のデータ経路は、データ経路の正に生のＡ／Ｄ及び生のディジタルの ようなディジタルビデオ情報を搬送する。しかしながら、この場合、ビデオバス 上の情報源は、ビデオメモリバンク５６からやってくる。 また、ビデオシステムコントローラ２２は、色の見出しを２４ビットＲＧＢデー タ源２３０，２３２に拡大できる２つの色ルックアップテーブル（ＣＬＯＴ）を 含む、更に、各ＣＬＵＴは１６Ｘ１６、又は３２Ｘ３２．２４ビツト画像を表示 するハードウェハカーソルモードを生じることができる。これ等のＣＬＵＴ源２ ３０．２３２は、ＲＧＢ表示源のうちの２つである。また、乗算器２０２の出力 は、表示源として使用できる。成るモードでは、バス２３６上の乗算器アレイ和 の上位８ビツトは、部分和出力を表し、グレースケール表示源として使用できる 。各々２４ビツトＲＧＢ色を表すレジスタを有する２つのデフォルト色レジスタ により２つの付加的ビデオ源が提供される。デフォルト色の両方とも表示源とし て使用できる。 図４は、図示の如く、主として入力駆動器２６４及び入力選択回路２６６と共に シリアルデータマルチプレクサ２６０及びビデオ経路マルチプレクサ２６２を備 えたビデオ入力シンタフエース１９２の特定の実施例の詳細なブロック図を示す 。シリアルディジタルビデオデータは、赤、緑及び青成分のための４つの成分バ ス２６８，２７０，２７２，２７４から成るシリアルビデオデータバス３６を介 してビデオメモリバンク５６からシリアルデータマルチプレクサ２６０に供給さ れる。更に、バス１７３を介して相対タイミング回路１６４からシリアルデータ マルチプレクサ２６０へ一組の制御信号が供給され、そしてまた、−組の制御レ ジスタ２８０は、ＤＹＵＶモードの初期値を有する。シリアルデータマルチプレ クサ２６０は、シリアルビデオデータバス３６からのシリアルデータを再度多重 化し、それを１２８ビツトのビデオデータバス２２６を介してビデオ経路マルチ プレクサ２６２に供給する。制御信号バス１７３はＤＹＵＶモードを始動するた めの制御ラインを含み、データバス２２８は、ＤＹＵＶデコード化デー少データ アルデータマルチプレクサ２６０からビデオ経路マルチプレクサ２６２に供給す る。また、図示の如く、制御信号バス１７３は制御信号をビデオ経路マルチプレ クサ２６２に供給する。 また、制御信号バス２８２を介してビデオ経路マルチプレクサ２６２に接続され ている一組の接続レジスタ２８１が、ビデオ経路マルチプレクサ２６２に接続さ れる。制御レジスタ２８１は、バス１６２を介してレジスタインタフェース１６ ０により負荷され（図３参照）、それによりビデオ入力インタフェース１９２の プログラム可能な制御を行う表示バンクモード制御レジスタである。ビデオ経路 マルチプレクサ２６２は、ビデオ画素データをデコードし、そのビデオ画素デー タを、制御レジスタ２８１の状態に応じて、ビデオデータバス１　（ＶＤＩ）　 １９８及びビデオデータバス２（ＶＤ２）２００に供給する。更に、ビデオ経路 マルチプレクサ２６２は、ビデオ優先順位決定回路２０８に接続されている優先 順位バス２０１及び２０３上に表示優先順位及び源信号を発生できる。また、ビ デオ経路マルチプレクサ２６２は、バス２１４を介してアルファバッファ制御回 路２１２にアルファバッファデータを供給し、色ルックアップテーブル１８０に 接続されたバス２１６上に色ルックアップモード制御信号を発生する。 また、制御レジスタ２７９の制御の下にビデオボートビデオデータバス９６の１ 力又は双方を選択する入力選択回路２６６が設けられる。図示の如く、結果とし て得られる選択された入力は、生の出力ディジタルビデオボートバス１９６に供 給される。更に、制御レジスタ２８１は、出力２０６を通して個別に各バンクに 対する色ルックアップビットモード（すなわち、１．２，４．８ビツトモード） を決定するシステム回路に供給される制御信号（Ｄ８レート）を決定する。更に 、図示の如く、入力モジュール４０のＡ／Ｄ変換器７０からの生のビデオデータ は、バス７４を介して入力駆動器２６４に供給され、この入力駆動器２６４は、 生のＡ７・’Ｄ（ｌ＾ＤＣ）バス１９４に生の入力ビデオを出力する。 図５は一組の制御レジスタ２９０に接続された主としてロジックアレイから成る アルファバッファ制御アレイ２８８を有するアルファバッファ制御回路２１２の 特定の実施例の詳細なブロック図であり、制御レジスタ２９０は、アルファバッ ファ制御アレイ２８８にプログラム可能な制御情報を供給する６更に、図示の如 く、アルファバッファデータが、バス２１４を介してビデオ入力インタフェース １９２からアルファバッファ制御アレイ２８８に供給される。アルファバッファ は、画像データを含むことができるビデオメモリバンク５６のうちのバンクめ簡 単なものであり、またアルファバッファデータは、命令源として使用できる。こ れ等の命令は、乗算器２０２のための混合値の制御、乗算器２０２への入力の制 御、源及び優先順位値の発生の制御、及びビデオ範囲閾値回路２０４への入力の 制御を含み、画素ずつを基礎として表示を変えることができる。アルファバッフ ァ制御アレイ２８８は、図示の如く、制御バンク２２１を介して主として乗算器 ２０２に供給される制御信号を画素ずつを基礎として発生ずる。更に、画素捕獲 制御信号が、ライン２９２を介してランドウ制御回路１７６に供給され、アルフ ァ捕獲シフトクロックイネーブル信号が制御ライン２９４を介して相対タイミン グ回路１６４に供給される。−組のイネーブル捕獲信号が２制御バンク２９６を 介して表示マルチプレクサ２０６に供給され、−組のイネーブル及び閾値信号が 、バス２９８を介してビデオ範囲閾値回路２０４に供給される。また、優先順位 及び源信号が、制御バス２２０を介してアルファバッファ制御アレイ２８８から ビデオ優先順位決定回路２０８に供給される。 図６は、図示の如く、命令バッファ３００、ライン制御デコーダ３０２、−組の 制御レジスタ３０６．３］、２、及び結合器３０８を有するラインバッファ制御 回路１７８の特定の実施例の詳細なブロック図である。命令バッファ３００は、 アドレス／データバス３４を介してライン命令バッファ９０からライン命令を受 ける。ライン命令バッファ９０は、信号が命令バッファ３００から供給されてい る間、付加的命令情報を読み込み出来るようにデュアルポートされている。また 、絶対タイミング回路１６６から制御バス１８２に出力され、各バッファの動作 を制御する制御信号が、命令バッファ３００に供給される。命令バッファ３００ は、命令バス３１０を介してライ〉・制御デコーダ３０２に命令信号を供給し、 そして画素のＸ位１が、制御バス１８２を介してライン制御デコーダ３０２に結 合される。また、バス１６２を介してレジスタインタフェース１６０で負荷され （図示せず）、ラインバッファ制御回路１７８のプログラマビリティを可能とす るモード制御レジスタ３０６に接続される。ライン制御デコーダ３０２は、図示 の如く、バス２２４を介して乗算器２０２に、ラインずつを基礎として制Ｗ信号 （ｗｆも、水平走査ライン当たり最高１６個の命令）を発生し、且つバス２２７ でビデオシステムコンｌ−ローラ２２に供給される幾つかの付加的サブスキャン 命令信号を発生ずるうまた、ライン制御デコーダ３０２は、結合器３０８に供給 され、そしてライン制置優先順位１．ベルレジスタ３１２からの優先順位信号と 結合される源信号を発生し、結合器３０８は、ｉ先順位バス２２２を介してビデ オ優先順位決定回路２０８に供給される優先順位及び源選択信号を発生ずる。 図７は乗算器マｌ−リクス回路２０２の特定の実施例の詳細なプロ・ンク図であ り、この乗算器マトリクス回路２０２は、例示の実施例では、主として１０×９ ビン１−乗ｒ１．器の３×３アレイ３１２（例えば、！〕×ｍのより大きなアレ イを使用してもよい）、ビデオマルチプレクサ３１４、定数マルチプレクサ３１ ６、乗算器制御回路３１８、定数プリスケール乗算器３２０、及び出カマルナプ レクサ３２２を有する。８ビツトのアルファバッファ定数は、バス２２１を介し てアルファバ・・ノファ制御回路２１２から２つの独立したマルチプレクサへ、 ホワイトノイズデータ信号として供給される。アルファバッファ定数は、画素ず つを基礎として変更してもよい。混合比ブリスケール係数は、混合比スケール係 数レジスタ３２３からマルチプレクサの１つに供給され、そしてラインバッファ 混合定数は、バス２２４を介して他のマルチプレクサに供給される。これ等の２ つのマルチプレクサの選択は、乗算器制御回路３１８からの信号並びにバス２２ ４を介するラインバッファ制御回路１７８からの信号に応答する。２つのマルチ プレクサの出力は、図示の如く、定数プリスケール乗算器３２０に供給される。 従って、定数プリスケール乗算器３２０は、９つの機能の１つを実行することが できる。すなわち、それはアルファバッファ定数によりレジスタ値を基準化し、 それはアルファバッファ定数によってランダムノイズ値を基準化し、それはアル ファバッファ定数によってアルファバッファを生じるアルファバッファ定数を基 準化し、それはラインバッファ定数によってレジスタ値を基準化し、それはライ ンバッファ定数によってランダムノイズ値を基準化し、それはラインバッファ定 数によってアルファバッファ定数を基準化し、それはノイズ源によってレジスタ 値を基準化し、それはノイズ源によってガウスノイズに従う同じノイズ源を基準 化し、そしてそれはノイズ源によってラインバッファ定数を基準化することがで きる。 定数プリスケール乗算器３２０の結果は、バス３２５を介して乗算器制御回路３ １８に供給される１代表的に、プリスケールレジスタ係数は、フレームずつを基 礎として変化する。その後プリスケールされた係数は、バス３３５を介して乗算 器制御回路３１８から乗算器定数マルチプレクサ３１６に供給される。その後乗 算器定数マルチプレクサ３１６は、必要ならば、バス３３５に供給される制御信 号及びバス３３４上のビデオマルチプレクサ３１４からの制御信号の制御の下に 、ブリスケールされた定数を使用して定数レジスタ３３８を無効にする。 また、図示の如く、アルファバッファ制御回路２１２から乗算器制御回路３１８ にバス２２１を介して一組の制御信号が供給される。また、制御信号が、バス１ ８２を介して絶対タイミング回路１６６から及び制御バス２２４を介してライン バッファ制御回路】７８から乗算器制御回路３１８に供給される。また、−組の 乗算器制御レジスタ３２４は、図示の如く、乗算器制御回路３１８に接続さね、 乗算器モード、源及びフォーマットを制御する。図示の如く、乗算器制御回路３ １８は、制御バス３２６を介してビデオマルチプレクサ３１４を制御し、また制 御バス３２８を介して乗算器アレイ３１２及び制御バス３３０を介して出力マル チプレクサ３２２を制御する。従って、乗算器制御回路３１８は、乗算器入力源 レジスタ、フォーマットレジスタ及び定数源レジスタを含む乗算器制御レジスタ ３２４に応答して、乗算器アレイ３１２に対するビデオ源及び定数の選択並びに 乗算器アレイ３１２の入力及び出力の両方の形式を制御する。 また、６つのビデオ源データバス１９４，１９６，１９８，２００．２３０゜３ ３２が、バス３４３を介する乗算器出力のフィードバックであるフィードバック 源と共にビデオマルチプレクサ３１４に接続される１図示の如く、乗算器制御口 ８３１８の制御下にあるビデオマルチプレクサ３１４は、ビデオ源の成分の任意 の組合わせを選択しくタイミングの束縛内で）、乗算器アレイ３１２に印加すべ き最高３つの完全な源信号を発生し、そしてそのデータを整列して適当なシーケ ンスのデータを一組のデータバス３３２を介して乗算器アレイ３１２に供給する 。また、ビデオマルチプレクサ３１４は、ホワイト又はランダムノイズ信号を発 生し、この信号はデータバス３３４を介して乗算器定数マルチプレクサ３１６に 供給される０乗算器定数マルチプレクサ３１６は、定数値（Ｋｌないしに９）を 、−組のデータバス３３６を介して乗算器アレイ３１２に供給する６図示の如く 、定数値（Ｋｌ−に９）は、レジスタインタフェースコントローラ１６０から、 乗算器制御回路３１８から供給されるアルファバッファ定数、乗算器制御回路３ １８から供給されるラインバッファ定数を負荷される一組の定数レジスタ３３８ （２組の定数Ｋｌ−に９に対するレジスタが設けられている）で供給してもよく 、又は乗算器アレイ３１２に印加すべき値を、ホワイト又はランダムノイズ信号 或いはビデオ源データバス１９４及び１９６から得てもよい、従って、定数は、 ビデオメモリバンク（ＶＤ２）、生の外部ビデオ源（ＬＤＩ［；）　、ノイズ、 定数レジスタ、ラインバッファ、又はアルファバッファからのものでよい。ビデ オシステムコントローラ２２は、高度にプログラム可能な実時間（画素レート） ビデオ処理を実行する。これ等の乗算器は、変換モード、混合モード、８ビット ２−Ｄフィルタモード、１６ビツト２−Ｄフィルタモード、変換−混合モード、 混合−変換モード、及び１６ビツトフレームアキユミユレータモードで動作して もよい１両フィルタモードは、ブレグラム的に９タツプ又は１８タツプフイルタ モードを使用してもよい。１８タツプフイルタ、混合−変換、及び変換〜混合モ ードは、１つの画素期間で２−）の完全な乗法サイクルを実行する。各入力及び 出力は、用途に応して符号付き又は非符号付きとして規定される。変換及び利得 定数は、２の補数１０ビア）−値に記入される。ビデオ信号Ｒ，Ｇ、Ｂ及びＹは 記入されず、直行色差成分（Ｃ及びＣ）は符号を付けろｈ、全てが８ピント値で ある。乗算器アレイ３１２は乗算結果を一組のデータバス３４２を介して一組の ３つの加算回路３４０に供給する。制御バス３２８を介して乗１ｊＬＷＨ制御回 路３１８がら供給される制御信号は、フォーマット（即ち、符号付き又は非符号 付き）及び乗算のビット分解能（＋１０ち、より低い分解能で利用できるより大 きな速度を持っ１ないし９ピッ１−）を制御する６例示した実施例では、乗算器 アレイ３１２は、最高３つのビデオ源の入力ビデオ源画素成分値を最高９つの入 力の一定値を乗算し、そして−組の加算回路３１１０で乗算器の各水平列の結果 を加算する。図示の如く、加Ｘ回路３４０の各々は、３つの関連した乗算器出力 め結果を合計しくすなわち、３つの乗ｙ１．器の各水平列を合計する）、その結 果を一組のデータバス３４４を介して出力マルチプレクサ３２２に供給する。図 示の如く、付加的加算回路３４６は、各加算回路３４０の和を加え、マトリクス 合計を発生し、その１６個の最上位ビットは部分和を形成し、これは部分和出力 （ＰＳＯ）バス２３６に供給される。部分和出力を使用して、乗算器２０２のフ ィルタモード能力を提供する。更に、フィードバック出力は、各加算回路３４０ の出力の８ビツトを組合わせることにより提供され、１画素期間中の２つの乗算 サイクルを実行するのに使用される２４ビツトの乗算器フィードバックビット源 を得る。乗算器制御回路３１８の制御下にある出力マルチプレクサ３２２は、合 計した乗算器出力を乗算器出力バス２３４上に適当なフォーマットで出力する。 変換モードでは、３×３マトリクス変換を１つのビデオベタ１ヘルで行い、他の ビデオベクトルを生じる０乗算器入力源レジスタは、全て変換モードの間同じビ デオ源に設定されるべきである。この幾つかの例は、記憶したＹＣｃ（例えば、 ＹＩＱ又はＹＵＶ　）画像を出力表示のためのＲＧＢに変換すること、ＲＧＢ入 力を蓄積又はルマ／クロマキーイングのためのＹＣｃ（色又はＢ／Ｗ）に変換す ること、或いはＲＧＢ又はＹＣｃベクトルの色軸回転をＲＧＢ’又はＹＣｃ’に 変換することである０乗算器アレイ２０２は、利得係数を適当に設定することに より３つの画像をブレンドすなわち混合することができる。 各画像成分は利得係数成分（定数）と乗算され、その結果得られた３つの成分は 共に加算されて新しく混合された画像成分を生じる。これは、３つの色軸の全て に対して行われる。利得係数は、８成分のにベクトル（すなわち、Ｋｌ＋　Ｋ４ ．　Ｋ、；に２．ＫＳ、Ｋｌ；Ｋｆｆ、に、、Ｋｌ）として規定され、そして代 表的に、３つの乗算器入力源は、同じ値に設定される。プログラム可能な混合の 式は、マトリクス乗算器アレイ内の９つの混合定数を表す以下のに１ないしに、 で示される。 赤土カー隅＊赤入力１ 緑出カーに、＊緑入力１ 前出カーに、＊青入力１ 第３の入力は、誤りの項として使用され、入力における画像の１つの品質を増す かもしれない。２つの画像の減算は、第１の利得ベクトルの＋０．５への設定、 第２の利得ベクトルの−０５への設定、及びＤＣオフセットであるべき第３の入 力を伴う。フェーディングは、利得係数が時間の間数であるブレンディングと同 じである。他の利得が減少する間一方の利得が増大するならば、第１の画像は、 ゛第２の画像が覆れてゆく間フェードインする。 ８ピッ＋−２−Ｄフィルタモードでは、乗算器２０２は、Ｎフレーム期間中、１ ×Ｎから最高１８×Ｎまでのたたみ込みすなわち８ビツトバンクのフィルタを達 成できる。各画素クロック中、成るバンクの水平ラインに沿ったデータは、乗算 器アレイ３１２の定数と画素ずつを基礎として乗算される。その積は、部分和入 力バンクからの値と加算され、その結果得られた和は、部分和出力バンクに出力 される。このモードは、３つのバンクを同時に使用する。一方のバンクはフィル タに対するデータを保持し、他方のバンクは部分和入力を保持しくこれは最初に 全て零とされるべきである）、第３のものは、部分和出力用の予定である。１フ レ一ム時間後、部分和出力バンクのデータは、ＩＸＩないし１８×１のたたみ込 みの結果である。その後このデータは、次のバス上の部分和入力として使用され 。 そして、前の部分和入力バンクが、常に次のバスに対する部分和使用バンクとし て使用される。連続するバスは、バンクオフセットレジスタを使用して部分和入 力データを１ラインシフトしなければならない、Ｎバス後、濾波作用が完了する 。 ２つのバンクが部分和値に使用されるため、乗算器２０２は、一度２４ビット色 画のうちの最高８ビツトバンクのみを濾波出来る。第１の２つのバンクが濾波さ れる間（各々に対してＮフレームを用いる）、第３のバンクのデータが取り換え られなければならず、そしてその後、第３のバンクがそのＮフレームの閉背後に 取り換えられている間濾波したデータを保持しているバンクの１つが取り換えら れる。ａｉ波作用は、画素クロックがＶＣＬＫレートの１／２より早いとき、最 後９ＸＮのたたみ込みに制限される。 １６ビツト２−Ｄフィルタモードでは、乗算器２０２は、Ｎフレーム期間中、Ｉ ＸＮから最高１８×Ｎの同権すなわち８ビツト外部源のフィルタを達成できる。 各画素クロック中、外部源の水平ラインに沿ったデータが、乗算器アレイ３１２ の定数と画素ずつを基礎として乗算される。その積は、部分和入力バンクからの 値と加算され、その結果得られた和は、部分和出力バンクに出力される。このモ ードは、４つのビデオメモリバンク５６を同時に使用する。２つのバンクは部分 和入力を保持し、そして第２の２つは部分和出力用の予定である。ｌフレーム時 １ｍｆ＆、部分和出力バンクのデータは、外部入力データ上での１×１ないし１ ８×１のたたみ込み結果である。その後、このデータは、次のバスの部分和入力 として使用され、そして前の部分和入力バンクが次のバスに対し部分和出力バン クとして使用される。連続するバスは、バンクオフセットレジスタを使用して、 部分和入力データを１ラインシフトする。Ｎバス後、濾波作用は終了する。 １６ビツトフレームアキユムレータモードでは、一連の８ビツト外部画像が、画 素ずつを基礎として１６ビツトバンク対に合計される１通常の動作では、このモ ードは、１６ビツトバンク対に数値のオーバフローが検出されないので、２５６ フレームのみの間イネーブルにされる。このモードは、４つのビデオメモリバン ク５６の全てを同時に使用する。２つのバンクは前の相入力を保持し、且つ第２ の２つは、新しい和出力のための宛て先である。４つのバンクの全てが和の値の ため使用されるので、乗算器は、このモードの外部源からのデータのみを累積で きる。このデータは、生のＡ／Ｄバス１９４又はディジタルビデオバス１９６か ら到来できる。濾波作用は、画素クロックがＶＣＬＫレートの１／２より早いと き最高９ＸＮたたみ込みに制限される。 画素クロックが、ＶＣＬＫレートの１／２又はそれ以下に設定されるとき（すな わち画素クロック分周器レジスタが零でない）、乗算器アレイ３１２は、各画素 の２倍を使用してもよい、変換及び混合は、乗算器アレイ３１２の使用を多重化 することにより、単一の画素期間中に達成できる６従って、乗算器アレイ３１２ は、全ての定数レジスタに対して対をなす組を有する。また、第１の動作の出力 は、第２の動作中の源マルチプレクサへの入力である。変換−混合モードは、例 えばＹＣｃ画像をＲＧＢ画像に変換し、それから他のＲＧＢ画像と混合するため に有効である。ＹＣｃ画像は、第１の動作でＲＧＢ色空間に変換され、それから 混合動作の間源入力番号１として自動的に使用される。源入力番号２及び３は常 に混合中におけるように働く、混合−変換モードは、例えば２つのＹＣｃ画像を 混合し、それからＲＧＢに変換するのに有効である。３つの入力源からのＹＣＣ 画像は、成分ずつ混合され、それからその結果をＲＧＢ色空間に変換してもよい 。 区８はウィンドウ制＃回路１７６の特定の実施例を示す詳細なブロック図であり 、このウィンドウの制御回路１７６は、主として、図示の如く、−組の４つの矩 形ウィンドウ発生回路３５０，３５２，３５４，３５６及び捕獲ウィンドウ回路 ３５８を備えている０画素Ｘ及びＹ座標位置は、制御信号バス１８２を介してウ ィンドウ回路３５０，３５２，３５４，３５６及び３５８の各々に接続され、そ してそれ等は、画素が５つの限定可能なウィンドウの各々の限定されたウィンド ウ内又は外にあるかを決定するのに使用される。ウィンドウは、５つの可能性の ハードウェア限定ウィンドウの各々に対してプログラム可能なレジスタを負荷す ることにより決められる。矩形ウィンドウの発生回路３５０，３５２．３５４゜ ３５６は、各−組の比較器３００及び、関連したレジスタを有するイネーブル回 路３６８から成る。矩形ウィンドウ発生回路３５０内に示すように（回路３５２ ゜３５４及び３５６は基本的に回路３５０と同じである）、比較器３６０は各々 、Ｘ及びＹ矩形開始レジスタ３６２と、Ｘ及びＹ矩形終了レジスタ３６３を有し 、これ等はＸ及びＹ座標の各々に対するウィンドウの開始値及び終了値を決める 。 Ｘ及びＹ座標値は、比較器３６０に供給され、レジスタ３６２，３６３に記憶れ ている開始境界値及び終了境界値と比較される。その後各比較器３６０からの信 号は、イネーブル回路３６８に供給され、このイネーブル回路３６８は、イネー ブルさ？すると、矩形ウィンドウ優先順位トベルルジスタ３６４に記憶された優 先順位値及び矩形ウィンドウ表示源しジスタ３６６に記憶された表示源値を各優 先順位バス２２５．２３１，２２８．２２９に出力し、それにより優先順位及び 源値をビデオ優先順位決定回路２０８に供給する。更に、４つの矩形ウィンドウ 発生回路３５０，３５２，３５４．３５６の各々に対して、両比ｆ！器３６０の 出力の論理的反転及びそれ等の出力状態の論理的反転を個別に規定する値が制御 レジスタ３６つに負荷されており、これはウィンドウのどの領域が制御されるか を決定する。捕獲ウィンドウ回路３５８は、−組の比較器３７２及びイネーブル 回路３７４を備えている。比較器３７２は、Ｘ及びＹ座標値をレジスタ３７０． ３７１に記憶されｆ、−高値及び低値と比較し、Ｘ及びＹ座標値が記憶さｊまた 座標値の範囲１刊こあれば、比較器３７２はイネーブル１３号をイネーブルに回 路３７４に供給し、このイネーブル回路３７４は、制御バス１７４に一組の捕獲 ウィンドウ制御信号を発生し、この信号は絶対タイミング回路１６６及び相対タ イミング回路１６４に供給される。 図９はビデオ範囲閾値回路２０４の特定の実施例の詳細なブロックであり、この ビデオ範囲闇値回路２０４は、主としてマルチプレクサ３８０．経路マルチプレ クサ３８Ｇ、３つの比較器３９０、機能ルックアップテーブル、及び画素転移制 御部を備えている。アルファバッファ制御回路２１２からの源選択値は、制御バ ス２９８を介して経路マルチプレクサ３８６に供給される。更に、入力モード及 び源フォーマットデータが、範囲閾値入力モードレジスタ３８２及び範囲閾値源 フォーマノｌ−レジスタ３８４から夫々経路マルチプレクサ３８６に供給される 。 ８つのビデオ源バス１９４，１９６，１９８，２００．２３０．２３２，２３４ 、及び生のディジタルボート入力のアルファ成分の赤と緑及び青の部分和が経路 マルチプレクサ３８６の入力に結合され、この結合マルチプレクサ３８６は制御 バス２９８からの選択信号に応答して７つの入力ビデオ源の１つを選択し、源デ ータをレジスタ３８４で選択されたフォーマットで出力ビデオデータバス３８７ に供給するくまたは、それ等の８ピッｌ−成分のうちのどれでも１つを２４ビツ トに拡大する）、出力ビデオデータバス３８７は、選択された源の３つのビデオ 成分を、各々８ビデオバスで、３つの色成分ＲＧＢを表ず比較器３９０に供給す る。 各比較器３９０は、範囲開鎖ハイレジスタ３８８から上側境界及び範囲閾値ｔコ ーレジスタ３８つから下側境界の入力を含み、このため各画素色成分が高及び低 境界値を比較され、それがこれ等の２つの値で決まる総括的な範囲内にあるがど うかを決定する。レジスタ３８８．３８９は、レジスタインタフェース１６０を 通る値で負荷される。比較器３９０の出力は、その後機能ルックアップテーブル ＲＡＭへのアドレスとして使用され、このＲＡＭは、レジスタインタフェースバ ス１６２を介してプログラム可能である。機能ルックアノブチ−プルの出力は、 優先順位及び源信号を表示し、これ等の信号は、図示の如く、画素転移制御部に 供給される。また、制御レジスタ４０２は画素転移制御部に接続される。それが ら、機能ルンクアンプテーブルから供給された優先順位及び源信号の状態の転移 が検出されるとき、画素転移制御部は、制御レジスタ４０２に応答して機能ルッ クアップテーブルからの優先順位及び源信号をプログラム可能に無効にする。従 って、画素転移制御部で決定された優先順位及び源信号は、バス２４０を介して ビデオ優先順位決定回路２０８に供給さｔｌ、る。′ｉな、画素転移制御部は、 機能ルックアップテーブル及び制御レジスタ４０２かへ供給される優先順位信号 に応答する信号をバス２４０１に発生ずる７この信号は、ライン４０６を介して ビデオ捕獲マルチプレクサ１９０に供給される捕獲信号である。 図１０はビデオ優先順位決定回路２０８の特定の実施例を示す詳細なブロック図 であり、ビデオ優先順位決定回路２０８は、図示の如く、主として優先順位バス ７コーダ４１０、源マルチプレクサ４１２及びゼロチェック回路４１４を備えて いる。１１本の優先順位バス２２０，２２２，２４０，２０１，２０３，２２５ ゜２３１．２２８，２２９，１８１．１８３は、図示の如く、優先順位エンコー ダ４１Ｏ１並びに源マルチプしフサ４１２に接続される。優先順位エンコーダ４ １０は、各入力の優先順位を試験し、最高の優先順位入力を選択する自己選択マ ルチプレクサであり、ゼロチェック回路４１４、及び源マルチプレクサ・１１２ の選択入力端に接続された選択バス・４１６に選択信号を出力する。その後選択 入力に基づいて、源マルチプレクサ４１２は、選択した源コードを出力選択バス ２３８に出力し、それにより、信号を表示マルチプレクサ２０６に供給する。ま た、アルファバッファ制御優先順位バス２２０からの優先順位値は、ゼロチェッ ク回路・４１４に供給される。ゼロチェック回路４１４は、再入力が優先順位が 存在しないのを示すゼロであるかどうかを決定するためのチェックを行い、また 、表示マルチプレクサ２０６に接続された選択バス２３８のライン２３９上にデ フオル）・検出信号を発生する。 表示マルチプレクサ２０６の特定の実施例を図１１に示す。この表示マルチプレ クサ２０６は、図示の如く、主として一組のマルチプレクサ４２６，４２８゜４ ３０．４３２．４３８及び４４０、並びにデコーダ４３６と備えている。ビデオ 源バス１９４，１９６，１９８，２００．２’３０．２３２．２３４及び２３６ を含む１２個の入力源が選択マルチプレクサ４２６に対して設けられ、また、ビ デオ源１９６の８ビツトの入力が、黒及び自回路を通過して選択マルチプレクサ ４２６に供給され、そしてビデオ源バス２００の８ビデオ成分が、白黒回路を通 過して選択マルチプレクサ４２６に供給される。更に、２組のフォルト出力色レ ジスタ４１８及び４２０は、選択マルチプレクサ４２６に供給される第１及び第 ２のデフォルトを提供し、１２の選択可能な入力の１つとして選択してもよい。 選択マルチプレクサ４２６は、図示の如く、マルチプレクサ４４０から選択ライ ン４４６に供給される選択信号に基づいて１２の入力のうちの１つを選択する。 遷択マルチブトクサ４２６からの選択された出力は　ビデオデータバス４４２を 介して表示フォーマットマルチプレクサ４３０に供給される７表示フォーマツ１ 〜マルチプレクサ４３０は、出力のフォーマツ１〜を制御し、フォーマットされ た信号をビデオデータバス２０７を介してビデオ捕獲マルチプレクサ１９０に供 給し２、ビデオバス９４を介してＤ／Ａ変換器２６に供給する。図示の如く、マ ルチプレクサ４３２から供給された選択信号の制御の下に選択が行われる。 デフオル１へ表示源がレジスタ４２２に記憶され、且つ他のレジスタでおけるよ うにｌ／ジスタインタフエース１６０を介して負荷され、その結果得られた値が 。 図示の如く、マルチプレクサ４３８に供給される。ラインバッファ制御回路１７ ８からの制御信号は、制御バス２２７を介してデコーダ４３６に供給され、デコ ーダ４３６は、図示の如く、バス４４４を介してマルチプレクサ４３８に供給さ れる源値を発生し、マルチプレクサ４３８に選択信号を供給する０図示の如く、 この選択信号の制御下にあるマルチプレクサ４３８は、２つの源値のうちの１つ を選択し、その結果をバス４４１を介してマルチプレクサ４４０に供給する。更 に、図示の如く、ビデオ優先順位決定回路２０８からの優先順位決定回路選択源 コードは、バス２３８を介してマルチプレクサ４４０に供給され、デフオル１〜 状態ライン２３９がマルチプレクサ４４０の選択入力端に接続される０選択入力 の制御下にあるマルチプレクサ４４０は、源選択コードを選択し、源選択バス４ ４６を介して選択マルチプレクサ４２６及び源フォーマットマルチプレクサ４２ ８の選択入力端に供給する。源フォーマットマルチプレクサ４２８は、図示の如 く、−組の源フォーマットレジスタ４３４を含み、記憶されている源フォーマッ トコードを選択してマルチプレクサ４３２に供給する。マルチプレクサ４３２は 、図示の如く、アルファバッファ制御バス２９６上の選択信号の制御の下に、源 フォーマットマルチプレクサ４２８の源フォーマット出力及びアルファバッフア ル制御バス２９６上のアルファバッファの源フォーマット入力間で選択し、そし て選択した出力を表示フォーマットマルチプレクサ４３０に供給する。 図１２は色ルックアップテーブル１８０の特定の実施例の詳細なブロック図であ り、この色ルックアップテーブル１８０は、主として、制御マトリクス５０、源 １選択マルチプレクサ４５２、源２選択マルチプレクサ４５４、第１色ルックア ップテーブル（ＣＬＵＴＩ）４５６、及び第２色ルックアップテーブル（ＣＬ［ ＩＴ２）　４５８を備えている。Ｘ及びＹ画素座標値は、一連のＣＬＵＴ制御レ ジスタ４６４、源レジスタ４６８、及びマトリクスモードレジスタ４６９からの 入力と共に、バス１８２を介して制御マトリクス４５０に供給さける。制御マト リクス４５０は、図示の如く、多数のマルチプレクサ及びゲートから成り、モー ド選択値を、バス４５１を介して源１選択マルチプレクサ４５２に及び４４９を 介して源２選択マルチプレクサ４５４に供給する。モード選択信号は、レジスタ ４６４，４６８゜４６９からの入力及びバス１８２上のＸ、Ｙ座標入力に基づい て制御マトリクスによって決定される。 ビデオデータ源バス２００．１９４及び２３４が、マルチプレクサ４５２及び４ ５４に接続される。また、ラインバッファ制御回路１７８からの一組の制御信号 が、制御バス２２７を介して源１選択マルチプレクサ４５２に供給され、且つＣ ＬＵＴモードレジスタ４６６からの色ルックアップテーブルにモード値が、源１ 選択マルチプレクサ４５２に供給される２図示の如く、マルチプレクサ４５２゜ ４５４の両方に、レジスタ１６０から供給されるデータ書込み信号がバス１６２ のラインを介して供給され、また、バス１６２は色ルックアップテーブルに４５ ６．４５８に接続されている。源レジスタ４６８からの色ルックアップテーブル 源値が、制御マトリクス４５０及びマルチプレクサ４５２．−４５４の両方に供 給される。源１！！択マルチプレクサ４５２は、−組のアドレスバス４７０を介 して第１色ルックアップテーブル４５６の３つの色成分メモリに一組の８ビツト 色ルックアップテーブルアドレスを供給する。源２！！択マルチプレクサ４５４ は、図示の如く、アドレスバス４７２を介して第２ルツクアツプテーブル４５８ の３つのランダムアクセスメモリ構成要素の各々に８ビツトアドレスを供給する 。８ビツト・色成分は、結合器４６０に供給され、且つ色ルックアップテーブル に出力ビデオバス２３０に供給される出力を持つマルチプレクサ４６１に供給さ れる単一の２４ビツト出力と組合わされる第１色ルックアップテーブルに４５６ のメモリ構成要素内のアドレス位置の各りからの出力である。同様に、第２色ル ックアップテーブルに４５８は、アドレスされたテーブルのメモリ構成要素の各 々がら色成分を出力し、３つの８ビツト成分を結合器４６２に供給し、この結合 器４６２は、その成分を単一の２４ビット信号に組合わせ、マルチプレクサ４６ １及び色ルンクアツアテーブルビデオバス２３２に供給する。 マルチプレクサ４６１は、結合器４６０からの２４ビット信号を通し、又はその 信号を結合器４６２がらの可変幅信号と組合わせて９ビツト色ルックアップモー ドの間５１２の色出力を生じる。マルチプレクサ４６１は、選択ライン４５３を 介してマルチプレクサ４６１に供給される９ビツト成分の第９ビツトによって制 御される。第９ビツトは、ビデオ源入力又はＣＣＣ制御入力によりバス２１６を 介して供給してもよい、また、色ルックアップテーブル４５６及び４５８は、Ｃ ＬＯＴの値を検出させるレジスタインタフェース１６０に接続されたバス１６２ 上に８ビツト出力成分を発生する。また、制御マトリクス４５０は、ビデオ優先 順位決定回路２０８に接続された色ルックアップテーブル表示優先順位バス１８ １．１８３上に２つの出力表示優先順位及び源コードを発生する。これ等の表示 優先順位及び源コードが、制御レジスタ４６４内の源及び優先順位データに基づ いて発生される。 図１３はマスタクロック発生器１８４の特定の実施例の詳細なブロック図であり 、マスタクロック発生器１８４は、図示の如く、主としてｖｃｏａ択マルチプレ クサ４７６、−組の分周器４７８，４８０，４８２，４８４、電圧制御発振器（ ＶＣＯ）４８６（例えば、例示の実施例では２０−２０−４Ｏの範囲を有する） 、及び位相比較器４８８を備えている。ＶＣ○選択マルチプレクサ４７６は、３ つのクロック信号入力、すなわちＶＣ○入力４９０、入力モジュール４０から供 給されるバス８０上の外部クロック入力（ＥＣＬＫ及びＤＣＬＫ）　、又はビデ オバスポート５４からの制御バス１００上の外部ビデオバスクロック（ＥＶＣＬ Ｋ）入力のうちの１つを選択する。ＶＣＯ選択マルチプレクサ４７６は、図示の 如く、また分周器４８０．４８２，４８４に接続されたクロック制御レジスタ４ ９４から供給される選択信号に基づいて入力の１つを選択する。■ＣＯ選択マル チプレクサ４７６からの出力信号は、画素クロック分周器４７８、クロマクロツ タ分周器４８０及びＶＣＯクロック分周器４８２のクロック入力端に接続されて いるビデオクロックライン４９６に供給される。水平画素周期信号が、図示の如 く、ゲンロック信号と共にバス】７０を介して絶対タイミング回路１６６からＡ ＮＤゲート４９６に供給され、また、ゲンロック信号はＡＮＤゲート４９８に供 給されると共に基準クロック分周器４８４に供給される。また、ＶＣＯクロック 分周器４８２の出力は、ＡＮＤゲート４９８の第２入力端に供給される。ＡＮＤ ゲー１−４９６の出力は、画素クロック分周器４７８の負荷イネーブル入力端に 供給され、ＡＮＤゲート４９８の出力は、画素クロック分周器４７８のリセット 入力端に供給される。 一組の制御レジスタ４９５．４９７，４９９．５０１は、分周器４７８−４８４ の各々に接続され、各分周器に分割比を与え、レジスタインタフェース１６０を 介してプログラム可能である。従って、各分割器４７８−４８４の分割比はプロ グラム可能である６例示した実施例では４０ＭＨｚである内部基準クロック（Ｋ Ｃｌ、Ｋ）が、入力モジュール４０又はディジタルビデオバスポート５４から供 給される外部基準クロック（Ｈ３ＹＮＣ）と共に基準クロック分周器４８４に供 給される。また、ゲンロック（ＧＬＯＣＫ）信号が、基準クロック分周器４８４ に供給され、ゲンロックモードで外部基準を選択する。 画素クロック分周器１７８は、画素クロック信号（ＰＣＬＫ）を発生し、クロマ クで使用され、これ等の３つの全てが、クロックバス１８６を介してシステム機 能回路に供給される。更に、ＶＣＯ分周器クロック信号（ＮＣＬＫ　）及び基準 分周器クロック信号（ＲＣＬＫ）は各々■ＣＯクロック分周器４８２及び基準タ ロツク分周器４８４により夫々発生されて位相比較器４８８に供給される０位相 比較器４８８は、２つの信号を比較し、２つの入力信号の差に基づく制御信号を 発生する。位相比較器４８８からの制御信号は、ＶＣＯ４８６の入力端に供給さ れ、ＶＣＯ４８６は、位相比較器４８８からの入力制御信号で決定される出力ク ロック信号を発生する、ＶＣＯ４８６の出力は、ｖｃｏｌ択マルチプレクサ４７ ６のｖＣＯ人力４９０に供給される。 従って、ＶＣＯ４８６が、クロック制御レジスタ４９４の値の制御の下に■ＣＯ 選択マルチプレクサ４７６により選択されると、ＶＣＯ信号が、ＶＣ○クロック 分周器４８２で■ＣＯクロック分周器レジスタ４９９の分周値で分周される。 ＧＬＵＣＫ信号で選択されるような４０ＭＨｚの内部基準クロック（ＫＣＬＫ） 又は外部基準クロック（Ｉ（ＳＹＮＣ）が、基準クロック分周器レジスタ５０１ の値で基準クロック分周器４８４において分周される。これ等の２つの分周器信 号は、位相比較器４８８で比較され、ＶＣＯ４８６は、分周した信号が位相及び 周波数で一致するまで、連続的に調整される。従って、ＶＣ○信号は、（基準タ ロツク分周器レジスタ値＋１）で分周された（ＶＣＯクロック分周器レジスタ値 ＋１）倍の基準クロック周波数に等しい周波数に、位相ロックループ（ＰＬＬ） 回路ブロックされる。その後、この信号又はｖＣＯ選択マルチプレクサ４７６で 選択された外部信号は、システムビデオクロック（ＶＣＬＫ）として使用され、 画素クロック分周器４７８で画素クロック分周器レジスタ４９５の値により分周 され、画素クロック発生する。また、同じ信号が、クロマクロック分周器４８０ でクロマクロック分周器レジスタ４９７の値により分周され、クロマ信号を発生 する。このＰＬＬシステムは、広範囲のプログラム可能なりロック周波数を発生 させる。ビデオタイミングがゲンロックされるならば、その回路は供給された外 部クロック信号にロックする。 クロック制御レジスタ４９４は、タロツク分周器４８２，４８４に矩形波又はパ ルス出力間を選択する選択信号を供給し、クロマクロック分周器４８０にクロマ クロック出力をイネーブルすなわち３段化するイネーブルに信号を供給する。 また、ＧＬＵＣＫ信号は、基準クロック分周器４８４に対する内部又は外部基準 タロツクの選択に加えて、ＡＮＤゲート４９６及び４９８をイネーブルし、■Ｃ Ｏクロック分周器４８２が同期の瞬時損失を検出すると、水平画素同期（ＩＩＰ ｓＹＮｃ）信号と同期して画素クロックをリセットさせる。 Ｉ２１１４は絶対タイミング回路１６６の特定の実施例を示す詳細なブロック図 であり、この絶対タイミング回路１６６は、主として、垂直ロック回路５００、 垂直タイミング回路５０２、水平ロック回路５０４、水平タイミング回路５０６ 、捕獲イネーブル回路５０８、メモリ転送発生器５１０、等化回路５０９、複合 同期回路５１１及び割込み回路５１３を備えている。レジスタインタフェース１ ６０を介して負荷される種々の制御レジスタ５０３，５０５，５０７，５１２， ５１５．５１７，５１９，５２１，５２３，５３７は、絶対タイミング回路１６ ６のプログラム可能な能力を制御する。外部同期信号が、外部同期バス８０を介 して垂直ロック回路５００に供給される。垂直ロック回路５００は、−組の制御 レジスタ５０３内のデータに基づいて外部同期信号又は内部システムクロック信 号から垂直ロック信号を抽出する。垂直ロック信号が、図示の如く、垂直タイミ ング回路５０２に供給される。水平ロック回路５０４は、−組の制御レジスタ５ １２内のデータに基づいて水平ロック信号を抽出する。このクロック信号は、水 平タイミング回路５０６に供給される。また、水平クロック回路５０４は、図示 の如く、同期バス１７０に供給される分離した水平同期信号及びタイミング信号 を発生する。 垂直タイミング回路５０２は、垂直ロック信号、バス１００からの外部垂直同期 信号、−組の制御レジスタ５０５及び垂直フォーマントレジスタ５２１のデータ に基づいて絶対Ｙ（垂直）座標信号を発生する。また、垂直タイミング回路５０ ２は、バス１０２を介して表示ボート５２に供給される垂直同期信号（ＶＳＹＮ Ｃ）及びバス９２を介してＤ／Ａ変換器２６に供給される垂直同期信号を発生す る。 更に、タイミング信号及び制御信号が、バス１６５を介して相対タイミング回路 Ｉ６・１に供給さｔしる。内部リードオンクイ垂直カウンタ状πレジスタ（ＩＺ 示せず）は、バス１６２を介して読み出してもよい。水平タイミング回路５０６ は、水平口／り信号、バス１００からの外部水平同期信号、及び−組の制御レジ スタ５１９のデータに基づいて、絶対Ｘ座標信号を発生する。Ｘ及びＹ座標信号 は、バス１８２に供給され、またＸ座標信号は、図示の如く、等化回路５０９に 供給される６水平タイミング回路５００は、バス９２を介してＤ／Ａ変換器２６ に供給さｈる水平同期信号及びバス１６５を介して相対タイミング回路１６・４ に供給される制御信号３発生する。内部リードオンリイ水エカウンタ状態レジス タ（図示せず）は、バス１６２ｔ−介して読み出してもよい。また、垂直タイミ ング回路５０．２は、図示の如く、等化回路５０９に供給される垂直タイミング 信号を発生する。 等化［ｉｊＪ路５０９は、−組の制御レジスタ５０７，５２１の制御の下に、垂 直タイミング信号及び水平座標信号な応答して普通ま等化パルス及び鋸歯状パル スを発生ずる。これ笠のパルスと水平及び垂直信号は、図示の如く、複合同期回 路５１１に供給される。複合同期回Ｉ＠５１１は、制御レジスタ５２１の制御の 下に、これ等の信号を、同期ライン１０４を介して表示装置４２に供給されるべ き複合同期信号を形成し、バス９２を介してＤ／Ａ変換器２６に供給される別な 複音同期信号を形成する。 ウィンドウ制御回路１７６からの捕獲イネーブル信号は、バス２２７めラインバ ッファ制御回ｌ］、７８からの制御信号と共に、バッファ１７４を介して捕獲イ オ・−プル回路５０８に供給される。捕獲イネーブル回路５０８は、捕獲パンク イネーブルレジスタ５１７に応答し、制御バッファ１７２を介してビデオ捕獲マ ルチプレクサ１９０に供給され且つメモリ転送発生器５１０に供給されるメモリ 捕獲イネーブル信号を発生する。メモリ転送発生器５１０は、メモリへ及びそれ からの転送を制御するための転送要求信号を発生し、この信号は、図示の如く、 またタイミングバス１６８に供給され且つバス１６５を介して相対タイミング回 路１６４に供給される。 ライＩ〜ペン信号及び１〜リガ信号が、−組の制御レジスタ５１５からの入力、 Ｘ及びＹｉ標ババス１８２図示せず）からの入力と共に、入力モジュール４０か ら制御バス８０を介して割込み回路５１３に供給される。ライトベン又は外部ト リガ信号が検出されると、割込み回路５１３は、バス１０６を介してインタフェ ースコントローラ２４に供給される割込み（ＶＩＮＴ）信号を発生する。また１ 割込み回路５１３は、信号が内部状態レジスタく図示せず）に検出されたときの Ｘ及びＹ位置を示し、これをデータ読み出しく　ＤＡＴＲ）バス（これはバス１ ６２の一部である）を介して読み出し、割込みが生じた位置の議別を得るように してもよい。 制御レジスタ５２３は、又バス１７０と、垂直ロック回路５００、垂直タイミン グ回路５０２、水平ロック回路５０４　、水平タイミング回路５０６とに供給さ れるゲンロック（ＧＬＩＩＣＫ）信号、並びにバス８６を介して入力モジュール ４０に供給される制御信号を発生する。制御レジスタ５３７は、制御バス８６を 介して入力モジュール４０に供給これる、クランプ回路６４、シフ１ル／計数回 路６６を制御するための制御信号を決定する。 図】５は相対タイミング回路１６４の特定の実施例の詳細なブロフク図であり、 この相対タイミング回ｎ】６４は、主として、ラインバッファデコーダ５１８、 オフセット発生器５２０、ズーム発生器５２２、モザイク発生器５２４、相対Ｘ 画素座標カウンタ５２６、相対Ｙ画素座標カウンタ５２８、相対マルチプレクサ ５３０、ＲＡ　Ｍ転送コントローラ５３２及び捕獲タイミング制御回路５３４を 備えている。レジスタインタフェース】６０を介して負荷される一組の制御レジ スタ５２５．５２７．５２９．５３１．５３３，５３５，５３７は図示の如く、 相対夕・イミング回路１６・４の各機能ブロックに供給される制御情報を発生ず る。バス２８６上のビデオ入力インタフェース１９２かへのモード制御信号は、 オフセット発生器５２０、ズーム発生器５２２及び相対Ｘ画素座標カウンタ５２ ６に供給されてシステムが画素当たり１，２．−４又は８ビ・月・のモードにあ るかどうかを示す。絶対タイミング回８１．６６からの制御及びタイミング信号 は、バス１６５を介して′（−ム回路５２２．相対Ｘ画素座標カウンタ５２６及 び相対ｙ画素座標カラ〉り５２８に供給される。ウィンドウ制御回路１７６から の捕獲ウィンドウ信号は、／くス１７４を介して相対Ｘ画素座標カウンタ５２６ に供給さｈ、ラインバッファ制御回Ｆｌ＠１７８からの制御信号は、バス２２７ を介してラインバッファデコーダ５１８に供給される。ラインバッファデコーダ ５１８は、バス２２７上の制御信号をデコードし、そのデコードした制御信号を オフセット発生器５２０に供給する。オフセント発生器５２０は、主として一組 のラッチであり、ラインバッファデコーダ５１８からの制御信号、バス２８６か らの制御信号、Ｘ及びｙオフセットレジスタ５２７からのデータに基づいてＸ又 はＸ方向のいずれにどんなオフセラＩ−の画素があるかどうかを決定する。オフ セット発生器５２０は、図示の如く、制御信号を相対Ｘ画素座標カウンタ５２６ 及び相対ｙ画素座標カウンタ５２８に供給してその画素カウンタのＸ及びｙオフ セットを制御し、また制御信号をＲＡＭ転送コントローラ５３２に供給する。 Ｘ及びｙズーム係数レジスタ５３７．バッファ依存レジスタ５３３．及びバス２ ８６、］、６５からの制御信号の制御の下に、ズーム発生器５２２は、相対Ｘ画 素座標カウンタ５２６、相対Ｙ画素座標カウンタ５２８並びに相対マルチプレク サ５３０に供給されるズーム制御信号を発生し、各画素に対する表示時間を効果 的に拡大する。相対Ｘ画素座標カウンタ５２６は、レジスタ５２９．５３３から の入力制御イ月号及びデータに応答して、Ｘ方向の相対画素位置を発生する。相 対ｙ画素座標発生器すなわちカウンタ５２８は、入力制御信号及びｙモザイク係 数レジスタ５３１に応答して垂直すなわちＸ方向の画素カウント位置を発生する 。 相対Ｘ画素座標カウント５２６の出力は、相対マルチプレクサ５３０及び捕獲タ イミング制御回路５３４に供給される。相対ｙ画素座標カウンタ５２８の出力は 、図示の如く、ＲＡＭ転送コントローラに供給される。 相対マルチプレクサ５３０は、制御バス３８を介してビデオメモリバンク５６に 供給されるクロックイネーブルに信号を発生し、且つ制御信号ノ※ス１７３を介 してビデオ入力インタフェース１９２に供給される制御信号、クロック信号及び イオ・−プル信号を発生する。更に、相対マルチプレクサ５３０は、制御信号を 捕獲制御回路５３・１に供給する。これ等の信号は、相対マルチプレクサ５３０ へ入力される制御信号及びバッファ依存レジスタ５３３に応答して発生される。 また、Ｆ’＜　Ａ　Ｍ転送コントローラ５３２は、制御信号バッファ１７３を介 してビデオ入力・イ〉タフエース１９２に供給されるビデオメモリ、バッファ連 結信号及びバッファ制御信号を発生し、且つ制御バス３８に接続されたビデオメ モリバンク５Ｇを制御するだめの制御信号及びアドレス信号を発生する７これ等 の信号は、ＲＡＭ転送転送コン−ローラ５３２給される制御信号及びバッファ連 結レジスタ５３５のデータを使用して発生される。捕獲タイミング制御回路５３ ４は、主として、単−又は２重の画素制御信号を選択し、それ等をビデオ捕獲マ ルチプレクサ１９０に接続されている制御バス１８８に供給する一組のマルチプ レクサから成る。モザイク発生器５２４は、生のＸモザイク係数制御レジスタ５ ２５からの入力に基づいて、制御信号バス１７３を介してビデオ入力インタフェ ース１９２に供給される生のモザイク制御信号を発生する。 図１６はビデオ捕獲マルチプレクサ１９０の特定の実施例の詳細なブロック図で あり、このビデオ捕獲マルチプレクサ１９０は、主として、源選択セレクタ５５ ４、バッファマルチプレクサ５６４及び５６６、ビット面マルチプレクサ５５６ 、ＲＧＢマルチプレクサ５５８、ＹＣｃマルチプレクサ５６０、ルータ（ｒｏｕ ｔｅｒ）及びマルチプレクサ５６２を備えている。６つの入力源バス１９４，２ ００゜２３４．２３６及び２０７は、図示の如く供給されるビデオ捕獲マルチプ レクサ１９０へのビデオ入力源を源選択マルチプレクサ５５４へ供給する。入力 源バス１９４は、ＲＧＢ信号と入力源バス２３４からの例えば輝度、色差等のデ ータを組合わせる結合器５４０に接続されている。入力源バス２３４上の信号は 、源選択マルチプレクサ５５４に供給される前に、結合器５４２で入力源バス２ ３６からの部分和信号と組合わされる。入力源バス２３６は、結合器５４４に接 続され、この結合器５４４は、部分和信号を源選択マルチプレクサ５５４に供給 される３２ビツトの信号に伸張する。入力源バス２０７は、源選択マルチプレク サ５５４に接続される前に、接地された入力の８ビツトを加算する結合器５４６ に接続される。この結果得られた入力源バス１９４，２００，２３４，２３６及 び２０７からのビデオデータは、図示の如く、バッファマルチプレクサ５６４及 び５６６に供給される６ 制御情報が、捕獲色定数レジスタ５４９、又捕獲データ源／フォーマットレジス タ５４８から源選択マルチプレクサ５５４に供給される。制御情報が、図示の如 く、−組のＤＶＰ制御及びホワイトデータレジスタ５５０，５５１からバッファ マルチプレクサ５６４，５６６のディジタルビデオボー）　（ＤＶＰ＞に供給さ れる。 また、捕獲データ源／フォーマットレジスタ５４８からのデータが、各マルチプ レクサ５５６，５５８，５６０，５６２の選択入力端に供給される。源選択マル チプレクサ５５４により選択された源は、マルチプレクサ５５６−５６２の各々 に供給され、マルチプレクサ５５６，５５８，５６０の各々の出力は、ルータ及 びマルチプレクサ５６２に供給される。ビット面マルチプレクサ５５６は、４つ の入力ビデオ成分のうちの１つを選択し、その８ピント成分をルータ及びマルチ プレクサ５６２に供給する。ＲＧＢマルチプレクサ５５８は、データを配列する ＲＧＢの５５５又は５６５モードのいずれかを選択し、それをルータ及びマルチ プレクサ５６２に供給する。すなわち、また図示の如く、閾値出力ＸＸＸがＲＧ Ｂマルチプレクサ５５８に供給され、従って、５５５フオーマントで捕獲しても よい。ＹＣｃマルチプレクサ５６０は、その入力側のビデオデータを選択して整 列し、それをＹＣｃフォーマットでルータ及びマルチプレクサ５６２に供給する 。 ルータ及びマルチプレクサ５６２は、レジスタ５４８から選択信号の制御の下に 、ビデオメモリバンク５６に記憶すべきディジタルビデオデータ信号と、２対１ ｉｉ！ｉｉ素イン・タリーブフォーマットて゛６４ビットデータバス３６にｆ共 給する。バッファマルチプレクサ５６４は、［）ＶＰＩ制御及びホワイトデータ レジスタ５５０の制御の下に、ビデオ源の１つを選択し、その信号を双方向ディ ジタルビデオデータバス９６に供給する。同様に、バッファマルチプレクサ５６ ６は、Ｉ）ＶＰ２制御及びホワイｌ−データレジスタ５５１の制御の下に、選択 したビデオ源を双方向ディジタルビデオデータバス９８に供給する。双方向ＤＶ Ｐバス９６．９８でバッファマルチプレクサ５６４，５６６に供給さｈたデータ は、バスを介してバッファマルチプレクサ５６・４．５６６からレジスタインタ フェース１６０へ読み出される。 シリアルバスレジスタ５６８は、シリアルバス制御レジスタ５５２の制御の下に 、制御信号を発生し、この制御信号は、１ｌｔｌ＋御バス８０を介して大カモジ ュール４０に供給される。シリアルバスインタフェース５６８の状態レジスタが 、バス１６２を介して読み出される。 図１７はレジスタインタフェース１６０の特定の実施例の詳細なブロック図であ り、このレジスタインタフェース１６０は、主として、転送制御回路５７４及び インタフェース制御回！５７６を備えている。メモリ転送制御信号が、絶対タイ ミング信号１６６からバス１６８を介して転送制御回路５７４に供給され、また タイミング信号が、インタフェースコントローラ２４から制御バス１０６を介し て転送制御回路５７４に供給される。リセット信号が、ホストコンピュータバス ポート２８からリセットライン１１３を介して転送制御回路５７４及びインタフ ェース制御回路５７６に供給される。相対タイミング回路１６４及び絶対タイミ ング回路１６６からのアドレス及びタイミング信号が、バス１６８を介してイン タフェース制御回路５７６に供給される。転送制御回路５７４は、制御バス１０ ６を介してインタフェースコントローラ２４に供給される転送制御信号及びバス １６２に供給される開始制御信号を発生する。更に、転送制御回路５７４は、図 示の如く、タイミング制御バスラ８０を介してインタフェース制御回路５７６に タイミング制御信号を供給する。インタフェース制御回路５７６は、主として、 ステージング（ｓｔａｇｉｎｇ）ラッチから成り、バス５８２を介して転送制御 回路５７４に供給される転送りリア信号を発生する。また、インタフェース制御 回路５７６は、バス３４を介してインタフェースコントローラ２４へ及びそれか らデータ及びアドレスを転送し、且つバス１６２を介してビデオシステムコント ローラ２２の種々の回路にデータ及びアドレスを転送する。 図１８は相互接続された複数のビデオ処理器モジュール２０と、２つの可能な例 の相互接続図６０５及び６０６の特定の実施例の一般化したブロック図６０４で ある。相互接続図６０４に示すように、複数のビデオ処理器モジュール２０又は 両立できる外部デバイスは、ディジタルビデオバス６００，６０１及びクロック ／同期バス６０２を使用し、ビデオバスコネクタ５４を通して接続してもよい。 相互接続図６０５は、縦続構成の多数のビデオシステムモジュール２０又は両立 可能なモジュールの特殊な相互接続の一例であり、ここで、各モジュールは次の モジュールに接続され、次いで、縦続連鎖の終わりまで次のモジュールに接続さ れる。相互接続図６０６は、多数のビデオシステムモジュール２０又は任意の方 法で接続された両立可能なモジュールの特殊な相互接続の一例であり、ここで各 モジュールは複数のモジュールに接続してもよい。 図］９は図３に示した乗算器２０２の特定の実施例を示す一般化したブロック図 であり、この乗算器２０２は、実質的に乗算器コントローラ６３０、ｎＸｍ乗算 器アレイ６３３、定数マルチプレクサ６３２、ビデオ源マルチプレクサ６３１゜ 加算器Ｆｌ＠　６３４　、及び総加算器６３５から成る。複数のグリスゲーラ（ 図示せず）及び混合定数値（図示せず）が接続されるように、制御レジスタ（図 示せず）が、乗算器コントローラ６３０に接続され、各々の１つが、バス２２１ （図示せず）を介してアルファバッファ制御回路２１２から供給される制御信号 に応答して乗算器コントローラ６３０によって選択される。乗算器コントローラ ６３０が接続されるように、定数レジスタ（図示せず）が、定数マルチプレクサ ６３２に接続される。定数マルチプレクサ６３２は、乗算器コントローラ６３０ から供給される制御信号に応答して定数レジスタと、選択されたブリスケラー及 び混合定数値の積とを選択する。定数値が、定数マルチプレクサ６３２からバッ ファ６４２を介してｎＸｍ乗算器アレイ６３３に供給される。また、制御信号が 、乗算器コントローラ６３０からバス６４１を介してｎＸｍ乗算器アレイ６３３ に供給される。 また、制御信号が乗算器コントローラ６３０からビデオ源マルチプレクサ６３１ に供給され、ビデオ源マルチプレクサ６３１は、これ等の制御信号に応答し、成 分ずつを基礎として複数のビデオ源６３７のうちの１つを選択する。選択された 成分は、バス６４３を介してｎＸｍｆ！算器アレイ６３３に供給される。 乗算器アレイ６３３によるｎＸｍ乗算の結果は、バス６４４を介して加算回路６ ３４に供給される。これ等の和は、バス６４６を介して出力結合器６４７に供給 され、且つバス６４５を介して総加算器６３５に供給される。出力結合器６４７ の混合出力２３４と同様、総和又は部分和出力２３６も乗算器２０２の外側で利 用される。 図２０は図３に示した乗算器２０２の特定の実施例を示す一般化されたブロック 図であり、この乗算器２０２は、ｌ：Ｊ１９で詳述したように複数のｒ＋Ｘｍ乗 算器アレイ６５０，６６０，６７０及び６８０を備えている１乗算器アレイ６５ ０出力は、複数の乗算器アレイ６６０等に接続され、図１９の入力６３７のビデ オ漏入力持性の１つとして選択できる０乗算器６６０の出力は、複数の乗算器ア レイに接続され、また、図１９の入力６３７のビデオ源入力特性の１つとして選 択できる。乗算器アレイ６７０，６８０等は、同様に複数の乗算器アレイに接続 される。総和又は部分和出力のアレイは、１つ以上の部分和出力を加算する部分 和マルチプレクサ／加算器（図示せず）に接続され、乗算器アレイ２０２の部分 和出力２３６（図示せず）を生じる。 ディジタルビデオ画像処理装置１０は、例示した実施例では、アップルコンピュ ータ社製のマノキントラシュＨのようなホストコンピュータのヌーバススポット で動作するように意図されたメモリマツプシステムである。ホストマツキントラ シュ■は、その処理データ操作指令を使用してメモリ位置を読み出し又は書込み 、周辺のレジスタを読み出し又は書込むことができる。従って、ディジタルビデ オ画像処理装置１０のプログラミング及び制御は、ヌーバスを介してホストコン ピュータから行われ、そしてディジタルビデオ画像処理装置１０内の内部レジス タのプログラミング及び負荷は、ヌーバスアドレス空間を通して行われる。各ヌ ーバススロットは、１６メガバイトの小さい方のスロット空間及び２５６メガバ イトの大きい方の空間を有する７しかしながら、ビデオシステムモジュール２０ は、小さい方のスロット空間だけをデコードする。従って５１６メガバイトの小 さい方のスポット空間は、ビデオシステムモジュール２０用のアドレス空間とし て使用され、そのメモリは表■に示すようにマツプされる。 表■ Ｌｌｌ　乞とｌ ５ＦｓＯＯＯＯ００−ＳＦｓ７ＦＦＦＦＦ　：ビデオ表示メモリバンク５Ｆｓ８ ０００００−ＳＦｓＥＦＦＦＦＦ　：予備５ＦｓＦＯＯＯＯＯ−ＳＦｓＦＯ０５ ＦＦ　：　ＶＳＣレジスタ（シャドウＲＡＭに投影された書込み、シャドウＲＡ Ｍから読出し） ＳＦｓＦＯＯ６００−ＳＦｓＦＯ０７ＦＦ　：　ＶＤＥレジスタ〈シャドウＩ’ ｔＡＮに投影された書込み、シャドウＲＡＭから読出し） ＳＦｓＦＯＯ８００−ＳＦｓＦＯＯＢＦＦ　：　ＣＬＵＴ　ｌ５ＦｓＦＯＯＣＯ Ｏ−ＳＦｓＦＯＯＤＦＦ　：　ＣＬＵＴ　２ＳＦｓＦＯＯＥＯＯ−３ＦｓＦＯ３ ＦＦＦ　：予備５ＦｓＦＯ４０００−５ＦｓＦＯ４７ＦＦ　：　ＷＩＣレジスタ くシャドウＲＡＭに投影された書込み、シャドウＲＡＭから読出し） ５ＦｓＦＯ４８００−５ＦｓＦＯ７ＦＦＦ　：予備５ＦｓＦＯ８０００−５Ｆｓ ＦＯ８５ＦＦ　：　ＶＳＣ交代レジスタ（真の読出し、非投影ＲＡＭ　）ＳＦｓ ＦＯ８６００−５ＦｓＦＯ８７ＦＦ　：　ＶＤＥ交代レジスタ（真の読出し、非 投影ＲＡＭ　）ＳＦｓＦＯ８８００−ＳＦｓＦＯＢＦＦＦ　：予備５ＦｓＦＯＣ ＯＯＯ−ＳＦｓＦＯＣ７ＦＦ　：　ＷＩＣ交代レジスタ（真の読出し、非投影Ｒ ＡＭ　）ＳＦｓＦＯＣ８００−ＳＦｓＦ３ＦＦＦＦ　：予備５ＦｓＦ４００００ −ＳＦｓＦ４０００７　：　Ｂｔ４７３　ＤＡＣレジスタ（ガンマ表）ＳＦｓＦ ４０００８−ＳＦｓＦ４ＦＦＦＦ　＋予備５ＦｓＦ５００００−ＳＦｓＦ５７Ｆ ＦＦ　：　３２に×８静的ＲＡＭ−直接Ｒ／Ｗアクセス（現に供給されていない ） ＳＦｓＦ５８０００−ＳＦｓＦ７ＦＦＦＦ　予備５ＦｓＦ８００００−ＳＦｓＦ ９Ｆ７ＦＦ　ニライン制御メモリ５ＦｓＦ９Ｆ８００−５ＦｓＦ９ＦＦＦＦ　： シャドウＲＡＭ５ＦＳＦ八〇〇〇〇−３ＦｓＢＦＦＦＦＦ　：予備５Ｆ３ＦＣＯ ＯＯＯ−ＳＦＳＦＦ７ＦＦＦ　：宣言ＥＥＰＲＯＭ子備空間５予備ＦＦ８０００ −ＳＦｓＦＦＦＦＦＦ　：宣言ＥＥＰＲＤＭアドレスにおいて、Ｓはカードが接 地されるスロット番号を表すことに留意されたい、更に、ビデオシステムコント ローラ（ＶＳＣ）及びインタフェースコントし７−ラ（Ｉｃ）マツピング範囲は 、シャドウＲＡＭと一致することに留意されたい。 両回路のレジスタが同時下位１２ピントに分配されないので、ＶＳＣ及びＩＣシ ャドウメモリアドレスは相反しない。宣言ＲＯＭに対して予備された２５６にの 上位３２にのみが使用される。 ディジタルビデオ画像処理装置］０は、そのレジスタの設定により制御され、従 って、そのレジスタを使用して直接プログラムしてもよい。レジスタは、レジス タ位置の適切なアドレス及び所望の状態の設定により負荷される。それは、どの レジスタがアクセスかに応じて、１バイト〈８ビツト）、ワード（１６ビツ１− ）、又は長いワード（３２ピノ１−）でよい。レジスタへの書込み時、書込まれ たデータはシャドウＲＡＭ９０にコビイされ、これ等のレジスタからの読出し時 、データがシャドウＲＡＭ９０から読み出さｔ］−る。 ５Ｆｓｘｘｘｘｘｘ　：　（Ｂ　／　Ｗ／　Ｌ　）　：　（ビット）レジスタ名 称レジスタの説明書は、ｓ”がスロット番号、−ｘｘｘｘｘｘ”がレジスタオフ セットであるそれ等の全３２ビツトアドレスを含む、これは、レジスターバイト 、ワード又は表にワード及び有効ビットの番号による以下の表■を伴う、それか ら、これは記号レジスタを伴う。以下の表■は、種々のレジスタ及びそれ等のア ドレスを記載している。 表■ ５ＦｓＦＯＯＯＯＯ−ＳＦｓ７ＦＦＦＦＦ　ビデオメモリ５ＦｓＦＯＯＯＯＯ： Ｂ：８　クロック制御５ＦｓＦＯＯＯＯ２：Ｂ：３　画素クロック分周器５Ｆｓ ＦＯＯＯＯ３：Ｂ　：３　クロマクロック分周器５ＦｓＦＯＯＯＯ４：Ｗ：１２ 　ＶＣＯクロック分周器５ＦｓＦＯＯＯＯ６：Ｗ：１２　基準クロック分周器５ ＦｓＦＯＯＯ２０：Ｂ：Ｉ　ＨＶ制御５ＦｓＦＯＯＯ２４：Ｂ：５　ＨＣｎｔＳ ＦｓＦＯＯＯ２５：Ｂ：５　ｆｔＲＡＭ５ＦｓＦＯＯＯ２６：Ｂ：５　ＶＣｎｔ ＳＦｓＦＯＯＯ２７：Ｂ：５　ＶＲＡＭ５ＦｓＦ０００３０：ｌ＃：１２ ＳＦｓＦＯＯＯ３２：Ｗ：１２ ＳＦｓＦＯＯＯ４０：Ｂ：２　ボード制御パラメータ５ＦｓＦＯＯ２２８：Ｂ： ４　長方形３表示源５ＦｓＦＯＯ２２９：Ｂ：４　長方形３優先順位レベル５Ｆ ｓＦ００２２＾：Ｂ：３　長方形３■１０制御５ＦｓＦ００２３０：１１：１１ 　長方形４Ｘ開始５ＦｓＦＯＯ２３２：Ｈ：　１１　長方形４Ｘ終了５ＦｓＦＯ Ｏ２３４：ｌ’ｌ　：　１１　長方形４Ｙ開始５ＦｓＦＯＯ２３６：Ｗ：１１　 長方形４Ｙ終了５ＦｓＦＯＯ２３８：Ｂ：４　長方形４表示源５ＦｓＦＯＯ２３ ９：Ｂ：４　長方形４優先順位レベル５ＦｓＦ００２３＾、Ｂ：３　長方形４Ｉ １０制御５ＦｓＦＯＯ２ＥＯ：Ｗ：１１　捕獲ウィンドウＸ開始５ＦｓＦＯＯ２ Ｅ２：Ｗ：１１　捕獲ウィンドウＸ終了５ＦｓＦＯＯ２Ｅ４：ｉｆ：Ｉ＋　捕獲 ウィンドウＹ開始５ＦｓＦＯＯ２Ｅ６　：Ｗ　：　１１　捕獲ウィンドウＹ終了 二火ス１バヱｌヱ靭１ ＳＦｓＦＯＯ３００：Ｂ：４　画素制御モード５ＦｓＦＯＯ３２０：Ｂ：８　画 素０１ＣＦＳＦｓＦＯＯ３２１：Ｂ　：８　画素１１ＣＦＳＦｓＦＯＯ３２２： Ｂ：４　画素０表示源５ＦｓＦＯＯ３２３：Ｂ　：４　画素１表示源５ＦｓＦＯ Ｏ３２４：Ｂ：４　画素０優先順位レベル５ＦｓＦＯＯ３２５：Ｂ　：４　画素 １優先順位レベル５ＦｓＦＯＯ３２６：Ｂ：３　画素０乗算器入力源ｌ５ＦｓＦ ＯＯ３２７：Ｂ　：３　画素１乗算器入力源ｌ５ＦｓＦＯＯ３２８：Ｂ：３　画 素０乗算器入力源２ＳＦｓＦＯＯ３２９：Ｂ　：３　画素１乗算器入力源２ＳＦ ｓＦ００３２＾：Ｂ：３　画素０乗算器入力源３ＳＦｓＦＯ０３２Ｂ　：Ｂ　： ３　画素１乗算器入力源３ＳＦｓＦＯＯ３２Ｃ：Ｂ：３　画素０範囲スレツシヨ ルダ入力源５ＦｓＦＯＯ３２Ｄ　：Ｂ　：３　画素１範囲スレツシヨルダ入力源 ５ＦｓＦＯＯ３２Ｅ　：Ｂ　：２　画素０表示源フォーマット５ＦｓＦＯ０３２ Ｆ　：Ｂ　：２　画素１表示源７オーマツト之１ンがユ２ヱ制書 アドレス　ｋンスタ ５ＦｓＦＯＯ３８０：Ｂ：２　ライン制御モード５ＦｓＦＯＯ３８１：Ｂ・４　 ライン制御優先順位レベルベヱスヱ人示千二上 アドレス　レジスタ ５ＦｓＦＯＯ５００：Ｂ　：８　バンク成分サイズ５ＦｓＦＯＯ５０１：Ｂ　： ８　画素モードｌ５ＦｓＦＯＯ５０２：Ｂニア　画素モード２５ＦｓＦＯＯ７１ ０：Ｎ：１２　乗算器入力源フォーマット５ＦｓＦＯＯ７１２：Ｂニア　乗算器 出力源フォーマット５ＦｓＦＯＯ７２４：Ｂ：１０　混合比の結合５ＦｓＦＯＯ ７２８：Ｂ：３　定数源 ５ＦｓＦＯＯ７４０膚：１０　！１１１ｉ器ＩＫＩＳＦｓＦＯＯ７４２：Ｗ：１ ０　乗算器ＩＫ２ＳＦｓＦＯＯ７４４）ｔ：１０　乗算器ＩＫ３ＳＦｓＦＯＯ７ ４６：Ｗ：１０　乗算器ＩＫ４ＳＦｓＦＯＯ７４８：ｌｌｌ：１０　乗算器ＩＫ ５ＳＦｓＦＯＯ７４＾：Ｎ：ｌＯ乗算器ＩＫ６ＳＦｓＦＯＯ７４ＣＪ：１０　乗 算器ＩＫ７ＳＦｓＦＯＯ７４Ｅ：Ｗ：１０　乗算器ＩＫ８ＳＦｓＦＯＯ７５０阿 ：１０　乗算器ＩＫ９ＳＦｓＦＯＯ７６０Ｊ　：　１０　乗算器２に＋５ＦｓＦ ＯＯ７６２Ｊ：１０　乗算器２に２ＳＦｓＦＯＯ７６４：Ｗ　：　１０　乗算器 ２に３ＳＦｓＦＯＯ７６６Ｊｌ　ｌ　１０　乗算器２に４ＳＦｓＦＯＯ７８８： Ｗ：ＩＱ　乗算器２に５ＳＦｓＦＯＯ７６＾Ｗ：１０　乗算器２に６ＳＦｓＦＯ Ｏ７６Ｃ阿：１０　乗算器２に７ＳＦｓＦＯＯ７６Ｅ：Ｍ：１０　乗算器２に８ ＳＦｓＦＯＯ７７０：Ｗ：１０　乗算器２に９ＣＨ１，、吐制−御 ア」ｆヤノ　トジスタ ＳＦ−、ＦＯＯ７８０：Ｂ：５　Ｃ１ｔｌＴモーｌ、５ＦｓＦＯＯ７８４：Ｄ： ３　Ｃ１，ＬＩＴ源ｌ５ＦｓＦＯＯ７８５：［１：４　Ｃ１、ＵＴｆＡ２ＳＦｓ ＦＯＯ７８６：Ｂ：２　ＣＬＩＩＴマＩ・リクスモード５Ｆｓｔ″００７９０阿 ：１１　ＣＬＯＴ　１７１−リクスＸ開始５ＦｓＦＯＯ７９２：＠　：　ｉｔ　 ＣＬＬＩＴ　１マトリクスＹ開始５ＦｓＦＯＯ７９４：Ｗ：１１　ＣＬＵＴ２マ トリクスＸ開始５ＦｓＦＯＯ７９６：Ｗ：１１　ＣＬＬＩＴ２マトリクスＹ開始 ５ＦｓＦＯＯ７９８：Ｂ：４　ＣＬＩＪＴ　１表示源５ＦｓＦＯＯ７９９：Ｂ： ４　ＣＬＯＴ　１優先順位レヘル５ＦｓＦＯＯ７９＾：ｆｌ：４　ＣＩＩＩＴ］ ブラック直接表示源５ＦｓＦＯ０７９Ｂ：Ｂ：４　ＣＬ、ＬＩＴ　１ブランク検 出優先順位レベル５ＦｓＦＯＯ７９Ｃ：Ｂ：４　ＣＬｔｌＴ２表示源５ＦｓＦＯ Ｏ７９Ｄ：Ｂ：４　ＣＬＵＴ２優先順位Ｉ２ベル５ＦｓＦＯＯ７９Ｅ：Ｂ：４　 ＣＬＵＴ２ブラック直接表示源５ＦｓＦＯＯ７９Ｆ：Ｂ：４　ＣＬＵＴ２ブラッ ク直接優先順位レベル色１四Ｊ谷 ７１士Ｚ、　ｋ、２ス！ ５ＦｓＦＯＯ８００−ＳＦｓＦＯＯＢＦＦ：Ｌ：２４　ＣＬＵＴＩＳＦｓＦｏｏ ＣＯＯ−ＳＦｓＦＯＯＤＦＦ：１．：３２　Ｃ１，Ｉ汀２／−但−ナシり御 ア１住ス　ｖＨスタ ５ＦｓＦＯ４４００１１１：９　ビデオメモリ構成５ＦｓＦＯ４４０４：Ｗ　： １２　物理的メモリＸオフセット５ＦｓＦＯ４４０６：Ｗ：１３　物理的メモリ Ｙオフセン１〜５ＦｓＦＯ４４０８：Ｌ・３２　ビデオメモリ書込み保護５ＦＳ ＦＯ４４１０：Ｂ：３　マスタ制御５ＦｓＦＯ４４１２：Ｗ：１２　更新レーｌ −５ＦｓＦ０４４＾４Ｌ３２　安全コード（ＳＦｓＦＯＯ○０−ΔＦの保護）Ｓ ＦｓＦＯ８０２８：Ｌ：３２　１（ＲＡＭデータ５ＦｓＦＯ８０２Ｃ：Ｌ：３２ 　ＶＲＡＭデータナニー！ミ−オンーナイー状１すｋを叡−夕７−ドキース　Ｖ ４シＺ仁２ ＳＦｓＦＯ８０４８：Ｂ：２　ＩＩＶロンク状態５ＦＳＦ０８０ＣＯ：ＩＩＩ： １２　水平カウンタ状態５ＦｓＦＯ８０Ｃ２：Ｗ：１２　垂直カウンタ状態５Ｆ ｓＦＯ８０Ｄ８：Ｂニア　割込み状態５ＦｓＦＯ８６ＣＯ：Ｌ：２４　生の＾／ Ｄ楕成構成（入力モジュール構成）ＳＦｓＦＯ８６Ｅ９：Ｂ：１　１ＮＤ入力５ ＦｓＦＯ８６Ｆ４：Ｌ：３２　読出しＤＶＰＩデータ５ＦｓＦＯ８６ＦＣ：Ｌ： ３２　読出ＬＤＶＰ２データＩり尤＝１５−すンーＩ刀イー吠［入り５ＦｓＦＯ Ｃ４２０：Ｗ：１２　ボード状態５ＦｓＦ４００００：Ｂ：８　ＤＡＣ書込みＲ ＡＭアドレス５ＦｓＦ４０００１：Ｂ：８　ＤＡＣ色パレットＲＡＭ５ＦｓＦ４ ０００２：Ｂ：８　ＤＡＣ画素読出しマスクレジスタ５ＦｓＦ４０００３：Ｂ＋ ８　ＤＡＣ読出しＲＡＭアドレス５ＦｓＦ４０００４：Ｂ：８　ＤＡＣ書込みオ バーバレイアドレス５ＦｓＦ４０００５：Ｂ：８　ＤＡＣオーバレイレジスタ５ ＦｓＦ４０００６：Ｂ：８　ＤＡＣＣ＋＋ｄＳＦｓＦ４０００７：Ｂ：８　ＤＡ Ｃ読出しオーバレイアドレス町り凶千旦 １五ｋｚ　ｋｉ区夕 ５ＦｓＦ８００００５ＦｓＦ９ＦＦＦＦ　表示制御メモリビデオシステムモジュ ール２０は、ビデオＲＡＭのない状態から最高８Ｍ［３のビデオＲＡ　Ｍの範囲 のメモリモジュール３０内に示した異なる量のビデオＲＡＭを有するビデオメモ リバンク５６の種々の構成を持つことができる。ビデオシステムモジュール２０ が構成されたマツキントッシュ■スロッ１へは、ビデオメモリに対する開示アド レスを決定し、形式５Ｆｓｘｘｘｘｘｘのアドレスを持つスロット空間を使用す る。ビデオメモリは、形式５ＦｓＯＯＯＯＯＯのアドレスで開始し、ここで“Ｓ ”はマツキントラシュＨの可能なヌーバススロットの１つを表す。ビデオメモリ のアドレスは、このアドレスから例示したビデオメモリまで、線形上昇形式で進 み、ビデオメモリは、全部で３２ビツトの広いメモリである。ビットメモリため に使用される最高のアドレスは、５Ｆｓ７ＦＦＦＦＦの形式であり、これは８Ｍ Ｂメモリの最終バイトを表す。 ビデオメモリのないシステムは、実時間画像又はビデオ処理に有効である。効果 又は特徴をビデオ流のみを使用し、静的又は動的ビデオに使用しない限りでは、 システムはこの実施例に記述された特殊な効果又は特徴の全てを実行できる。 ２ＭＢ及び４ＭＢのビデオメモリを有する実施例は、この発明の特徴、すなわち 画像の捕獲、画像の表示、及び全ての特殊な効果の全てを保持するにれ等の実施 例は、ビデオメモリの最大寸法のみが異なる。 ＩＭＢのビデオメモリを有する実施例は、特別な混合である。それは、もっと少 ない費用で画像の捕獲及び表示、そして多数の特殊効果を含むより大きなメモリ の実施例の同じ機能のほとんどを達成できる。 ビデオＲＡＭはデュアルポート構成を有し、これは、ホストコンピュータ５０及 びビデオシステムモジュール２０が各々個別に且つ同時にビデオＲＡＭをアクセ スすることを意味する。ビデオＲＡＭの第１ボート（バス３４）は、ホストコン ピュータ（すなわち、マツキントラシュ■）にビデオメモリの任意の位置を直接 アクセスさせ、且つビデオメモリを更新させる。ビデオＲＡＭの第２ボー１−〈 バス３６）は、ビデオの使用を最適化する。ビデオが連続的な画素を表す出力デ ータの流れを必要とするので、第２ボートは、連続的なメモリ位置がらこのデー タの流れを供給するように設計される。第２ボートは、この第２のボートを介し てビデオＲＡＭにデータを受けることにより、実時間で画像の捕獲なさせる連続 的な画素を表すデータを付加的に読み出し、且つ記憶することができる。 ビデオメモリは画像データを保持する。ビデオメモリは、この発明の例示した実 施例では、全部で３ビツトと広い、このビデオメモリは、８ビツト／バイト、１ ６ビツトのワード、３２ビツトの長いワード、及びビットフィールド動作を含む マツキントッシュ■アップルでは、モトローラＭＣ６８０ＸＯ処理器のアドレス モードを使用して可能である。 ビットＲＡＭ上の第１ランダムアクセスボ〜ト（バス３４）は、システムメモリ コントローラ１２８により直接制御される。動的メモリ内にデータを保持するの に必要な更新サイクルは、ホス１〜コンピユータ５０からのデータと同様、シス テムメモリコントローラ１２８によって供給される。第２のボート（バス３６） は、相対タイミング回路１６４によって制御され、この相対タイミング回路１６ ・１は、ビットメモリコントローラ１２８と協働して働き、ビット転送サイクル の要求を開始する。相対夕・イミング回路１６４は、画素がどんなに度々ビデオ メモリの第２のボートから読み出され、またそれに書込むかを制御する。第２の ボートは、ビデオ捕獲マルチプレクサ１９０から画素データを受け、多数のビデ オ源の１つから画素を取り、それ等をビデオメモリバンク５６に供給する。ビデ オメモリバンク５６上の第１のボートは、受信したデータをインタフェースコン トローラ２・４へ供給し、続いてこのインタフェースコントローラ２４は、その データをヌーバスインタフェース２８を介してホストコンピュータ５０に供給す る。ビデオメモリの第２のボートは、画素データをビデオ入力回路１９２に供給 し、こび）ビデオ入力回路１９２は、その画素データを多数の異なった内部フォ ーマントに自動的に翻訳する。 ビデオメモリバンク５６は、丁度それが幾つかの異なったパターンに配列されて いるように、ポスｌ−マソキントツンユ■コンピュータに出現できる。ビデオメ モリバンク５Ｇの構成の基本ブロックは、バッファとし、て周知である。バッフ ァは単に１バイトのアレイであり、そのサイズは提示されたビデオＲＡＭの量に よって決定される。このバッファは、３次元のパターンで配列してもよ東そして 、垂直に、水平に或いは複数のバイト列として連結できる。インタフェースコン トローラ２４は、どのようにマツキントラシュＨがビデオメモリをアドレスし、 表に・１つのメモリバンクに分割する。各メモリは、１つの画像、複数の画像又 は画像の部分を保持してもよい。メモリバンクは、単一に又は任意の組合わせで アクセスし、画像又はその部分を処理してもよい。 メモリモジュールは、一般にメモリの４つのバンクＡ、Ｂ、Ｃ及びＤを含む。 この発明のＩＭＢの構成のメモリモジュールは、メモリの２つのバンクＡ及びＢ のみを瀝む７ 結果として、ＩＭＢのメモリモジュールを有する実施例は、１つ又はこのバンク を要するこれ等の画素フォーマットで働くことができるだけである。ＩＭＢのメ モリモジュールは、３以上のバンクを要する画素フォーマット機能できない。 この発明の装置は、これ等のメモリバンクに保持された画像又は画像の部分を表 示又は処理できる。この発明は、多くの異なる方法を使用してビデオメモリがら の画像を表示させる。好適方法では、表示のための赤、緑及び青の色成分は、夫 々３つの別離したメモリバンクから得られる。等しく有効な方法を持つ他の実施 例は、２つのメモリバンクのみがらデを導出し、そしてほんの１つのメモリバン クからデータを導出する。 ビデオシステムモジュール２０は、メモリモジュール３ｏ上に搭載されたメモリ のＯないし８メガバイト（１／２メガバイト増分で）を有することができる。 ８メガバイトの線形アドレス空間を規定するのに使用される２３ビツトは、メモ リの構成のユーザの観点に応じて異なるようにビデオメモリのアレイをアドレス してらよい。例えば、４メガバイトのメモリモジュールは、３２ビット／画素を 持つ１０２４ｘ１０２４画素アレイと同様とみなさせるがもしれないし、又はそ のメモリは８ビットＣＬＵＴ色で満たされた１つの２０４８ｘ２０４８画像とし て構成されるかもしれない。ビデオメモリ構成レジスタ＜５ＦｓＦＯＯ４４００ ）は、ビデオメモリがどのようにマツプされるがを決定する。このレジスタは、 以下のような最初の９ビツトと使用する。 旦ヱ上　機態 １−０　００＝１／２／４／８ビット／画素０１＝１６ビント／画素 １ｏ−予備 ］１＝３２ピッｌ−／画素 ３−２　００＝ｘサイズＩＫ ０１−Ｘサイズ２に １０＝ｘサイズ／′４に １１−予備 ６−４　０００−予備 ００１＝予備 ０１０＝予備 ０１１−＝ｙｙサイズ１２ ＋００二ｙサイズＩＫ ＋０１＝ｙサイズ２に １１０＝ｙサイズ４に １１１＝、ｙサイズ８に ７０＝・線形アドレスモード １ニマ１−リックスアドレスモード ８　２重面インクリープイネーブル ２つの最下位ビットは、画素の奥行（ｄｅｐｔｈ）を決定する。この濃さ及びＸ サイズは、ハードウェアのローバイト（各連続走査線間のバイトの数）を決定す る。 ＲＡＭの総数は、Ｘサイズ、ｙサイズ及び奥行きの積に等しいくここで、３２ビ ット７′画素−４．１６ビツト／画素＝２、及び１／２／４／８ビット／画素− １である）６ビツト７は、一般に０にクリアすべきである。このビットを１に設 定することで、ビデオシステムモジュール２０を特殊な“ｃｃｃ手直しくｄｅｂ ｕｇ）”モードにする。ビット８は、一般に０にクリアすべきである。このビッ トを１に設定することで、高帯域幅インクリーブモードをイネーブルする。 物理的メモリＸオフセット（ＳＦｓＦＯ４４０４）レジスタは、Ｍｆ＆の１２ビ ツトを使用してＸ座標メモリオフセットを設定し、物理的メモリＹオフセット（ ＳＦｓＦ０４４０６）レジスタは、最初の１３ビツトを使用してＹ座標メモリオ フセットを設定する。 Ｘ及びＹスクリーン座標は、一般にＸ及びＹメモリ座標に対応する。しかしなが ら、これ等のレジスタを使用して符号付きのオフセットをＸ及びＹメモリ座標に 加える。これ等のレジスタは、ホストコンピュータをメモリのスクリーンに書込 む場合オフセントするが、表示されているメモリをオフセットしない、これ等の 値は、これ等の規定された表１内で符号を付けられ、その符号付きビットは、物 理的メモリＸオフセットレジスタ用のビット１１内及び物理的メモリＹオフセッ トレジスタ用のビット１２内にある。これ等符号付き番号のフォーマットは、２ の補数である。上位予備ビットが無効とされるので、標準１６ビツトの符号付き 値をこれ等のレジスタに書込むのが受け入れ可能となる。物理的メモリオフセッ トレジスタを使用する一例は、メモリ基準を異なるページにオフセットし、単一 のバッファドロールーチンを使用して二重のバッファアニメーションを達成する ことである。これは、スクリーンをアクセスしているが、その代わりに異なった 物理的メモリをアクセスしていると思われるソフトウェアをだますことができる 。 これは、第２頁に対して表示をオフセットする（表示オフセットレジスタを設定 する）のに続いてどのように描くかを表示できる。その後、物理的メモリオフセ ットレジスタを、第１頁に戻す交換をすることができ、作図を再びスクリーン外 を行うことができ、その後表示を再び第１頁にオフセットできる。この技術によ りフリラッカのないアニメーションが可能となる。 ビデオメモリ書込み保護レジスタ（５ＦｓＦ０４４０８）は、３２ビツトの保護 マスクであり、メモリの修正をビットレベルにＭｆＭする。このレジスタは、一 般にＯにクリアされる。１に設定された各ビットは、バッファメモリ内のそのビ ットを修正から保護する。これは、例えば、任意のバッファに特定ビットを書込 み保護するのに使用され、バッファに対するホストコンピュータの書込みに影響 を及ぼすだけである。ビデオメモリ書込み保護レジスタは、データの捕獲の際に 影響せず、従って、捕獲バッファイネーブルレジスタは、バッファへ記録されて いるものから捕獲データをマスクする唯一の方法である。 インタフェースコントローラ２４は、ＩＣのバージョンと、ＶＲＡＭ及びＥＥＰ 　ＲＯＭの構成を記述した値を含むリードオンリイボード状態レジスタ（ＳＦｓ ＦＯＣ４２０）を有する。このレジスタに書込んでも効果はない、ＩＭｂ又は２ ＭｂのＶＲＡＭが使用されるならば、ビット０は１として読み出し、４ＭｂのＶ ＲＡＭが使用されるならば、それは０として読み出す、搭載したＶｌ”（ＡＭの １バンクのみがあれば、ピッｌ〜１はＯを読み出し、２つのバンクであれば、そ れは１を読み出ず。 ビット２は、ＥＥＰＲＯＭの通常の動作の間１を読み出し、ＥＥＦＲＯＭが存在 しないが、或いは機能的でなければ、それを０を読み出す、ピッ）〜９〜３は、 将束の状態信号に対して保留される。これまで決められた唯一の番号はＯＯであ る。 構成ＥＥ　Ｐ　ＲＯＭは、ヌーバスプロトコルを介してマツキントッシュ■コン ピュータを通信するカード上に含まれなければならないファームウェアを含む、 ファームウェアは、カードの宣言ＲＯＭと称せられるカード上に記憶される１例 示した実施例では、電気的に消去できるプログラム可能なリードオンリイメモリ （ＥＥ四ＤＲ）が、リードオンリイメモリ（１１０Ｍ）の代わりに使用される。 この発明のファームウェアは、ビデオモード、設定色及び多数のその他の動作を 変えるノＳめのソフトウェアルーチンを含む。 （ＣＥＳ）構成ＥＥｌ〕ＲＯＭは、ＲＯＭめように働く。それは、不揮発性でり 一ドオンリイブロノクのメモリを備えている。このメモリは、任意のラフｌ−ウ ェアがディスクから負荷される前に、マツキン１〜・ノジュ■コンビー１−タに システム始動時間でプログラムコード及びデータを読み出させる。 この発明の゛宣、４　ＲＯＭ”はユニークであり、それは、新規な方法論（すな わち、ブ［′７１・コル）と連結して、特殊なラフｌ−ウェアの制御の下に５こ のデバイスが消去され、その凌再プログラムしてもよいからである。これは、二 の発明に含まれるファームウェアを更新させ、それを更新中にサービスデボ−に 戻ずことなぐ、より新しいマツキン１〜ノシコニ１ンビＪ−一夕及びプロトコル に順応する６情報資源からの更新は、自動的にこのＥ　Ｅ　Ｐ　ＲＯＭを再プロ グラムする。 ジステｌいのボードが占有するマノキント・ソシュ■スロットは、構成ＥＥＰＲ ○Ｍのための開始アドレスを決定する。ＥＥＰＲＯＭのアドレス動作は、形式５ ＦｓＦＦ８０００のアドレスで開な白し、ここて′、”ｓ″はマツキン′１−ツ シュ■コンピュータのスＩ７ノト番号を表ず。 Ｉ巳Ｆ、　Ｐ　ＲＯＭは、このアドレスから５Ｆ３ＦＦＦＦＦＦまてのアドレス 空間を占め、ここで、“Ｓ”はマツキンＩ・ツシュ■コンピュータのスロワ１一 番号を表す、ＥＥＰＦ（ＯＭは、ＭＣ６８０ＸＯの任意のアドレスモードを使用 してアクセスされるまる３２ビットの広いメモリであるにれ等のモードは、バイ ト、ワード、長いワード、及びビットフィールド動作を含む。 ビデオ入力回路１９２は、他のセクションで使用するため、ビデオメモリバンク ５６から画像情報を提供する。このビデオメモリバンク５６は、バンクと称する ユニフトで構成され、４つのバンクは、Ａ、Ｂ、Ｃ２及びＤとして名称で呼ばれ る。これ等の名称は、バンクを指すのに便利な方法である以外は何も特別の意味 はない。これ等のバンクは、相互に同一であるが、各バンクが成る環境下で使用 できる際に幾つかの微妙な制限がある。 ビデオ入力回路１９２は、各表示された画素に対して並列にある各バンクから最 高１バイトを取り出す。これ等の４パイ１〜を使用して、ビデオバス１　（１９ ８）及びビデオバス２　（２００）にのせるためのデータを得る。このデータを 得るために、。 以下の如き、しかしこれに限定されない多くの異なった方法を使用できる。 ４つのバンクの全てからの各バイトを、単に３２ビツトの画素に連結してもよい 。 一対のバンクからの各バイトを、２４ビツトの画素に連結及び拡張してもよい。 単一のバンクからの１バイ■−を、色ルックアップモードの間一度に１ビツト使 用してもよい。 は−のバンクからの１バイトを、色ルックアｌブモードの間一度に２ビツト使用 してもよい。 華−のバンクからの１バイトを、色ルックアッグモードの間一度に４ビツト使用 してもよい。 併−のバンクからの１パイ１〜を、色ルックアップモードの間その全てを使用し てもよい。 一対のバンクからの各バイトを、色ルックアップモードの間一度に９ピント使用 してもよい。 また、ビット入力インタフェース１９２は、デルタエンコードされたビット成分 及びＣＣＣ画像を含む幾つかの特別に圧縮された画像フォーマットを直接判断す る。ビデオ入力インタフェース］９２て使用するためにバンクを一対にしても７ よいことには成る制限がある。特に、２つの有効なバンク対があり、ずなわちそ れはＡ−Ｂ及びｃ　−Ｉ）である。別な対の組み方があるけれどら、本実施例で は。 その他に有効なバンク対はない。」二連の如く、２つのバンクを対にするとき、 その結果得られる構成は、元の２つの８ビツトのバンクと同じ幅及び高さの１６ ビツトのバンクである。最初に名付けたバンクは、１６ビツト対に対して最上位 バイトを与える。 ＣＣＣイネーブルレジ′スタ（ＳＦｓＦＯＯ１０２）は、入力インタフェースに 対してＣＣ（゛モードを制御する。このレジスタは、以下の如き最初の４ビツト を使用する。 （−叉ト−機能 ００−パフ２Ｄ通常アドレス １＝ＣＣＣモードにおけるバンクＣアドレス１　０−バンクＣ通常アドレス １＝ＣＣＣモードにおけるバンクＣアドレス２　０−パン２Ｂ通常アドレス １、＝ｃｃｃＣＣＣモードるバンクＣアドレス３　０−バンクＡ通常アドレス ］＝ＣＣＣモードにおけるバンクＣアドレスこのレジスタは、通常ゼロにセット される。しかしながら、成るバンクは、ＣＣＣ（色セル圧縮）モードにおくこと ができる。ＣＣＣモードは、圧縮された画像フォーマットから品質の良い画像を 提供する。ビデオバス１　（１９８）、及びビデオバス２　（２００）と称する ２つの表示源がある。ビデオメモリデータを表示するために、ビデオ入力回路１ ９２は、ビデオバス１　（１９８）及びビデオバス２　（Ｚｏｏ）の表示源を使 用する。このレジスタは、以下の如く、Ｄバンクに対して２つのＬＳＢ、Ｃバン クに対して次の２ピッ１−５Ｂバンクに対して３番目の２ビツト、Ａバンクに対 して２つのＭＳＢを有する８ビツトを使用する。 ０ｏ−８ビット構成分 ０１＝４１＝４ビツト 構成＝２０＝２ビツト 構成−１ビット構成分 バンク画素モード１　（ＳＦｓＦＯＯ５０１）は画素データのデコーディングを 制御する。 このレジスタは、以下の如く８ビン１〜を使用する。 亜人上　機能 １−０　００＝ＲＣＢ８８ ０１＝＝ＤＹＵＶ（ビンｈ７．６参照）１０−ΔＢデコーダの出力（ビット５， ４参照）１１＝ＣＤデコーダの出力（ビット３，２参照）３−２　００＝ＲＧＢ ５５５にデコードされたＣＤ０１　＝　ＹＣｃにデコードされたＣＤ１０＝ＣＣ Ｃ４ビット／画素にデコードされたＣＤ１１−予備 ５−４　００＝ＲＧＢ５５５にデコードされた八Ｂ０１、＝ＹＣｃにデコードさ れたΔＢ １０＝ＣＣＣ４ビット／画素にデコードされた八Ｂ１】−予備 ７−６　００＝Ａハン７カらノＤＹＵｖ引二ＢバンクからのＤＹＵＶ １０−ＣバンクカラノＤＹＵｖ １１−Ｄバンクカら（７）ＤＹＵＶ また、バンク画素モード２レジスタ（ＳＦｓＦＯＯ５０２）は、画素データのデ コーディングを制御する。このレジスタは、それぞれり、Ｃ及びＢバッファに対 して一対のビット、及び下記のアルファバッファに対して第７番目のビットを有 する８ビツトを使用する。 旦ヱ上　機能 １−０　００−バンクＤからデコードされないデータ０１＝２ビツトＣＣＣとし てデコードされたバンクＤ１０＝ＤＹＵＶでデコードされた画素モデルビット７ 及び６により規定されたバンクからの■成分 １１〜画素モード１ビット８及び４でデコードされたようなバンク対ＡＢからの 青成分 ３〜２００＝バンクＣからのデコードされたデータ０１＝２ビツトＣＣＣとして デコードされたバンクＣｌ０＝ＤＹｔｌＶとしてデコードされた画素モード１ビ ツト７及び６により規定されたバンクからのＵ成分 １１〜画素モデル１ビット５及び４によりデコードされるようなバンク対へＢか らの緑成分 ５〜４００−バンクＢからのデコードされないデータ０１＝２ピッ１−ＣＣＣと してデコードされたバンクＢ１０＝ＤＹｔｌＶとしてデコードされた画素モード １ビツト７及び６によって規定されたバンクからのＹ成分 １１〜画素モード１ビット５及び４によりデコードされるようなバンク対へＢか らの赤成分 ６（＾）　０−バンクＡからデコードされないデータ１−２ビツトＣＣＣとして デコードされたバンクＡ７　０−ディセーブルＤＹＵＶ　（４びＣ挿入１＝イネ ーブルＤＹＵＶ　Ｃ及びＣ挿入バンク成分サイズレジスタは、画素を形成するた め各バッファからフェッチされたビット数を制御する。これは、００（画素を発 生するために各バッファからフェッチされた８ビツト）に通常セットされる。こ の例外は、数ビットがフェンチさｔし、ＣＬＵＴ見出し■の索引として使用され るときである。 バンク画素モード１及びバンク画素モード２レジスタは、メモリからの画素デー タのデコードを制御する６画素データは、ＲＧＢ画素を直接表すことができ、Ｒ ＧＢ画素は、色ルックアップテーブルを介してＹＣｃ画素、ＤＹＬＩＶ画素、及 びＣＣＣ画素を間接的に表すことがてきる。表示源は、常に８ビツトの赤、緑及 び青成分である。ＲＧＢ５５５画素の３つの成分が５と７１〜から８ビツトに伸 張されるとき、５ビットが、８ピツ１へ成分の最上位ピッｌ〜にシフトされる。 単に３つの最下位ビット０を捨てる代わりに、それ等は、？つの最下位ビットを 使用して以下のレジスタ、ずなわちＡＢＲＧＢ５５５ＬＳＢｓレジスタ（ＳＦｓ ＦＯＯ５２３）及びＣＤＲＧＢ５５５ＬＳＢｓレジスタ（５ＦｓＦＯＯ５２７） を通しテフロクラム可能テある０元来画素が８ビツト源がらであり、且つそれ等 が切捨てられる前に丸められるならば、その後このレジスタは、０にクリア（デ フォルト）されるべきである。このレジスタは、１１１にセットして少しばがり 画像を明る＜（１１度オフセットを加える）してもよい。 ＤＹＵＶは画像を表す別な方法である。Ｙ、Ｕ及びＶ成分は、４ビツトのデルタ 値にエンコードされる。各４ビット数分は、１６の８ビツトデルタ値の１つを表 す。メモリ内の２つの連続するＤＹＵＶ画素のレイアウトは、デルタＵ、デルタ ＹＯ、ダ■、デルタＹ１である。ＤＹＵＶ画素をデコードするために、各４ビツ トのデルタ値は、１６値テーブルを通して８ビット数分のデルタ値まで伸張され る。その後、このＹＵ■画素値は、乗算器２０２を通してＲＧＢ成分に変換され 、次に変換され、次に乗算器２０２の出力が、Ｄ／Ａ変換器２６に供給されて画 像を表示する。ディジタルビデオ画像処理装置１０は、（Ｕ及び■）及びＹ成分 にための個別のデルタデコードテーブルを用意する。これは、たとえ現在のＤＹ ＵＶエンコード技術が、同じく固定した定数の組を使用して同じアルゴリズムを 持つ全ての成分をエンコードしたとしても、柔軟性を準備する。１６のエントリ 差テーブルは、次の８ビツトレジスタの範囲、すなわちデルタＵＶＬＵＴレジス タの範囲（ＳＦｓＦＯＯ５８０−ＳＦｓＦＯ０５８Ｆ　＞及びデルタＹＬＵＴレ ジスタの範囲（ＳＦｓＦＯＯ５９０−５ＦｓＦＯＯ５９Ｆ　＞を使用して各デル タエンコードテーブルに負荷されるべきである。 ＤＹＵＶモードがデータ値を規定するならば、ＹＵ■レジスタを始動するための 成る方法が必要になる。これは、ブリ走査線命令を用いてなされる。ＹＵＶ及び ＹＩＱは非常に類似しており、そのため、ＤＹＵＶモードはまた、乗算器定数を 適当に選択できる。ＤＹＩＱモードである。乗算器２０２を全く使用しないこと により、このモードは、緑及び青成分の周波数の２＠の周波数で赤成分をサンプ リングするＤＲＧＢとなる。 ビデオシステムモジュール２０のディジタルビデオボート５４は、ビデオレート データの２つの双方向３２ビットチャンネル９６．９８に対してコネクタを有す る。これ等のボートを使用して、データを他のデバイスに出力し、他のディジタ ルにビデオ源からデータを受け、又はデータを他のビデオシステムモジュール２ ０と交換できる。 ＤＶ　ｌ−’　］制御レジスタ（ＳＦｓＦＯＯ６Ｅ２）は、ディジタルビデオボ ート１がデータ入力又は出力用のどちらに使用されるかを決定する。ＤＶＰｌが 出力用に使用されるならば、このレジスタは、またどの表示源が使用されるかを 決定する。 亘１上　楓熊 ２〜ｏ　ｏｏｏ＝ビデオバス２ ００１−表示乗算器 ０１〇−生の＾／Ｄ ０１１−データレジスタ １０〇−全乗算器 １０１＝アルフア及び乗算器ＲＧＢ １１０−ビデオバス２及び１６ビツトの部分和のＡ　Ｒ１１にＣＬＵＴＩ出力 ３　０−ディセーブルＤＶＰ出力 １−イネーブルＤＶＰ出力 ４　０−ディセーブルＤＶＰ入力 １−イネーブルＤＶＰ入力 そのリストは、ＤＶＰ２制御レジスタ（ＳＦｓＦＯＯ８Ｅ３）と同一でなく、Ｃ ＬＵＴｌは、第１のディジタルビデオボートのみに出力できる。 ζムト　機態 ２−０　０００＝ビデオバス２ ００１＝表示乗算器 ０１０−生の＾／Ｄ ０１１−データレジスタ １０〇−全乗算器 １０１−アルファ及び乗算器ＲＧＢ １１０−ビデオバス２及び１６ビツトの部分和のＡ、Ｒ１１１＝ＣＬＵＴ２出力 ３　０−ディセーブルＤＶＰ出力 １−イネーブルＤＶＰ出力 ４　０−ディセーブルｆｌＶＰ入力 １−イネーブルＤＶＰ入力 ＤＶＰ２制御レジスタは、ディジタルビデオボート２が、データ入力又は出力用 のドちらに使用されるから決定する。ＤＶＰ２出力用に使用されるならば、この レジスタは、またどの表示源が使用されるかを決定する。そのリストは、ＤＶＰ １制御レジスタと同一ではなく、ＣＬＵＴ２は、第２のディジタルビデオボート のみに出力できる。 ビット２〜Ｏは、選択されたディジタルビデオボートへの出力用データ源を選択 する。データ源は、１つ以上ビデオイクスブロラーチャンネルの成分から導出さ れる。 データ源０００は、ビデオバス２のアルファ、赤、緑及び青成分である。 データ源００１は、表示マルチプレクサにより選択された赤、緑及び青成分であ る。上位８ビツト（アルファ成分）は０である。 データ源０１０は、入力モジュールから赤、緑及び青成分である。上位８ビツト は、乗算器アレイの赤又はＹ出力である。 データ源０１１は、夫々Ｄ、ＶＰ１制御レジスタ及びＤＶＰ２制御レジスタと共 に使用される３２ビツトの嘗込みＤＶＰＩデータレジスタ又は書込みｐＶＰ２デ ータレジスタである。 データ源１００は、アルファ成分で乗算器の部分和出力の８ビツトの最高位桁部 である。この最高位桁部は、乗算器の赤、緑及び青の出力成分に連結される。 データ源１０１は、乗算器の赤、緑及び青の出力チャンネルと連結されるビデオ バス２のアルファ成分からの８とットデータである。 データ源１１０は、乗算器からの１６ビツトの部分和出力データに連結されたメ モリバンク対ＡＢからの１６ビツトデータである。 データ源１１１は、夫々第１のディジタルビデオボート用のＣＬＵＴＩ及び第２ のディジタルビデオボート用のＣＬＵＴ２である。ビット３及び４は、選択され たディジタルビットボートの入力／出力特性を決定する。ビット３が１にセット されるとき、それは、ディジタルビデオボート上のビット２〜０により規定され るディジタル出力をイネーブルする。ディジタルビデオボートは、ビット３がＯ にクリアされる時駆動されない（それは３段階状にある）。 選択されたディジタルビデオボー■・は、ビット４が１にセットされるときの入 力に対してイネーブルされる。ビット４が０にクリアされるとき、選択されたデ ィジタルビデオボートは入力として使用されない。いずれかのボートを同時に存 在している入力及び出力に対して個別にイネーブル１−でもよく、そして、両方 のボートを同時に入力を受けるようにイネーブルしてもよい。 ディジタルビデオボートのうちのいずれか一つが入力に対してイネーブルされる とき、それは生のディジタルイ〉・とじてビデオイクスブロラ内に現れる。両方 力ディジタルビデオボーｌ〜が入力に対してイネーブルされるとき、それ等はピ ントずつ排他的論理和される。その結果、生のディジタルインで利用できる。 ディジタルビデオボー１〜のいずれか１つが入力及び出力に対して同時にイネー ブルされるとき、そのボートのレジスタのビット２〜０により選択されたチャン ネルは、牛のディジタルインで利用できるようになる。しかしながら、それは８ 画素だ番）遅延される。両ボートが入力及び出力に対して同時にイイ・−プルさ れるとき、選択された２つのチャンネルがビットずつ排他的論理和される７その 結果は、生のディジタルインとし、でもつと後の８つの画素を利用可能とする。 書込みＤＶＰ１データ（ＳＦｓＦ００６ＦＯ）及び書込みＤＶＰ２データ（ＳＦ ｓＦＯ０６Ｆ８）は、ディジタルビデオボー１−に書込まれた定数を保持する３ ２ピント・のレジスタである。定数を保持するため、ディジタルボートは、ディ ジタル＃００１を選択し、成る出力モードになければならない。 読出しＤＶＰ１データ（ＳＦｓＦＯ８６Ｆ４）及び読出しＤＶＰ２データは、そ れ等が入力モードにあるとき、ディジタルビデオボート上に現在のデータを保持 する３２ビットのレジスタて゛ある。各レジスタは、いずれかのボートが出力モ ードにあるならば、ディジタルビデオボートに伝送されてくる値に戻る。 各ボートは、個々め入力又は出力として機能てきる。マスタクロック信号は、こ れ等のボートで共通接続されたシステムカードの任意の番号の周期をとる。在留 するプログラムは、１つのシステムカードにマスタクロック信号を発生され、そ の他の全てのシステムカードがこのクロックにロックする。 ディンタルビデオボートは、システムカード閤の画素の転送又はデータの制御を 行うことができ、そしてその他の方法て通信できない別に接続されたデバイスに 個々のデータの一部を転送できる。 上述の如く、また、この発明の装置は、入力モジュール用のコネクタを有する。 このコネクタは、実質的に制御された通信能力を持つ入力専用ディジタルビデオ ボーｈである。その主要な機能は、この発明の装置に取り付けられたアナログ／ ディジタル又はディジタル／′ディジタルに変換器モジュールからのデータを供 給することである。 等価な優先順位の表示制御は、最高の優先順位から最低の優先順位までの入力の 以下の層高、すなわちアルファバッファ制御２２０、ラインバソファ制御２２２ 、範囲スレッショルダ２４０、矩ｒタウイントウ１（２２５）、矩形ウィンドウ ４（２３１）、矩形ウィンドウ３　（２２８）矩形ウィンドウ４（２２９）　、 Ａ　：　Ｒアルファ制御ビット２０］、Ｇ：Ｂアルファ制御ビット２０３、ＣＬ ＵＴＩ（１８１）、ＣＬＵＴ２（１８３）、範囲スレッショルダの層高で、優先 順位決定回路２０８によって決定される。同じ画素に対して同じ表示優先瀬位レ ベルを持つように、２つ以上のビデオチャンネルをプログラムしてもよい。これ がこの発明に従って起きるとき、装置は最高の暗黙的な優先度を持つビデオデー タチャンネルを表示する。デフォルト表示源は、その他の全ての表示制御優先順 位がＤである場合は、各画素で表示される。デフオル１−表示源は、デフォルト 表示源レジスタ（ＳＦｓＦＯＯ６６０）によって決定され、且つ暗示した優先順 位ゼロを有する６デフオルト表示源レジスタは、以下に示すような４ビツトを使 用するが、“予備”として示した値にセラ１−されるべきでない。 豆ヱ上　機能 ３−０　００００−生の＾／Ｄ ０００１−生のディジタルイン ００１０−ビデオバス１ ００１１−ビデオバス２ ０１００＝ＣｌｕＬ　１ ０１０１＝Ｃｌｕｔ　２ ０１１〇−乗算器出力 ０１１１−デフォルト色１ １０００−−デフオル１へ色２ １００１−生のディジタルイン（３１，，２４）＋０１０−ビデオバス２（３１ ，，２４）１０１】−乗算器部分和出力（３１，，１６）＋１０６−予備 デフオル斗色表示源値は、ＲＧＢ８８８色値により決定され、２４ビットの表示 出力色１　（ＳＦｓＦＯ０６６４）及び表示出力色２　（ＳＦｓＦＯＯ６６８） でセットできる。 −ａに、ビットデータチャンネルは、ビデオレートデータの源である。これ等の 源は、捕獲モジュールからの生のディジタルデータ、ディジタルビデオボートか らの生のディジタルデータ、ビデオメモリデコーダからのビデオバス１及びビデ オバス２、いずれの内部色ルックアップテーブルの出力、マトリックス乗算器ア レイの出力、及びビデオデータチャンネルとして含まれる２つの個々にプログラ ム可能な色定数を含む、これ等の色定数は、どの画素に対しても同じ値を与える 。それ等を使用してスクリーン又はスクリーンの領域を一様の色に設定してもよ い。 優先順位決定回路２０８に優先順位レベルを与えるのに例示した実施例に使用さ れた機種は、画素制御、ライン制御、矩形制御、範囲閾値回路の出力、ＲＧＢ５ ５５モードのアルファビット及びハードウェアのカーソルに選択を含む。 ９つの表示源は、２４ビツトの幅である。しかしながら、これ等の表示源のどれ か又は全ては、３つの成分赤、緑及び青に複写されるべき任意の単一の８ビット 成分をイネーブルでき、従ってグレースケールの画像な提供する。００の値は、 非複製を暗示する（すなわち、データは不変の３つの成分（赤、緑及び青）の全 てを通過する。これ等９つの表示源のフォーマントは、以下のレジスタによって 決められる。 生のＡＤ色スフオーマットＳＦｓＦＯＯ６７０）生のディジタルイン色フォーマ ット（ＳＦｓＦＯＯ６７１）ビデオバス１色フォーマット（ＳＦｓＦＯＯ６７２ ）ヒ′デオバス２色フォー７７１−　（ＳＦｓＦＯＯ６７３）ＣＬＵＴＩ色フォ ーマフオーマントＦＯＯ６７４）ＣＬ　Ｕ　Ｔ　２色フォーマット（ＳＦｓＦＯ Ｏ６７５）乗算器出力色フォーマット（ＳＦｓＦＯＯ６７６）これ等のレジスタ は、以下の如く２ビツトを使用する。 上ジ二ηト　、機能 １−０　００＝２ｔ１ピントの色 ０１−Ｒ又はＹを２４ビン１へに伸張 １０＝Ｇ又はＣを２４ビツトに伸張 １１−Ｂ又はＣを２４ビン１〜に伸張 矩形表示制御 ５ＦｓＦＯＯ２０８：Ｂ：４　矩形１表示源５ＦｓＦＯＯ２１８：１３：４　矩 形２表示源５ＦｓＦＯＯ２２８：Ｂ：４　矩形３表示源５ＦｓＦＯＯ２３８：Ｂ ：４　矩形４表示源５ＦｓＦＯＯ２０９：Ｂ：４　矩形１ｆｔ先順位レベル５Ｆ ｓＦＯＯ２１９：Ｂ：４　矩形２優先順位レベル５ＦｓＦＯＯ２２９：Ｂ：４　 矩形３優先順位レベル５ＦｓＦＯＯ２３９：Ｂ　：４　矩形４優先順位レベルデ ミＴＥＥｆ１０ これ等のレジスタは、４つの矩形制御りための表示チャンネル及び表示優先順位 ジベルを決定する。 範囲閾値回路表示制御 ５ＦｓＦＯＯ６３０−５ＦｓＦＯＯ６３７：Ｂ：８範囲閾値回路表示源ＬＩＩＴ このルックアップテーブルは、範囲閾値回路表示制御のための表示チャンネル及 び表示優先順位レベルを決定する。範囲閾値回路は、８つの状態の任意のものに あることができる１個別のチャンネル及び優先順位ＩＤが各状態に対して存在す る。これ等の状態は、このマヌアルの範囲閾値回路の状態区分で詳述される。 閾値回路ルックアップテーブルの優先順位出力がゼロから非ゼロまで変化すると き、それは転移画素を決める。この転移画素は、それ自身の表示チャンネル及び 優先順位を有する。従って、転移画素を閾値回路ルックアップテーブルの８つの 状態の任意の間で発生できる。 ５ＦｓＦＯＯ６０＾Ｂ４ 範囲スレッショルダ転移表示源 ＳＦｓＦＯＯ６０Ｂ：Ｂ：４　範囲スレッショルダ転移優先順位レベル医■旺Ｅ ［１口 これ等のレジスタは、範囲閾値回路転移表示制御のための表示源及び表示優先順 位レベルを決定する。この制御は、その８つの状態のうちの任意の状態の間の範 囲閾値回路転移時の１画素時間中行われる。１つの最前面チャンネルを他の頂部 にメイＩ・（ｍａｔＬｅ）するために閾値回路（ｔｈｒｅｓｈｏｌｄｅｒ）を使 用するとき、乗算器アレイを使用して柔らかい端転移を作るひとにより、転移画 素時間を使用し、連続して２つのチャンネルを混合してもよい。この場合、範囲 閾値回路転移表示源は乗算器出力にセットされる。 閾値回路を使用すると、偽りの層を伴う。先ず画素制御区域の２つのレジスタを 使用してどの表示源が闇値回路に入るかを選択する。これ等２つのレジスタを異 なる値にセットし、画素ずつを基礎として画素制御区域に閾値回路への入力を変 化させ、それ等を同じ値にセットして固定源への閾値回路へ入力させることを思 い出す。 その後、選択された表示源又はチャンネルには、成分ずつを基礎として閾値回路 の比較器へ導かれる６各成分は、それ自身の上位及び下位制限値と個別に比較さ れ、その成分がその各境界内にあるかどうかを決定する。３つの成分があり、そ れで、ページ２０６にリストされているような８つの可能な組合わせがある。 閾値回路は、任意の所定の時間でこれ等８つの状態の１つのみにあることができ るが、その状態は、画素ずつを基礎として変化できる。 ８つの状態は、各々優先順位及びそれ等と関連した表示チャンネルを有する。 これ等の閾値回路の出力は、現在アクチで状態中に記憶された値によって決定さ れる。閾値回路は、閾値回路ビットの称する付加的出力を有するこのビットは、 ２つの位置、すなわちそれを、捕獲マルチプレクサを介し、ＲＧＢ５５５捕獲動 作中にアルファビットとして捕獲できる任意、及びそれが閾値回路転移時間の内 側／外側特性を決定する位置で使用される。 例えば、閾値回路を使用して次のような青スクリーン効果を実行することができ る。すなわち、青スクリーンの前の人の生のビデオ画像が、入力モジュールに供 給される９画素Ｏ閾値回路入力源及び画素１閾値回路入力源レジスタをセットし て、生ののＡ／Ｄを選択する。範囲閾値回路の高及び低レジスタは、赤及び緑の 上限がかなり小さい値であり、且つ下限がゼロであるようにセットされる。青の 上限は最大値にセットされ、下限はゼロにセットされる。 青の範囲は全ての値を含むので、青の比較器は常に範囲内で報知する。そのビデ オが人を示しているときはいつでも、赤及び緑の比較器は範囲外にあり（状態１ に対応）、ビデオがその背景を示しているときはいつでも、３つの全ての比較器 は範囲内にある（状態７に対応）。状Ｒ１の表示優先順位は、成るゼロでない値 にセットされる。それから、状態７の表示優先順位は、ゼロにセットされ、その 他の状態は、変質的にどうでもよく、そして代表的には状態１に整合するように 七ンｌ〜される。 従って、生のビデオが青の背景上にあるときはいつでも、範囲閾値回路の表示優 先順位出力は、ゼロに降下する６生のビデオが人の上にあるときはいつでも、範 囲閾値回路の表示優先順位出力は、ゼロでない値まで上昇する。範囲閾値回路の 表示優先順位出力がゼロより大きいときは、ビデオは、面値決めされた領域内に あると思われる。範囲閾値回路の表示優先順位がゼロのときは、ビデオは、閾値 法めされた領域の外の領域内にある。この例では、人がスクリーン上に取り上げ られる領域は、内側の領域と考えられる。 この間値回路内ｉｌｌ／外側フラグを使用して、マヌアルで述べているような転 移画素３発生ずることが出来る。このフラグは、適当なＡＢＲＧＢ５５５モード 又はＣＤＲＧＢ５５５モードレジスタがモード１０にセラ１〜されているならば 、Ｒ（−Ｊ　Ｂ　５５５画像の捕獲時５アルファピノｌ−とじて記録してもよい 。 画素モード当たり１６ビツトのとき、１５ビツトだけが通常表示のため作用され 、通常ゼロにセットされる余分のビンｔ−が存在する。このピノ１へは、また表 示のため使用できる６次のレジスタ、すなわち、Ａ、　Ｂ　Ｒ，Ｇ　Ｂ　５５５ モード（ＳＦｓＦＯＯ５２２）ＣＤＲＧＢ５５５モード（ＳＦｓＦＯＯ５２６） は、ＲＧＢ５５５アルファピノｈを制御する。 これ等のレジスタは、以下の如き最初の２ピツ）・を使用する。 ζ人ｔ　ｆｉ前 １、−、．０　００−使用されないアルファピノ１へ０１−アルファビットは余 分な緑ビア　１−　（ＬＳＤ）である１０−アルファピッ１へのスレ・ｌショル ダ出力を保持１１−表示源イネーブルとしてアルファピント使用３２ピントクイ ツクドロー（Ｑｑｕｉｃｋ　Ｄｒａｗ）の両立性のため、これ等のモードレジス タは、通常ゼロにセット−される。特殊用途のため、その他の３つのアルファピ ノ１〜モードのうちの１つを使用してもよい。モード０１は、緑成分（すなわち 、Ｒ，ＧＢ５６５）の付加的解像度としてアルファビ・月−を使用する。人の目 は、赤や青の色合いより緑の色合いにより敏感であるので、緑成分が選択された 。この選択により、通常提供されるよりは多くの〕６ビ・７＋−画素の色情報が 提供される。 これはＲＧＢ５５５画像の捕獲及び表示の両方で働く。アルファピントは、緑の 最下位ビ／１〜を提供する。モード１０は、アルファピッＩ・を使用して閾値回 路の出力をたくわえる。これは、２つの画像を比較し、アルファピッ１−の差を 付加するために有効である。このモードは、ＲＧＢ５５５メモリバンク対へのデ ータの捕獲時に働くだけである。モード１１−は、アルファビットにビデオ選択 ビットとして作用させるのに使用される。Ａ　Ｂ　ＲＧ　Ｂ　５５５及びＣＤＲ ＧＢ５５５表示制御は、アルファピッｌ−がイネーブルされる各画素に対してそ の優先順位が十分高ければ、デフオル１へ表示源を無効にする。このモードは、 バッファからのｒ（ＧＢ５５５画像を表示するときで且つ捕獲時てないときのみ 働く。 次のレジスタは、バンク対ΔＢ及びＣＤ表示制御を決める。 へＢＲＧＢ５５５表示源（ＳＦｓＦＯＯ５２０）ＣＤＲＧ［１５５５表示源（Ｓ ＦｓＦＯＯ５２４）これ等の２つのレジスタは、以下のような４ピントを使用し て表示源を決定する。 具］−Ｙ上　４熊 ３−０　００００−生の＾／Ｄ ０００に生のディジタルイン ０１００二Ｃ１ｕｔ　１ ０１１０＝ＣｌｕＬ　２ ０１１１−デフォルト色１ １０００−デフオル１−色２ ｆｏｏｌ−生のディジタルイン（３＋　、　、２４）１０１〇−乗算器部分和出 力（３＋１，１６）１１０〇−予備 １１０１−予備 １１１０＝＝予備 ＾ＢＲにＢ５５５優先順位レベル（ＳＦｓＦＯＯ５２１）ＣＤＲＧ［ｔ５５５ｆ ｔ先順位レベル（ＳＦｓＦＯＯ５２５）これ等のレジスタは、４ピツｈにレジス タの下位４ビ／１〜で優先順位レベルを決めさせる。 色ルックアップテーブルに（ＣＬＵＴ）　１．８０を使用するとき、各画素は、 直接成る色を表されるが、代わりに、それは直接色のテーブルへの牽引となる。 ビデオシステムモジュール２０は、幾つかのＣＬ、ＵＴ画素フォーマットを有す る。これ等は、画素モード当たり慣用のアップルカラークイックドロー１．．２ ．４及び８ビツトと、画素モード当たり新しい９ビツトを古む。ＣＬＵＴ１８０ は、画像を、数色を使用するトレードオフを持つよりコンパクトなフォーマット で表させる。 これ等の色は、以下の如きＣＬＵＴ回路１８０の２つの色ルックアップテーブル のうちの１つに記憶される。 ＣＬＵＴＩ　（ＳＦｓＦＯＯ８００−５ＦｓＦＯＯＢＦＦ）ＣＬＬＩＴ２　（Ｓ ＦｓＦＯＯＣＯＯ−５ＦｓＦＯＯＤＦＦ＞各テーブル位置は、２４ビツト（即ち 、赤、緑及び青成分の各々に対する８ビツト）である。２つの分離した色ルック アップテーブル（ＣＬＵＴＩ及びＣＬＵＴ２）は、例えば、ソフトウェアパレッ トマネージャを持つ最適化に有効である。 最高５１２の同様な色を支持するのにＣＬＵＴを接合するその他の用途を含む。 そのＣＬＵＴは、長い単語を配列され、ゼロバイトを詰められた２４ビツトのＲ ＡＭの２５６のエントリイとして処理できる。各長い単語の最上位パイ１〜は存 在せず、ゼロとして処理されるべきである。各長い単語の下位の３バイトは、赤 に対して８ビツト、緑に対して８ビツト、そして青に対して８ビｙｔ・を持つ直 接色を表す、ＣＬＵＴ１８０は、次の７ビツトのオフセット制御レジスタを有す る。 ＣＬＯＴオフセットＡ　（ＳＦｓＦＯＯ５１０）ＣＬＵＴオフセットＢ　（ＳＦ ｓＦＯＯ５１１）ＣＬＵＴオフセットＣ（ＳＦｓＦＯＯ５１２）ＣＬＵＴオフセ ットＤ　（ＳＦｓＦＯＯ５１３）これ等のレジスタは、画素当たり１．２及び４ ビツトモードの間、２５６エントリイのＣＬ　Ｕ　Ｔにオフセットを提供する。 例えば、ＣＬＵＴＩは、画素当たり４ビツトモードの閏異なる１６エントリイの ＣＬ　Ｕ　Ｔを備えている。それから、ポインタを変えるだけで、異なるＣＬＵ Ｔを選択してもよい。ＣＬＯＴ画素の各源バッファに対して分離したＣ　Ｉ−Ｕ 　Ｔオフセｙｔ−がある。ＣＬＵＴモードレジスタ（ＳＦｓＦＯ０７８０）は、 ５ビツトを使用して以下のようなＣＬＬＩＴ動作モードを決める。 （Ｊ上　機能 ２−０　０００−各成分に対する８ビツトの生の＾／Ｄ００１　＝　７ビツトの 生の＾／Ｄ、源から１ビツト０１０＝６ビツトの生の＾／Ｄ、源から２ビツト０ １１＝５ピントの生の＾／Ｄ、源から３ビツト１００＝４ビツトの生の＾／Ｄ、 源から４ビツト１０１＝３ビツトの生の＾／Ｄ、源から５ビツト１１０＝２ビツ トの生の＾／Ｄ、源から６ビツト１１１＝　１ビツトの生の＾／Ｄ、源から７ピ ント４−３　００−正常な８ビットＣＬＵＴモード０１−混合モードのＣＬＵＴ Ｉ　（ビットＯ・・２を使用）１０−９ビツトＣＬＵＴモード（５１２色）１１ −９ビツトＣＣＣ２ビット／画素モードこのレジスタのビット３及び４は、正常 なＣＬＵＴ動作の間００にセ・ントされる。モード０１は、単一の“混合モード ”である、適当なビデオ混合のために、乗算器２０２が通常使用される。このモ ードにより、生のビデオの各成分の１〜８ビツトが索引の上位ビットになり、ビ デオバス２　（２００）の各成分の下位ビ・７トがＣＬＵＴＩの各成分に対して 同じ索引の下位ビットになる。このモードは、２４ビツトに、８ビツトが単一の 色索引として作用する通常モードの代わりに、３つの成分索引として作用させる 。生のＡ／Ｄの８ビツトの全てが使用されるならば、これはＣＬＵＴを各成分の 個別のガンマ補正のため使用させ、又は生のビデオを反転成いは再マツプさせる 。生のビデオの上位４ビツト及びビデオバス２上の成分の下位４ビツトを使用す ることにより、生のビデオをビデオバス２の画像と混合できる。これは、生のＡ ／Ｄの上位４ビツトを、下位４ビツトで索引される１６の輝度の１６の異なるグ ループに対する索引として使用することにより行われる。モード１０は、２つの ８ビデオのＣＬＵＴを単一の９ビデオのＣＬＵＴとして作用させる。これは、下 位９ビツトが５１２のエントリＣＬＴＪＴに対する索引である（上位７ビツトは 無視される＞１６ビツトの奥行の源バッファ（バンク対ＡＢ又はバンク対ＣＤ） を負う、モード１１はその他のＣＣＣ表示モードを加える。このモードでは、各 セルの２つの８ビツトの色、色Ｏ及び色１は、夫々ＣＬＵＴＩ及びＣＬＯＴ２の ８ビツトの索引となる。 ２つのレジスタＣＬＯＴ源１　（ＳＦｓＦＯＯ７８４）及びＣＬＵＴ源２　（Ｓ ＦｓＦＯＯ７８５）は、夫々３ビツト及び４ビツトを使用して以下の如きＣＬｔ ＪＴ索引源を決める。 ζ」　機能 ２−０　０００−ビデオパス２Ａ成分 ００１−ビデオバス２Ｒ成分 ０１０−ビデオパス２Ｇ成分 ０１１−ビデオパス２Ｂ成分 １０〇−乗算器Ｙ出力 １０１−乗算器部分和出力 １１０−マトリクスアドレス １１１−子備 これ等のレジスタの最初の６つのモードは、ＣＬＵＴ索引の源を規定する。通常 、これは、ビデオバス２　（２００）上の４つの成分の１つから起きる。また、 ＣＬＵＴ索引は、乗算器２０２のＹ又は部分和出力のいずれかである１乗算器又 はビデオメモリバンク５６のいずれからの輝度値を使用して成る輝度に基づき画 像を色づけることができる。 ＣＬＵＴマｌ−リクスモードレジスタ（ＳＦｓＦＯ０７８６）は、マトリクスモ ード時のＣＬＵＴに対する動作パラメータを決定し、以下の如き２ビデオを使用 する。 １　＝　３２ｘ３２マトリクスモード（ＣＬＵＴＩ　＞１　０＝１６ｘ１６マト リクスモード（ＣＬＩＩＴ２）１　＝　３２ｘ３２マトリクスモード（ＣＬＩＩ Ｔ２）マトリクスアドレス指定モードを使用してＣＬＯＴを異なるモードにおく ことができる。索引した色を表すＣＬＵＴメモリの代わりに、各ＣＬＵＴは、例 えばハードウェアカーソルを与えるための１６×１６画像を代わりに表すことが できる。このマトリクスモードは、１６ｘ１６又は３２Ｘ３２の画像（これは１ ６×１６のマトリクスと同じであるが、この係数で水平及び垂直の両方に拡大縮 小されるンのいずれかのＣＬＬＩＴ表示を使用する。各ＣＩ−Ｕ　Ｔは、最高２ つのＣＬＵＴマトリクス画像が同時に存在するように、マトリクスモードに存在 することができる。以下のレジスタは、１１ビツトを使用して表示画像のＸ及び Ｙ領域を制御する。 ＣＬＵＴＩマトリクスＸスタート＜５ＦｓＦＯＯ７９０）ＣＬＵＴＩマトリクス Ｙスタート（ＳＦｓＦＯＯ７９２）ＣＬＵＴ２マトリクスＸスタート（ＳＦｓＦ ＯＯ７９４）ＣＬＵＴ２マトリクスＹスタート（ＳＦｓＦＯ０７９６）マトリク スモードでは、画像は透過画素を持つことができる。これは、ｉ！ｉｌが矢スは Ｔビームカーソルとして使用されるならば、有効である。透過マトリクス画素は 、黒（３つの全ての成分がゼロ）として検出される画素である。次のレジスタは 、ＣＬＵＴがマトリクスモードにあるとき、画像表示を制御する。 ＣＬＵＴＩ表示源（ＳＦｓＦＯ０７９８）ＣＬＵＴＩ黒検出表示源（ＳＦｓＦＯ Ｏ７９＾ンＣＬＵＴ２表示源（ＳＦｓＦＯＯ７９Ｃ）ＣＬＵＴ２黒検出表示源（ ＳＦｓＦＯ０７９Ｅ）これ等のレジスタは、以下の４ビツトを使用する。 （ヱ上　機能 ３−０　００００−生の＾／Ｄ ｏｏｏｌ−生のディジタルイン ００１０＝ビデオバス１ ００］１−ビデオバス２ ０１００＝ＣＩｕｔ　１ ０１０１　＝ＣＩｕＬ　２ ０１１〇−乗算器出力 ０１１１−デフォルト色１ １０００−デフォルト色２ １００１　＝生のディジタルイン（３１、，２４）１０１０−ビデオバス２　（ ３１、，２４）＋０１．ｌ＝乗算器部分和出力（３１，，１６）１１００−子備 １１０１＝予備 １１１０−予備 １１１１−予備 以下のレジスタは、４ビツトの優先順位及び各ＣＬＯＴに対する黒検出優先厘位 レベルの設定を許容する。 ＣＬＵＴＩ優先順位レベル＜５ＦｓＦＯＯ７９９）ＣＬＵＴＩ黒検出優先順位レ ベル（ＳＦｓＦＯ０７９Ｂ）ＣＬＵＴ２ｆｌｕ先順位レベル（ＳＦｓＦＯＯ７９ Ｄ）ＣＬＬＩＴ黒検出優先順位レベル（ＳＦｓＦＯＯ７９Ｆ＞ＣＬＵＴマトリク ス表示制御は、その境界に基づき活性化している矩形制御源する。これは、それ がＣＬＵＴメモリのマトリクスの静止画像の代わりに選択さ示モニタを識別する 。垂直同期信号は、現在のフレームを描くのを停止し、そして新しいフレームを 描き始めるときの表示モニタを識別する６絶対タイミングブロツクは、水平及び 垂直ビデオ信号のタイミングに対してほとんど無限の変化を許容する。３１当な プログラミングで、この発明は、この絶対タイミングブロックを使用して色々な 表示モニタフォーマットを制御する。多くの解像度を有するインタレースされた 表示及びインタレースされてない表示に対する出力は、プログラム制御のちとに 達成できる。 また、絶対タイミングブロックは、外部に発生された水平及び垂直ビデオ信号と 同期できる。ゲンロック作用として知られているこの能力は、この発明の装置に 供給されるビデオ信号の少しの変化も追跡する。このゲンロック作用により、こ の発明の装置は、この発明の装置にプログラムや正確な値を要することなく、そ の他のビデオ信号のタイミング規格を模倣できる。 絶対タイミングブロックは、フレーム、フィールド又はライン毎にマツキントツ シュ■コンピュータへ割込みを発生できる１割込みの正確な画素位置は、プログ ラム可能な制御下にある。 絶対タイミングブロックは、捕獲マルチプレクサと共に、ビデオメモリバンクに 捕獲されているビデオデータを整きする。また、絶対タイミングブロックは、光 学ライトペン指示装置を追跡し、ライトベンが表示の部分を感知するとき、割込 みを発生できる。 絶対タイミング部は、ビデオのための同期信号を受け、そして発生する。レジス タは、ビデオタイミング及びゲンロック作用を制御する。ビデオタイミングは、 ビデオタイミングシーケンサにより発生される。 絶対タイミング部は、２つの内部カウンタを有する。一方のカウンタは、画素時 間と、水平ラインに沿った基準位置をカウントする。ａ方のカウンタは、半分の ライン間隔及びビデオフレーム内の基準位置をカウントする。 ビデオタイミングシーケンサは、水平部及び垂直部を有する。ＶＳＣＡＳＩＣは 、各部に当てられた小さな蓄積ブロックを有する。この蓄積ブロックは、ビデオ ライン（水平の）又はビデオフレーム（垂直の）中特定の時間に実行される命令 を有する０画素時間当たり最高２つの水平命令を実行してもよい、半分のライン 間陽当たり最高２つの垂直命令を実行してもよい。 を丁デオ々イ′：ｚグン−”＞”ｆ（、，１１，２つのボ・インタを有！１．１ つは水平命令テ・−ブノ１にあり、別の１１）は垂直命名デーグルにある。こｈ −等のｊでインタは、実行されるべき次の命令対を示ず。力六ン々のカランＩ・ 値は、各命令対と関連１７ている。 ビデー＋ｌＥングシーケンナは、各画素に対し７ウウ〉′夕の活性値（水下命令 テーブルからの）と絶対やイミング水平カウンタ値を比較する。これ等の２つの 値が一致するとき、その命令（水平命令テーブルからの）が実行される８それか らポインタは、水″Ｉｉ！−命令テー命令テーブル今次に進められ、その処理が 反復される６テーブルの最終命令対が実行されるとき、そのポインタは、命令テ ーブルの始め６、゛リセットされる。 同様い、ビデオタイミングシーケ〉す”は、各′Ｆ−ｎのラインに対してカウン タの活性値（垂直命令デープルからの）と絶対タイミング垂直カウンタ値を比較 する、７：つの値が一致するどき、その命令ｈ（実行される。ボ代−・夕は、ｆ ｌＮ命令対が実行さｉシるまで、垂直命令テーブノ１内の各命令対を通して増大 する。その後ポインタは、噺直命令デーブノ［め始めにリセットされる。 水゛Ｖ５−ケンサは、最高２５の命令値を記憶４−る、垂直シーケンサは、最高 ２１力命令値を記憶する。シーケンサは、Ｉ　’Ｏボー１〜機構を逼してアクセ スされる。 ビデｔグイミングシーゲンサの任意の命令又は活性値を変えると、表示が一時的 に崩壊することに留意されたい。 水’Ｊ１部は、′ｉ７７ニビデオメモリに対し一ζ適当な転送及び構成す・イク ルを発生づるＡ：めＧ、一応答可能である１、これは、表示用転送サイクル及び ライン制御部を含む。 水下シーケンサ命令 １　［１）　命令　クラス ０　終−ｒ水平帰線消去同期 １　開始水下′−シク（等化Ｉ及び鋸歯状■開始）同期２　１／２ライユ点く等 化Ｉ及び鋸歯状■開始）同期３　開始水Ｖ帰線消去同期 ４　終「木下シンク同期 ５　終了水平等化Ｉ及び■同期 ６　終了水平鋸歯状Ｉ及び■同期 ７　開始＾／Ｄ基準クラりブゲンロッタ８　終丁Ａ／Ｄ基準りランフ゛ゲンロッ ク９　転送サイクル読出しビデオＲＡＭ管理１０　転送ラインｌ［・書込みビデ オＲＡＭ管理１１　転送サ−イクル書込みセットアノグビデ寸ＲＡＭ管理１２　 開始ブリスキャン命令ビデオ１＜へＭ管理１３　開始活性スキャン命令ビデオＲ ＡＭ管理１４　内部表示パイプライニ・ビデオＲＡＭ管理予備負荷１５　開始水 平ロックウィンドウゲンロック１６　終了水平ロツタウィシドウゲンＩＶツク１ ７　開始水平シンクデー１−ゲン１１ツク１８　終了水平シシクゲートゲ〉ロッ ク１９　サンプル点Ｉゲンロック ２０　サンプル点■ゲン「７ツク ２１　不明の水平シンクゲンロックの充ｔｉ２２水平ロック値パルスゲンロック ２３　機能力ウンタリセッ１−（リセットの前にロック）同期垂直シーケンサ命 令 Ｉ　Ｉ）　命令　フィールドクラス ０　終了垂直帰線消去偽同期 １　消去垂直帰線消去奇同期 ２　開始垂直シンク偶同期 ３　開始垂直シンク奇同期 ４　開始垂直帰線消去両同期 ５　終ｒ垂直シンク両同期 ６　開始等化Ｉ及び■の両同期 ７　終了等化Ｉ及びＨの両同期 ８　開始垂直ロックウィンドウ両ゲンロツタ９　終了垂直ロックウィンドウ両ゲ ンロック１０　開始水平サーチ両ゲンＩフック １１終了４く平ガーチ不明色ンク（充填）両ゲンロック１２　開始ゲート不明シ ンク（充填）両ゲンロック＋３　Ｐ’７ゲー　１・不明シンク両ゲン

【：７ツク ビデオグイミシグシー′ｒ）・すの命令に３つの型５即ち同期、ゲンロック及び ビデ’＋”　ＲＡ　Ｍ管理がある。同期命令は、外部の同期源とは独立１て、− の発明の同期状態を制御−４−る、ゲニ［７ツ′７命令は、この発明に、実時間 で、窒化する入力同期イｉ：’＋　””ｆに一致。′−ぜる。ビデオＲ，Ａ　Ｍ 管理命令は、この発明のその他の区部を正確に動作させるビデオタイミングシー ケンサによって高い所にある。 同期命令は、水゛Ｙ及び垂直夕（、Ｅングのための・４つの状態のうちの１つを 決める。各状態は、活性期間、帰線消去期間及び同期期間を有する７この発明は 、現に活性中のビデオラインの始まりを活性ビデオラインの開始として決めるこ とを帝国さｔまたい、通常、ラインめ始まりは、水平同期に関連し、ている。こ の発明は、活性ビデオ−月／　ｉｚの始まりを第１の活性ビデオラインとして決 める６通常、〕１、−ノ、の始まりは、垂直同期に関連しＣいる。 連の状態を通して水平ビデオ信号サイクルは、活性ビデオ期間、帰線消去期間、 同期期間、その他の帰線消去期間を経て活性ビデオに戻る。第１の帰線消去期間 は、フロントポーチである。第２の帰線消去期間は、ベックポーチである。 全灯の間隔は、ビデオラインである。 垂直方向において、一連の状態を通してインタレースされていないビデオ信号は 、活性ビデ：Ｊｒライン期間（上述の各水平ラインサイクル）、（４線消去期間 、同期期間、その他の期間消去期間を紅で活性ラインの次の組に戻る。インタレ ースされたビデオにおいて、これ等の間隔の１つは、フィールドで７）す、２つ はフレームである。インタレースされたビデオにおいて、フし一ム及びフィール ドは同じ間隔である、 垂直方向にインタレースされたビデオ信号は、インタレースされてない信号より もっと複雑である。インタレースされない垂直シーケンスは、２回反復し、各フ ィールドの間多数の半分のビデオラインを使用する。最初のフィールドは、偶数 のビデオライン情報の全てを含み、偶数ラインと呼ばれる０次のフィールドは、 奇数フィールドであり、奇数のビデオライン情報の全てを含む。各フィールドは 、分離した組のシーケンサ命令を必要とするに、二のインタレースされ／Ｓフィ ールドは、共にビデオフレームを含む。ビデオラインの数が整数でなければ、等 化及び鋸歯状パルスから成る補正信号が垂直帰線消去中発生される５ ゲンＹ７．・り命令は、この発明を外部同期源に同期させる。多くのビデオ源の 歪は平凡であり、そのためゲンロックの命令は、この発明を“スロッピー　（ｓ ｌｏｐｐｙ）”なビデオ同期源にゲンロ・・ｌりさせる。この発明り装置は、２ つの方法で水平ロックを達成する。同期ロソ々は、到来する同期信号をピックア ップ１２、ライン毎にビデオタイミングシーケンサの水ヱカウンタ及び水平タイ ミング部をリセットする。同期ｒ”７　ツクは、入力同期周波数が広い変動又は 過度のノイズを有するときて・さえ、常時水平に［７ツクする。ＶＴＲは、一般 に水平周波数に短期間変動を有する。 同期自ツクモードでは、装置は、水平ロック中す−ヂモードを始める。到来する 水平同期の前縁は、基準端である。この端は　水平ロック値（又は開始値）をカ ウンタに負荷することにより、絶対タイミング水平カウンタをリセットする。 ビデオタイミングシーケンサの水平部は、この基準端でプ１７グラマブル点にリ セットされる。 カウンタが基準端でクリアされるよりむＩ７ろ再負荷されるので、到来及び出て 行くビデオは、ブログラノ、ｎＴ能なタイミング関係を有することに留意された い。 この点で、結局装置は、水平にロックされる。一旦すセッ１−されると、開始水 平ロックウィンドウに対する命令が実行されるまで、装置は、自動的にプログラ ムされた水平タイミングシーケンスに従う。 その後、装置は、水平同期の前縁に対するサーチを始める。装置は　終了水ヱロ ックウィンドウに対する命令が、次の端が生じる前に実行されるとき５水平ロツ クを失敗する。 装置は、水平ロックを失敗すると、カウンタを進める。このカウンタが　プログ ラム可能な閾値を通過すると、この発明は、開始及び終了水平Ｉｌｌ〕ｌｌ中ィ ンドウ命令に拘わらず、ナーチモードに戻る。カウンタはリセットされて水平ロ ックを達成する。 等化及び鋸歯状パルスが同期ロックをトリガできるので、この発明は、パルスが ゲンロック回路へ通過する前に、入力同期源からこれ等のパルスを除去する特殊 なゲート回路を含む、ビデオタイミングシーケンサ命令は、水平ラインに沿った プログラマブル点で、このゲートをターンオン及びオフする。 位相ロックは、到来する水平同期に関連した周波数にシステムクロック回路を同 期させる。位相ロックは、到来する同期源に高品質のロックを生じるが、しかし ながら、その同期源は最初安定してなければならない。また、位相ロックは、不 明または遅れた水平同期パルス並びに等化及び鋸歯状パルスを無視できる。 垂直ロックは、水平ライン内で２回置期信号をサンプリングする。装置は、垂直 同期の開始を検出するとき、垂直ロング値（又は開始値）をカウンタに負荷によ り絶対タイミング垂直カウンタをリセットする。また、装置は、ビデオタイミン グシーゲンサの垂直部をプログラマブル点にリセットする。 装置は、垂直ロックを失敗すると、同期していない各フレームにカウンタを進め る。このカウンタがプログラム可能な閾値を通過すると、この発明は、開始及び 終了垂直ロンクラインドウ命令に拘わらずサーチモードに戻る。このカウンタは 、リセットされて垂直ロックを達成する。 垂直ゲンロック命令は、水平サーチモードを開始する２つの命令を含む。これは 、インタレースした信号の等化期間を補償する。これは、その水平ラインの位置 に拘わらず、水ヱ同期のためこの発明を準備する。 Ａ／’Ｄ基準レベルは、各水平ラインにゲンロ・／りされる。そのレベルは、ビ デオ信号の水平バンクポーチ即ちブリーズウエイ（ｂｒｅｅｚｃｗａｙ　）　中 セントされる。 このレベルは、入力モジュールのＡ／Ｄ変換器のための基準レベルとして働く。 ビデオＲＡ　Ｍ管理命令は、水平ライン毎の処理時間である。この発明は、デュ アルボー１・されたビデオＲＡＭデバイスを特徴とする。これ等のデバイスは、 ビデオデータがシフトイン又はシフトアウトされる直列を含む。それ等は、また ホストマツキンドアシュがこの同じデータをアクセスしてもよいランダムアクセ スポートを含む。 表示を維持するため、直列は、活性ビデオラインが始まる前に負荷されなければ ならない。ビデオタイミングンーケンサは、ビデオＲＡＭ管理命令を使用してこ の機能を行う。直列は、水平同期中負荷される。一旦、データが直列におかれる と、プリロード命令を実行して表示パイプラインを通してデータの移動を開始す る。 同様に、選択された動作を水平ライン内の所定点で行い、画像捕獲をイネーブル しなければならない。各水平ラインに対してライン制御部を始動して開始させる 付加的命令がある。 この発明の相対タイミング部、キー要素は、表示を発生するのに使用されるビデ オメモリバンクを制御し、それ等をビデオデータを捕獲するために整合する。 相対タイミング部は、２０以上の方法で、この発明内に４つのメモリバンクを配 列できる。メモリバンクは、水平に及び垂直に整きでき、そして相互におおうこ とができる。このおおうことにより、元のメモリバンクと同じ大きさの表示メモ リ内に成る領域を生じるが、単一のメモリバンクとして画素当たり２〜４倍の情 報を有する。 相対タイミング部は、特別なアドレス翻訳器を使用する。プログラマに対して明 白に、翻訳器は、新しいアドレスにり・えられたアドレスを自動的に再マツプす る。 相対タイミング部は、マッキント・ノシュ■により与えられたアドレスを再マツ プしない。このようなアドレスは、ビデオメモリ構成により再マツプされ、これ は相対タイミング部に無関係であることに留意されたい。多くの情報のため、こ の開示のビデオメモリ構成部を参照する。 相対タイミング部は、絶対ライン〉・グシフトクロツク及びビデオメモリバンク アドレス発生を処理する。これは、パンニング、ズーミング及びモザイク機能を 許容する。この相対タイミング部は、また生のビデオの捕獲時、この発明の動作 を整きする。 ビデオメモリバンク（Ａ、Ｂ、Ｃ及びＤ）５６は、種々の方法で７４１合わせ且 つ連結てきる。２つのレジスタにより制御される２３の有効なバンク構成がある 。 例えば、Ａ及びＢバンクは、それ等が２ＫＸＩＫ８ビツトバンクを表すように連 結できる。 バンク構成レジスタ（ＳＦｓＦＯＯｌｏｏ）は、８ビツトを使用して次のような バンク構成を決める。 〈ヱ上　機能 ４−０　特定の連結モード ５　１−イネーブルＧ・Ｂ８ビットモード２重面インタリーブ６　１−イネーブ ルＡ　Ｒ８ビットモード２重面インタリーブ７　１−イネーブルＡ：　Ｒ／Ｇ： 　Ｂ１６ビツトモード２重面インタリーブディジタルビデオ画像処理装置１０は 、全体の活性スクリーンの大きさより水平及び垂直により大きなバンクを持つこ とができる。４つのバンクの各々に対する水平及び垂直バンクオフセットレジス タは、表示領域をオフセットさせ、この余分のバンク領域を選択的に表示できる ように任意に整合させる８時間外に徐々にこれ等のオフセットレジスタを変える ことにより円滑なパン効果が得られる。 各バンクに対してＸ及びＹオフセットの両方を決めるレジスタは、以下のもので あり、これ等の各々は１５ビツトを使用してオフセットを決める。 バンクＡＸオフセット（ＳＦｓＦＯＯ１４０）バンクＡＹオフセット（ＳＦｓＦ ＯＯ１４２）バンクＲＸオフセット（ＳＦｓＦＯＯ１５０）バンクＲＹオフセッ ト（ＳＦｓＦＯＯ１５２）バンクＧＸオフセット（ＳＦｓＦＯＯ１６０）バンク ＧＹオフセット（ＳＦｓＦＯＯ１６２）バンクＢＸオフセット（ＳＦｓＦＯＯ１ ７０）バンクＢＹオフセット（ＳＦｓＦＯＯ１７２）これ等のレジスタは、各フ レームバンクの位置を、絶対スクリーン位置に関連して個別に制御させる。 バンクオフセットを変更して、その他の論理ページのメモリを表示するのに使用 でき、又はスクリーンをパンするのに使用できる６例えば、時間外にＸオフセッ トを増大すると、画像が左にすべるように現れるので、右への水平バンニングを 達成できる。各バンクを、個別にオフセットできる。 画素をＸ方向に複写し、且つ全体のビデオラインを規定の回数Ｙ方向に複写する ことにより、１から２０４８までの整数係数だけビデオバンクを拡大縮小（ｚ。 ｏ＋ａ）できる、各バンクに対するＸ及びＹ方向のズーム係数は、各々リビット のズーム係数を有する次の８つのバッファズーム係数によって制御される。 バッファズーム係数（ＳＦｓＦＯＯ１４０４）バッファズーム係数（ＳＦｓＦＯ Ｏ１４８）バンクＲＹズーム係数（ＳＦｓＦＯＯ１５４）バンクＲＹズーム係数 （ＳＦｓＦＯＯ１５６）バッファズーム係数（ＳＦｓＦＯＯ１６４）バッファズ ーム係数（ＳＦｓＦＯＯ１６６）バッファズーム係数（ＳＦｓＦＯＯ１７４）バ ッファズーム係数（ＳＦｓＦＯＯ１７４）これ等のレジスタは、各フレームバン クのズーム係数を決める。ズーム係数は、画素が特定方向に複写される回数を規 定し、その値はゼロを基礎としている（すなわち、ゼロのズーム係数は、正規の 表示を意味する）、ズームは、バンクメモリの内容に影響を及ぼさず、表示だけ に影響を及ぼし、そのズーム係数は、モザイク係数より大きいか又は等しくある べきである。 水平モザイクは。バンクから画素をサンプリングし、水平ズーム期間中その値を 表示し、それから次の画素に対して水平モザイク係数により決定される多数の画 素を飛び越えることによって達成される。垂直モザイクは、バンクからのライン をサンプリングし、垂直ズームｗＩｒＷ１中そのラインを表示し、それから次の ラインに対して垂直モザイク係数により決定される多数のラインを飛び越えるこ とによって達成される。これは、モザイク係数がその各ズーム係数より小さいが 又は等しくなければならない制限値を持つ画像の水平及び／又は垂直改造度を減 少することと同じである。各バンクに対してモザイクＸ及びＹ係数を決めるモザ イク制御レジスタは、以下の如きリビットのレジスタである。 バンクＡＸモザイク係数（ＳＦｓＦＯ０１４８）バンクＡＹモザイク係数（ＳＦ ｓＦＯＯ１４＾）バンクＲＸモザイク係数（ＳＦｓＦＯ０１５８）バンクＲＹモ ザイク係数（ＳＦｓＦＯＯ１５＾）バンクＧＸモザイク係数（ＳＦｓＦＯ０１６ ８）バンクＧＹモザイク係数＜５ＦｓＦＯＯ１６＾）バンクＢＸモザイク係数（ ＳＦｓＦＯ０１７８）バンクＧＹモザイク係数（ＳＦｓＦＯＯ１７＾）モザイク 値は、ゼロを基礎としており、すなわち、ゼロのモザイク係数は、正規の表示を 意味し、モザイク処理は、ズーム処理に依存している。 生のＸモザイク係数レジスタ（ＳＦｓＦＯＯｌｏ）は、生のディジタルビデオ信 号の水平モザイク作用をさせる。ディジタル化された生のビデオ信号は、一旦サ ンプリングされ、そしてそのサンプル値が、生のＸモザイク係数の余分な画素期 間中保持される。このレジスタは、ゼロを基礎としており、すなわち、ゼロのモ ザイク係数は、正規な捕獲動作を意味する。ビデオシステムモジュール２０は、 ２つの直接なＲ，Ｇ　Ｂ画素フォーマットＲＧＢ８８８及びＲＧＢ色空間を有す る１両フォーマツ１−により、ＣＬＵＴを使用しないで、直接ＲＧ　８両像を表 示させることができる。以下は、ＲＧ８８８８画像ト表示するためのレジスタを 構成する一方法の例である。 バンク構成（ＳＦｓＦＯＯｌｏｏ）−＝％ｏｏｏｏｏｏｏ。 バンクモー　ト（ＳＦｓＦＯＯ１０２）　＝　％０ＯＯＯＯＯ００ビデオメモリ 楕成（ＳＦｓＦＯ４４００）　＝　９５００００００００００１１００１　］（ ２Ｍｅｇ） パン・り成分寸法（ＳＦｓＦＯＯ５００）−％ｏｏｏｏｏｏｏ。 バンク画素モード２　（ＳＦｓＦＯＯ５０２）　＝　％０Ｏ００００００デフォ ルト表示源（ＳＦｓＦＯ０６６０）−％ｏｏｏｏｏｏｏ。 これは、ＲＧ　８８８８画像のための装置を構成する多くの方法のうちの唯一の ものである。この構成は、バンク連結がないことを規定する。ビデオメモリ構成 レジスタは、３２ビット／画素の奥行き、ＩＫの水平バッファの大きさくローバ イト−ＩＫ）、５１２３インの垂直寸法及び線形マドレス指定モードを備える。 これは、ホストコンピュータがどのようにメモリ構成を見るかを規定し、従って 、表示さり、る解像度に１ＫＸ５１２は必ずしも必要でない。この例は、２メガ バイ）−メモリ構成に対するものである。・１メガバイト構成は、ＩＫＸＩＫＸ ３２ピントとして規定される。 バンク成分寸法レジスタは、４つの全ての成分に対して成分当たり８ビットにセ ットされる。これは、８ビ７トを各バンクから取り出し、ＲＧＢ８８８画素を形 成しな幻ればならないことを規定する。デフオルｌ−ｉ示源レジスタは、ビデオ バス２　＜２００）を選択するのにセｙ）−され、バンク画素モード２は、各バ ンクから各成分をコビイし、各画素の赤、緑及び青成分を形成するのに決められ る。また、デフオルｌ−表示源は、ビデオバス１　（１９８）にセラ１〜され、 バンク画素モード１は、また赤、緑及び青バッファからＲＧＢ８８８画素をデコ ードするゼロにセラ１へされる。 ＲＧ８５５５画素は、赤、緑及び青成分の各々、及び余分な不使用のビットに対 する１６ビツトとして表される。余分な（最上位）ビットは、他の目的のため装 置により使用できる。以下の例は、ＲＧＢ５５５モード用装置を構成する多くの 方法のうちの１つである。 バンク連結（ＳＦｓＦＯＯｌｏｏ）−％ｏｏｏｏｏｏｏ。 バンクモード（ＳＦｓＦＯＯＩ０２）　＝％ｏｏｏｏｏｏｏ。 ビデオメモリ構成（ＳＦｓＦＯ４４００）　＝％００００００００００１１０１ ０１（２Ｍｅｇ） バンク成分寸法（ＳＦｓＦＯＯ５００）　＝％ｏｏｏｏｏｏｏ。 バンク画素モード１　（ＳＦｓＦＯＯ５０１）−％ｏｏｏｏｏｏｏ。 デフォルト表示源（ＳＦｓＦＯＯ６８０）　＝％００００００１０この構成は、 バッファが水平方式で連結されていることを規定する。これは、ビデオｆｌＡＭ にわたって５１２ラインＸ２０４８画素の１６ビツト両像を許容する。表示は、 一度に全て全体の画像を示していないかもしれないけれども、装置のパンニング 能力は、画像を水平に横切って円滑にパンできる。バンクの連結は、表示時、例 えば画素１．０２３（アルファー赤バンクからの１６ビツト）、次の画素１０２ ４が、緑−青バッファからやってくるハードウェアと云える。この連結がなくと も、表示のハードウェアは、画素のオフセットゼロを取り巻く。 ）’Ｃｃは、”ＹＩＱ又はＹＵＶ”に対して短い。ＹＩＱ及びＹＵＶは、ＲＧＢ の色指定に対する別の色表示である。両方のモードにおいて、°Ｙ”は輝度成分 （白黒テレビセットのグレースケール値）を表し、ＩＱ又はＵ■成分は、色差成 分を表す。人間の目は、輝度成分から多くの画像情報を感知するので、そして、 ディジタルビデオ画像処理装置１０は、ＹＣｃ画像にＣｃ酸成分して２倍の水平 周波数でＹ”成分を提供させるので、ＹＣｃモードは、色画像を表すためにＲＧ Ｂモード１よりもつと有効なモード１である。ＲＧ　ＢとＹＩＱ、及びＲＧＢと Ｙ　Ｕ　Ｖの色空間の間に数学的間ｇＡ＜マトリクス変換）があるので、ディジ タルビデオ画像処理装置１０は、乗算器２０２を使用してＹＣｃ画像を表示し、 実時間でＲＧＢ色空間への変換を行うことができる。 色セル圧縮（ＣＣＣ）　を使用して、画像を十分に圧縮てきる。ＣＣＣは、画像 の色差変化が常時輝度変化を示すことを当てにしている。２４ピツ１〜の画像（ 赤、緑、及び青成分当たり８ビツト）は、Ｒ，ｃ、Ｂ及びＹの値に分解される。 その後、この表示は、４×４画素セルに分解される。各セルに対する平均Ｙ値が 得られる。その後、】が平均７以上の画素を表し、０が平均Ｙ以下の画素を表ず ４×・１ビツトマ／プか構成される。８−４Ｘ４セルに対して高い値及び低い値 を表す２−）の２４ビツト色値が選択される。ビットマツプの各１は、際立って よい色を表し、ビットマツプの各自は、際立ってよくない色を表す。各４×４セ ルは、１６ビｚｌ−のビットマツプ及び２つの２４ビツト色値、１６画素に対す る、又は４ビット／′画素て表さｈる。２４ビツト色が２５６の２４ビツト色に 対する８ピントの索引に代わるならば、各画素は、１６ビツトのビットマツプ及 び２つの８ビット色索引、１６画素に対する３２ビ・ｌト、又は２ビット／画素 で表される。ＣＣＣビデオ画像データが提供されると、ビデオシステムモジュー ル２０は、実時間ハードウェア減圧を使用してＣＣＣ画像を表示できる。ＲＧＢ 色に代わりに各セルに関連したＹＣｃ色を有するＣＣＣ画像を持つことが可能で ある。ＹＣｃ色は、乗算器アレイ２０２を通してＲＧＢ画素に変換できる。 ビデオシステムモジュール２０は、ＣＣＣ４ビ・ノド／画素モードに対してワー ド幅く】６ビツトの深さ）データを必要とする。これは、ＡＢメモリバンク対又 はＣＩ）メモリバンク対であり得る。従って、レジスタは、ＣＣＣモードにある 各バ／ファに対してビットセットを持たなければならない。画素モードルレジス タにより、（二゛ＣＣ４ピント／画素源（ＡＢ又はＣＤ）を選択し、ビットバス １−　（＋９８）にデータと出力て′きる。 ビデオンステムモジュール２０は、メモリバンクＡ、Ｂ、Ｃ又はＤにあり得るＣ ＣＣ２ピント、／′画素モードに対してバイト幅（８ビツトの深さ）データを必 要とする。ＣＣＣイネーブルレジスタは、ＣＣＣモードにある各バッファに対し てビット・セットを持たなければならない。画素モード２レジスタにより、ＣＣ Ｃ２ビット／′画素源バッファ（Ａ、Ｂ、Ｃ及び／又はＤ）を選択し、ＣＬＵＴ に対してビデオバス２　（２００）にデータを出力できる。ＣＬＵＴ源（１又は ２）レジスタは、ＣＬＯＴ索引入力を選択するようにセットされなければならな い。ＣＬＯＴ出力を表示源として選択すると、ＣＣＣ画像を見ることができる。 ビデオシステムモジュール２０は、ＣＣＣ６ビデオ／画素モードに対して３バイ ト幅（８ビツトの深さ）データ源を必要とする。これ等は、メモリバンクＢ。 Ｃ及びＤである。ＣＣＣイネーブルレジスタは、ＣＣＣモードにある各バッファ に対してピットセットを持たなければならない。画素モード２レジスタにより、 ＣＣＣ２ビット／画素源の３チヤンネルを表すのにメモリバンクＢＡ、Ｃ，Ｄを セットし、ビデオバス２にデータを出力できる。その後、ビデオバス２　（Ｚｏ ｏ）の出力を表示源として選択すると、ＣＣＣ画像を見ることができる。 種々のビットバッファ表示構成の幾つかにより、８ビツト又は１６ビツトのデー タをインタリーブすることができる。インタリーブモードは、高水平解像度に有 効である。通常、画素は、それ等の目的地に伝送される前にビデオメモリバンク ５６から４つのバースト内に回収される。インタリーブモードにおいて、４つの 画素の２つのグループは、２つの異なったバッファ又はバッファ対から回収され 、全グループとしてインタリーブされる。インクリーブモードは、狭い通路に適 するビデオＲＡＭアクセス時間の可能性を減少するように設計される。ビデオメ モリ構成レジスタの８ビツトが、任意の２重面インタリーブをイネーブルするよ うにセットされなければならない。８ビツトデータのインタリーブは、２つの有 効なメモリバンク対ＡＢ又はＣＤの１つ又は２つを使用して達成できる。このモ ードでは、画素は、画構成要素の対から４つのグループ内に回収され、ビデオシ ステムモジュール２０の他の区分へ出力される前にインタリーブされる１両メモ リバンク対は、同時にインタリーブしてもよく、或いは一方をインタリーブし、 他方をインタリーブしないようにすることができる。８ビツトのインタリーブは 、バンク構成レジスタで規定されるような特定のモードだけで達成できる。バン ク構成レジスタは、インタリーブするためのバッファの対が水平的に隣接してい ることを規定しなければならない、１６ビツトのインタリーブは、２対として配 列された４つのバッファの全てを使用して達成できる。このモードは、１６ビツ トのバッファ対が水平的に隣接するように配列されることが必要である。 マスタクロック発生器１８４は、この発明で使用するために、画素、クロマ及び 内部クロックを合成する。マスタクロック発生器】８４は、２０Ｍ＋−（ｚ及び ４０ＭＨｚ内の任意のクロック周波数を実質的に合成でき、そして、任意に微調 して不規則な外部クロック入力を補償する。 画素、クロマ及び基準クロックは、共通の電圧制御発振器（ＶＣＯ）　回路から 導出する。クロック制御ブロックは、入力基準クロックを選択する選択機構を有 する。このクロックは、内蔵の４０ＭＨｚの水晶発振器のクロック又は外部クロ ック入力でもよい、この柔軟性により外部の慣習的のクロック周波数を使用でき る。 更に、装置は、基準クロックと外部水平クロック入力の間で選択する選択ｖ１楕 を備えている。この機構は、位相ロックループ（ＰＬＬ）　を使用してラインず つを基礎としてタロツク位相を微同調する。この発明は、この選択機構を使用し て即座に少し変化するビデオ入力信号を合成する。例えば、ＶＴＲ運搬機楕機構 １つの水平ラインから次の水平ラインまで時間軸エラーの原因となるテープ対ヘ ツド速度の不規則性を生じる。この発明は、これ等のタイミングエラーに即座に 同期できる。 ＶＣ○回路は、２０〜４０Ｍ）（ｚの周波数出力範囲な有する。このクロック及 び基準クロックは２その周波数を成る整数係数で分周するようにプログラムでき る。２つの低周波パルスは、選択的に２分周回路を通されて２つの矩形波を持っ たＰＬＩ−を提供する。ＡＳＩＣに対して外部にあるこのＰＬＬは、ｖＣＯ周波 数を微同調することにより２つの矩形波を共にロックする。ビデオタイミングが この発明によりゲンロックされるとき、ＰＬＩ−は、複合同期入力から得られる ような到来水平周波数の１／２にロックする。 マスタクロック発生器１８４は、クロック制御用の幾つかのレジスタ、及びクロ ック出力と入力を有する。これ等のレジスタのうちの最初のものは、８ピントク ロツク制御レジスタである。更に、クロック分周値に対して４つのレジスタがあ る。クロック制御レジスタ（ＳＦｓＦＯＯＯＯＯ）は、保護レジスタであり、以 下のような８ビットを使用する。 亘二上　鼾 １−０　００＝ＶＣＯりｏツク選択 ０１−＾／Ｄクロック入力選択 １０＝ＤＶＰクロック入力選択 １１−予備 ２　０−３値状態 １−色素クロック ３　０−パルス １−／２矩形波 ４　０＝ＤＣＰシフトクロツクデセーブル１＝ＤＣＰシフトクロツクイネーブル ５　０＝ＶＲＡＭシフトクロックデセープル１−ＶＲＡＭシフｌ−タロツクイネ ーブル６　０＝ＤＣＬＫが入力される １　＝　［１ＣＬＫが出力される ７　０＝ＰＣＬＫフリーラン １　＝　ＰＣＬＫ位相基準 ビット１及びＯは、３つのクロック源のどれから、ＶＳＣ２２システムクロック 信号（及び連続して画素クロック）が得られるかを決定する。源ＯＯは、プログ ラム可能なりロックレートに対して■Ｃｏ回路を選択する。源０１は、入力モジ ュール４０から外部クロック入力を選択する。源１０は、ディジタルビデオボー トバス９６．９８からクロック入力を選択する。源１１は、予備である。ビット ２は、クロマクロツタ出力を制御し、このビットが１にセされるとき、マスタク ロック発生器１８４が、タロマクロツク出力信号（代表的に、ＮＴＳＣ用の３゜ ５７９５４５Ｍ　Ｈｚ　＞を駆動する。このビットがゼロにクリアされるならば 、この信号は３値状態となる。ビット３は、通常０にクリアされ、そしてＶＣＯ の矩形波変換（２分割）及び基準クロック分周パルス出力に対して１にセットさ れる。ビット４は、シフトクロックをライン命令バッファ９０に対してイネーブ ルにする。 このビットは、ライン制御機能を使用しないとき、クリアされる。ビット５は、 シフトクロックを表示バッファＶＲＡＭにイネーブルし、ホストコンピュータ５ ０によりパワーアンプにセットされる。ビット６は、ディジタルビデオボートの クロックビンの方向を決定する。ビット６が１にセットされると、クロックビン は、出力である。ビット６がＯにセットされると、クロックビンは、入力である 。 ビット７は、ＰＣＬＫ基準を制御する。ビット７が１にセットされると、ＰＣＬ Ｋは、到来する同期端に対して段階的に挿入される。 画素クロック分周器レジスタ（ＳＦｓＦＯＯＯＯ２）の３つの最下位ビットは、 ＶＣＯ分周器歯数を以下のように決定する（このしジスタは保護レジスタである ）。 ミ゛−／ト　機能 ■ＣＯ出力は、（クロマクロック分周器＋１）★２で分周することによりクロマ 位相基１ｓ誘導のため、クロマクロック分周器及び２分周回路に供給される。こ れは、クロマクロック分周器４８０の出力を生しる。クロマクロマ分周器レジス タ（ＳＦｓＦＯＯＯＯ３）は、分周係数に対して３ビツトを発生し、且つ保護レ ジスタである。ＶＣＯクロック分眉器（Ｎて分周）４８２は、ｖＣＯ信号を係数 ＶＣ○クロック分周器＋１で分周する。この割合い及び画素クロック分周器で分 周された分周基準クロックは、画素クロックレートを生じる。■ＣＯクロック分 周器レジスタ（ＳＦｓＦ（１０００４０よ、分周係数に対して１２ビツトを発生 し、且つ保護レジスタである。 基準クロック分周器（Ｒで分周）４８４は、基準のクロック（例示の実施例では ４０ＭＨｚ）を、係数基準タロツク分周器＋１で分周する。基準クロック分周器 レジスタ（ＳＦｓＦＯＯＯＯ６）は、分周係数に対して１２ビツトを発生し、且 つ保護レジスタである。 水平カウンタ状態カウンタ（ＳＦｓＦ０８０ＣＯ）は、現に動作してビデオライ ンの始めから、画素クロックのユニット内でビデオ信号の実時間索引を維持する にのレジスタは、１２ビツトを使用し、且つリードオンリイレジスタである。 垂直カウンタ状態レジスタ（ＳＦｓＦＯ８０Ｃ２）は、動作し°ζいるビデオフ レームの始めから、水平ラインのユニット内でビデオ信号の実時間索引を維持す る。このレジスタは、１２ビツトを使用し、且つリードオンリイレジスタである 。水下同期の開始は、垂直カウンタ状態レジスタを増大する新しい走査ラインの 始まりである。 ディジタルビデオ画像処理装置１１は、外部のビデオ源とゲンロック出来、且つ Ｇ　Ｌ　ｏ　ｃ　ｋ　（ＳＦｓＦＯＯＯ４２）は、ビデオタイミングシステムカ ウンタ、又はゲンロックした水平及び垂直カウンタを駆動するようにプログラム 出来る。このレジスタは、保護レジスタで、以下のような１４ビツトを使用する 。 すなわち、ボード制御パラメータレジスタ（ＳＦｓＦＯＯ６＾）は、入力モジュ ール４０に対するＡ　／　Ｄ人力パラメータを規定する。このレジスタは、保護 レジスタであり、以下のような２ビツトを使用する。 すなわち、ボード制御パラメータレジスタのとットＯは、どのビデオ同期入力が 入力モジュール４０で使用されるかを決定する。１は入力６８の緑ビデオから得 られた同期を選択し、ゼロはブラック−バースト人力８４から得られた同期を選 択する。ビット１は正規にセットされる。これは、（クランプ中に得られたブラ ンキングの）基準レベルから黒レベルまでの７．５ＩＲＥオフセツトを示す。 このビットをクリアすると、基準レベル及び黒レベルと等しくなる。 水平クリアを得るのに２つのモードがある。第１に、水平カウンタをラインずつ を基礎として外部同期に再同期させる同期ロックである。ビデオシステムコント ローラ２２は、サーチモードで水平ロックを開始する。到来する水平同期の前縁 は、水平周波数ロックのための基準点を表す。この前縁は、１２ビツトＨＬＶレ ジスタ（ＳＦｓＦＯＯＯ３０）からの水平ロック値（又は開始値）をカウンタに この基準点でロックすることにより１２ビツト水平カウンタを同期させる。故に 、到来するビデオ及び出て行くビデオ間にプログラム可能なタイミング関係があ る。一旦、水平カウンタがＨＬｏｃｋアクイジション（＾ｑｕｉｓｉｔｉｏｎ） 時間（ＳＦｓＦＯＯＯ４６）水平ラインの間同期すると、水平ロックが得られる 。しかしながら、水平ロック不明同期レジスタ（ＳＦｓＦＯＯＯ４４）及びサー チシードは、再び動作に入る。これ等のレジスタは、保護レジスタである。 ウィンドウ制御回路１７６は、表示源を制御するための４つの矩形ウィンドウを 発生する。各ウィンドウは、所定の優先順位で表示源のための矩形領域を表す。 各ウィンドウは、また表示源が境界のＸ方向、Ｙ方向の内側又は外側、及びその 全体にあるか否かを規定するための３つのフラグを有する。４つのウィンドウは 、相互に全く無関係であり、従って、それ等は各々それ等自身の矩形、それ等自 身の表示源、及びそれ等自身の優先順位を有する。各ウィンドウの境界は、次の レジスタで決められる。 矩形ウィンドウＩＸ開始（ＳＦｓＦＯＯ２００）矩形ウィンドウ２Ｘ開始（ＳＦ ＳＦＯＯ２１０）矩形ウィンドウ３Ｘ開始（ＳＦｓＦＯＯ２２０）矩形ウィンド ウ４Ｘ開始（ＳＦｓＦＯＯ２３０）矩形ウィンドウ１Ｘ終了（ＳＦｓＦＯＯ２０ ２＞矩形ウィンドウ２Ｘ終了（ＳＦｓＦＯＯ２１２）矩形ウィンドウ３Ｘ終了（ ＳＦｓＦＯＯ２２２）矩形ウィンドウ４Ｘ終了（ＳＦｓＦＯＯ２３２）矩形ウィ ンドウ］Ｙ開始（ＳＦｓＦＯＯ２０４）矩形ウィンドウ２Ｙ開始（ＳＦｓＦＯＯ ２１４）矩形ウィンドウ３Ｙ開始（ＳＦｓＦＯＯ２２４）矩形ウィンドウ４Ｙ開 始（ＳＦｓＦＯＯ２３４）矩形ウィンドウＩＹ終了（ＳＦｓＦＯＯ２０６）矩形 ウィンドウ２Ｙ終了（ＳＦｓＦＯＯ２１６）矩形ウィンドウ３）′終了（ＳＦｓ ＦＯ０２２６）車形ウィンドウ４Ｙ終了（ＳＦｓＦＯ０２３６）Ｘ開始がＸ終了 より小さく（Ｘが内側にセットされていれば）且つ、Ｙ開始がＹＰ：了より小さ い（Ｙが内側にセットされていれば）限り、Ｘ開始までであるがＸ終了を除去し 、且つＹ開始まてであるがＸ終了を除去した範囲内にある画素は、矩形の内側に あるように決められる。また−内部領域又はその外側の領域を選択するための制 （卸ビア１〜がある。Ｘ開始値がＸ終了値より大きければ、その後、これはその インに沿ってＸ内側、２′外側ビツトの意味を反転する。）′開始値がＸ終了値 より大きいか、又は上部左と下部台が等しければ、その後矩形は、画素を囲まな い。各ウィンドウ表示源を決めるレジスタは、り下のようなものである。 矩形ウィンドウ１表示源（ＳＦｓＦＯＯ２０８）矩形ウィンドウ２表示源（ＳＦ ｓＦＯＯ２１８）矩形ウィンドウ３表示源（ＳＦｓＦＯＯ２２８）矩形ウィンド ウ４表示源（ＳＦｓＦＯＯ２３８）これ等のレジスタの各々は、下記のような下 位４ピントを使用する。 互ヱ上　機能 −１００００−生の＾／Ｄ ０００１−生のディジタルイン ００１０−ビデオバス１ ００１１−ビデオバス２ ０１００＝ＣＬＵＴ　１ ０１０１＝ＣＬＵＴ２ ０１１０＝乗算器出力 ０１１１−デフォルト色１ １０００＝デフォルト色２ １００１＝生のディジタルイン（３１，，２４）１０１０−ビデオバス２（３１ ，，２４）１０１１−乗算器部分和出力（３１゜１６）１１００−予備 各ウィントウ優先順位レベルを決めるレジスタは、次のような４ピントレジスタ である。 矩形ウィンドウ１優先順位レベル（ＳＦｓＦＯＯ２０９）矩形ウィンドウ２優先 順位レベル＜５ＦｓＦＯＯ２１９）矩形ウィンドウ３優先順位レベル（ＳＦｓＦ ＯＯ２２９）矩形ウィンドウ４優先順位レベル（ＳＦｓＦＯＯ２３０９）各ウィ ンドウに対する内側／外側制御ビットを決めるレジスタは、内側に対して０、外 側に対して１を使用する。これ等のレジスタは、次のようなものである。 矩形ウィンドウ１工○制御（ＳＦｓＦＯＯ２０＾）矩形ウィンドウ２１０制御（ ＳＦｓＦＯＯ２１＾）矩形ウィンドウ３■○制御（ＳＦｓＦＯＯ２２＾）矩形ウ ィンドウ４　Ｔ　Ｏ制御（ＳＦｓＦＯＯ２３八）ウィンドウの内側、５／外側制 御フラツグを外側にセットすることにより、ウィンドつの内側の領域は、そのま まてあり、ウィンドウの外側の領域は、ウィンドウ制御により処理される。 ビデオメモリバンク５６は、４つのメモリバンクＡ、Ｂ、Ｃ及びＤを有する。 バ・ソファにデータを捕獲するために、データを受け手記憶する各バッファに対 してイネーブルビットをセ・ノドする必要がある。通常、これ等のパラメータビ ットは、垂直帰線消去期間中セットアツプされ、でなければ、全フレームより少 し少なく捕獲される。捕獲時、バッファオフセットレジスタは、バッファ内の捕 獲データを置換させる。捕獲マルチプレクサは、表示及び計算のため、ビデオＲ Ａ　Ｍ内にビデオデータを記憶する。このビデオデータは、多数の位！、すなわ ち、マトリクス乗算器アレイ、ビデオバス２、入力モジュール、ディジタルビデ オボー１−５優先順位決定回路により選択された位置から発生できる。 捕獲マルチプレクサは、データを多数のフォーマントにエンコードする。捕獲マ ルチプレクサは、画素を直接ビデオｒ（ＡＭに通過し、データを２つの圧縮され た形式、ずなわちＹＣｃ又はＲＧＢ５５５の１つにエンコードできる。更に、捕 獲マルチプレクサは、ビデオデータの羊−成分を取り出し、その成分をメモリバ 〉りのいくつか又は全てに記憶できる。 画素を直接ビデオＲＡＭに捕獲するとき、ビデオＲＡＭの４つのメモリバンクは 、変調なしに選択されたビデオデータの４つの成分を受ける。選択されたビデオ データが、優先順位決定回路の出力であるとき、３つの色成分のみが、ビデオＲ ＡＭに送られる。アルファ成分は決められない。 いずれの場きにおいても、プログラマは、個別にメモリバンクのいくつか又は全 てをイネーブルし、現れたデータを捕獲してもよい。 ＲＧＢ　５５５又はＹＣｃの圧縮フォーマットのいずれかが選択されると、捕獲 マルチプレクサは、画素データを適当なフォーマットにエンコードし、それを両 方の有効なメモリバンク対ＡＢ及びＣＤに供給する。 プログラマは、個別にメモリバンクのいくつか又は全てをイネーブルし、このデ ータを捕獲してもよい、一般に、単一対の両メモリバンクは、イネーブルされて この情報を記録する。 ＲＧＢ５５５の圧縮フォーマットは、データの最下位部を捨てて各色成分を切り 捨てる。切り捨てた成分は、連結されて元の画素の大きさの略々２／′３である 出力値を生しる。 ＹＣｃ圧縮フォーマットては、画像の輝度情報（Ｙ）は、多分色情報（Ｃ及びＣ ）より早く変化する。ＹＣｃ圧縮フォーマットは、２つのモードで働く１両モー ドにおいて、到来するデータは、マトリクス乗算器アレイが発生されるＹＣｃフ ォーマットにあるものと仮定する。 その出力は、２つのモードで異なるように生じる。第１のモードにおいて、色は 即座に変化しない。Ｙ情報は、いずれの画素に対して記録され、Ｃ及びＣ情報は 、交互の画素に記録される。 第２のモードにおいて、Ｙ情報は、なおいずれの画素に対して記録される。しか しながら、第１のモードに関連して、色はより早いレートで変化する６結局、Ｃ 値及びＣ値は、２つの画素にわたって個別に平均され、交互の画素に供給される 。 ＹＣｃフォーマット圧縮は、ＲＧＢ５５５フォーマットと比較可能である。出力 データは、入力データの大きさのほぼ′２／３である。 単一成分が選択されるとき、捕獲マルチプレクサは、その成分を４つのメモリバ ンクの全てに利用できるようにする。プログラマは、個別にメモリバンクのいく つか又は全てをイネーブルにし、このデータを捕獲してもよい。イネーブルにし ているＢ、Ｃ及びＤは、丁度それがメノクロゲレースケール画像であるかのよう に、同時に単一成分を捕獲する効果を有する。 各バッファズームレジスタは、捕獲動作中、異なるように働く、ズームレジスタ を使用すると、画像のデシメイション（ｄｅｃｉｍａｔｉｏｎ　）を生じる。例 えば、ズームレジスタを１（２のズーム係数〉にセットすると、バッファに、垂 直に元の画像の］／２の大きさ及び水平に元の画像の１／２の大きさの捕獲され た画像を生じる。バッファにオフセットが与えられていない場合、この画像は、 バッファの上側の左すみに捕獲される。その有効な結果は、生のビデオフレーム を整数縮小係数（ズーム係数）だけ縮小し、それをバッファに記憶することであ る。捕獲バンクイネーブルレジスタ（ＳＦｓＦＯＯＯＢＯ）は、各バッファに対 して捕獲動作をイネープルするための１ビツトを有し、バンクＤに対してゼロビ ット、バンクＣに対して次のビット、バンクＢに対して次のビットそしてバンク Ａに対して第４番目のビットが捕獲イネーブルする。捕獲時でないとき、このレ ジスタは、ゼロにセットされる。 捕獲矩形は、次の１２ビツトレジスタによって決められる。 捕獲矩形Ｘ開始（ＳＦｓＦＯＯ２ＥＯ）捕獲矩形Ｘ終了（ＳＦｓＦＯＯ２Ｅ２　 ）捕獲矩形Ｙ開始（ＳＦｓＦＯＯ２Ｅ４　）捕獲矩形Ｙ終了（ＳＦｓＦＯＯ２ε ６〉捕獲矩形は、生のビデオ信号の上側左すみに挿入され、バッファの画素ｏ、 。 のアドレスでない、捕獲前に、データ・は１以ルカバンフアに捕獲され、その源 及・びフォーマットが決定され、バッファ：をこ戻・されなけれ（ｆならない。 ８ビツト捕獲データ源フオーマツトレジスタ（ＳＦｓＦＱＱ６Ａ（ＩＪは２、Ｊ −１Ｔの・よ、うｔ−ｑれ等の機能を制御する。。 を啄７」〉　機能 １−０　（００−３−２とツトビデオ捕獲０１−下位２４ビットＲＧＢ５５５デ ータとしてＡ！！及びＣＢバッファに進む１１＝ビデ第３．２により全ての成分 に対して選択された成分を複写３−２　００＝Ａ成分選択 ０１−Ｒ成分選択 １０−Ｇ成分′Ｍ択 ］１−Ｂ成分選択 ６１　０００＝）’乗算器（３］　、　、２４．）、生の＾／Ｄ　ＲＧＢｏｏｌ 　＝　３２ビツト生のディジタルイン０．１Ｏ＝３２ビット乗算器出力 ０■１＝ビデオバス２（３２ビツト） １０〇−表示マルチプレクサ出力（２４ビン１へ）＋０１−デフオル１−捕獲色 （３２ビツト）１１〇二１６ビｙ　トＰｓｏ、　１６ビツトＰＳ０１１１−予備 ７　０　＝　ＹＣｃモード偶数画素Ｃｃ１＝ＹＣｃモード平均画素Ｃｃ 捕獲データ源フォーマットレジスタのビット６〜４は、捕獲されるべきビットの 源を決定する。ビット１及び０は、捕獲されるデータのフォーマットを表示する 。モードＯＯは、３２ビ７トを取り、それ等を変えないでバッファに通す、入力 モジュール４０上のＡ／Ｄ変換器７０は、アルファ情報を供給せず、そのためア ルファ成分に供給されるデータは決まらないことを留意されたい、モードｏ１は 、２４ビツトのＲＧＢ８８８データをＲＧＢ５５５値に切り捨て、データが１６ ビツト／画素モードで捕獲できるように、これ等の値をＡＢ及びＣＤバス上に置 く。代表的；に１．これ等の２つのバッファ対の１つのみが、捕獲バンクイネー ブルレジスタによりイネーブルされる。モード１ｏは、データを１６ビツｔ・Ｙ ｃｃフォー　マントに１にのモードでは、赤、緑及び青成分バス上の２４ビ７ト Ｙ、ＣｃＣデータ、１６ビ７１・・バッフ、アト対ＡｉＢ及びＣＤの両方に供給 され、捕獲バンクイネーブルレジスタは、と、のバッファ・が実際にデータを記 録するかを決定する。 高順位バンク（Ａ又はＣ）が画素毎にＹ値を受けるようにデータが記録される。 低順位バンク（Ｂ又はＤ）は、偶廠画素−にＣデータ及び奇数画素にＣデータを 交互に受ける。Ｃ及びＣデータの性質は、ビット７により決定される。モード１ １は、４つの成分の全てにわたって単一の成分を複写するのに使用される。この モードでは、ビット３〜２は、４つのメモリバンク５６の全てにわたって複写す べき羊−の成分を選択する。これは、選択した成分が強度であれば、有効であり 得、それは、赤、緑及び青成分にわたって保存されるべきである。これはまた、 ホストコンピュータを使用することなく、１つのバッファから成る量なるバッフ ァヘデータを移動するために有効である。ビット７は、Ｙ、Ｃｃ捕獲モードで使 用されるＣ及びＣデータの性質を決定する。ビット７が０にクリアされるとき、 Ｃ及びＣ値は、偶数画素でのみサンプルされる。ビット７が１にセットされると き、Ｃ及びＣ値は、偶数及び奇数画素期間の両方の間でサンプルされ、平均化さ れる。 捕獲源１０１は、３２ビット捕獲色定数レジスタ（ＳＦｓＦＯＯ６＾４）で保持 される値である。定数値をビデオバッファ５６に捕獲するのは、多量のビデオメ モリを短時間に初期化する非常に早い方法であり、例えば、スクリーンを黒にク リアしたり、アルファバッファを成る定数に初期化するのは、】フレーム時間で 行うことができる。記号付きり×９ピント乗算器力３つずつのアレイから成るビ デオシステムコン１−ローラ２２の乗算器マトリクス２０２は、最高３つのビデ オ源を一組の入力定数と乗算することができる高度の１０グラ可能な実時間（画 素レート）ビデオ処理を行う。これ等の乗算器は、異なったパターンに配列され 、異なったタスクを達成する。例示したように、各乗算器は、記号付き９×９乗 算器アレイである６個別に、乗算器は設計さｈ、２つの数を共に非常に即座に乗 算する。一方の数は、通常ブレンドすなわち混合定数を表し、他方の数は、通学 生又は記憶したビデオ情報の成分を表す。 乗算は、マンキントッジュ■コンピュータにおけるより、この発明の乗算器にお いて何倍も早く達成される。この発明の乗算器は、それが時々早いときでさえス クリーン上に表示すべき単一の画素を取る時間中に乗算を行う。 マトリクス乗算器アレイは、４つの大きなタクスのうちの１つを一度に行うこと ができる。すなわち、それは最高２つ又は３つのビデオチャンネルにプログラム 可能な混合を達成でき、それはビデオデータ上でマトリクス変換を行うことがで き、それは記憶したビデオデータ上で空間的濾波動作を実行でき、それは到来す る静的ビデオ信号上でフレームの平均化（一時的濾波）を行うことができる。 成る環境下で、マトリクス乗算器アレイは、それがスクリーン上に表示すべき単 一の画素を取る時間中にいずれかの順位で、混合動作及び変換動作を達成できる 。 この発明の装置がプログラム可能な混合を行うとき、それは２つ又は３つの異な ったビデオチャンネルを取り、それ等を共に混合する。この混合は、この発明の 装置内で達成されるので、それは不正確なアナログの混合より正確なディジタル の混合である。 この発明の装置が、マトリクス変換を行っているとき、それはビデオチャンネル の色成分を分析し・、それ等と乗算器の数学的能力を使用して新しい色成分を得 る。これ等の新しい成分は、元の成分に線形的に関連している。これにより、本 発明の装置は、複数色素又は単色系間の変換を行うことができる。 この発明の装置は、乗算器アレイを使用してビデオ情報上で空間的濾波動作を達 成する。空間的濾波は、その元の色及び輝度に基づくスクリーン上の各画素に対 して新しい色及び輝度と、元の画素に適度にきわめて接近した画素の色及び輝度 を確立する。画素を濾波するのに−ｅ−要な時間は、゛きわめて接近して”いる ように決められている領域に直接関連している。 こｆ）発明の装置は、種々の空間的濾波動作として一時的濾波作用又はフレーム の平均化を達成する。フレームの平均化は、スクリーン上の各画素に対して新し く１色及び輝度を確立する。これは、元の色及び輝度と次のビデオフレームに同 じ位置にある画素の色及び輝度の下向に基づいている６濾波作用技術は、ビデオ 画像中の信号雑音の量を制限又は減少する。 マ）・リクス乗算器ブロックは、プログラム可能な制御の下に複数のビデオチャ ンネルを混合する。最高３つの異なるビデオデータチャンネルをマトリクス乗算 器に供給しても良い、プログラム可能な各信号の量は、その他の信号と加算され る。その結果は、この発明の装置て使用するため、マトリクス乗算器から出力さ れる。 乗算器ブロック内の乗算器アレイの入出力は、一般に、それ等が使用される画素 成分の型に対して呼ばれる。ビデオチャンネルが赤、緑及び青成分を供給してい るとき、乗算器は、ＲＧ　Ｂの色空間で混合する（ＲＧＢの多くの情報に対する この開示のビデオメモリ部における画素フォーマットを参照）６乗算器の３つの 入出力は、赤、緑及び青の入出力である。ビデオチャンネルがＹＣｃ成分を供給 しているとき、乗算器は、ＹＣｃ色空間でＹ、Ｃ及びＣである３つの入力を混合 する。その出力は、Ｙ、Ｃ及びＣ出力と混合される。 乗算器アレイは、３つの入力ビデオチャンネルの各に対して成分ずつを基礎とし て混合を達成する。プログラム可能な混合の次の論議は、−例としてＲＧＢの色 空間を使用する。 すなわち、Ｒ成分出力は、混合定数を乗算した第１のビデオ入力チャンネルの赤 成分、他の混合定数を乗算した第２のビデオ入力チャンネルの赤成分、及び第３ の混合定数を乗算した第３のビデオ入力チャンネルの赤成分の和である。 Ｇ成分出力は、第４の混合定数を乗算した第１のビデオ入力チャンネルの緑成分 、その混合定数を乗算した第２のビデオ入力チャンネルの緑成分、及びその混合 定数を乗算した第３のビデオ入力チャンネルの緑成分の和である。 Ｂ成分出力は、その混合定数を乗算した第１のビデオ入カチャシ・ネルの青成分 、その混合定数を乗算した第２のビデオ入力チャンネルの青成分、及びその混合 定数を乗算した第３のビデオ入力チャンネルの青成分の和である。 第１のビデオ入力チャンネルの赤、緑及び青の混合定数が同じ値にプログラムさ れておれば、マトリクス乗算器への第１のチャンネル入力の成分の全てが、同じ 量だけ混りされる。各ビデオチャンネルに対する３つの混合定数は、代表的に同 じ値にセットされる。これは、最高３つのビデオチャンネルの線形混合を達成す る。 これは、マトリクス乗算器アレイの制限ではない。各ビデオチャンネルに対する ３つの混合定数は、全て巽なった値にセットしてもよい。その結果は、３つの色 成分が異なった混合比を持つけれども、３つのビデオチャンネルと混＆したもの となる。赤成分は、青及び緑の混合比と無関係に成る混合比を有する。 ユーザは、それ等がその成分に対して３つのビデオチャンネルの全てのため最高 １ｏｏａｒ付加するように混合定数を選択してもよい。例えば、第１の赤の混合 定数が５０％、第２の赤の混合係数が２０％であれば、第３の赤の混り定数は、 ３０９’ｇにプログラムされる。同じルールを、緑及び青の混合定数に対しても 適用する。２つのビデオチャンネルだけが混合されるときも同じ考えが適用さｔ ［る。 第３のビデオチャンネルに対する混合定数は、Ｑ　％にセントされる。 混合定数は、それ等が成分のどか又は全てに対して最高１００％まで付加するに 及ばないように選択してもよい。例えば２１つのビデオチャンネルが非常に暗い 画像であれば、そのチャンオ・ルにり・ｊする混き定数は、輝度値を増大するよ うにより大きくなされ、従って、混合のためのそのチャンネルの高さが増大する 。そ力結果は、１ｏｏａｇより大きな混合定数の和となる。 混合定数が非常に高くセラＩ−されると、マトリクス乗ｎ器は、数値のオーバフ ローを達成するのが可能となることに留意されたい。このオーバフローを避ける ために、混合定数が最高１００６ｔかまたはそれより少なく付加するようにする 。 視覚的オーパフ［７−の結果は決められないが、一般に異常な色として現れる。 好適実施例において、オーバフロー及びアンダフロー保護サブシステムが付加的 に設けられ、（その開示のどこか他グ）場所に記載されているように）ｔめ決め られた制限値をオーバフロー及びアンダフローの代わりに使用する。 同様に、暗い画像を生じるようなより暗い画像と非常に明るい画像を混合して、 明るい画像に対する混合定数を減少する。この場合に、混合定数の和は、１００ ％以下である。この方法で、その３つの混合定数を適当にセットし且つ使用しな い混合定数を０％に保持することにより、単一の画像チャンネルを増減できる。 混合パ定数”は、代表的に、マトリクス乗算器アレ２イ内でプログラム可能な値 である。しかしながら、それ等は、画素又はライン制御部内から起こしてもよい 。 この能力により、ラインずつ又は画素ずつを基礎として多数源の混合がプログラ ム可能となる。プログラム可能な混合のための式は、以下のテーブル内に示され る。 変換及び混合モードは、異なる係数を使用し、命令する。 オーバフローは、複数のビデオ成分の任意の組の和が１００％以上（例えば、ｌ Ｋ１＋に２＋に３１≦１．１Ｋ４１に５＋に６１　＜＋及びｌ　Ｋ７＋に８＋に ９］≦１）のとき再び生じる。オーバフロー及びアンダフロー保護システムは、 ユーザが制限値を越える場合でもオーバフローに対して安全な監視を提供する。 ７１〜リクス乗算器アレイは、２つの組の定数レジスタを有する。混合モードに おいて、第１の組が偶数画素のため使用され、第２の組が奇数画素のため使用さ れる。両方の組に対する乗算器定数は、通常動作中、同じ値にセットされるべき である。この例は、Ｒ，ＧＢ色空間の混合を示す。乗算器は、任意の色空間で混 合できる。単にＲ，Ｇ、Ｂ成分を色空間（例えば、ｙ、Ｃ及びＣ）の成分と置換 する。 混合定数が時間の関数である場合、フェーディングは、混合のサブセット間数で ある。他方の定数が減少する間一方の定数が時間と共に増大するならば、第２の ビデオチャンネルが次第に消去する間に第１のビデオチャンネルが供給される。 この能力は、２つ又は均一の３つのビデオチャンネル間でフェーディングするの に使用される。−例は、他方にゴースト画像をフェーディングしたり、又はビデ オ（Ｚ号に潜在意識のメツセージを課することを含む。フェーディングは、この 発明のハードウェアで直接操作されない。すなわち、成る用途では、フェーディ ング効果を生じるのに、マトリクス乗算器アレイの混合定数を周期的に変化しな ければならない。 マトリクス乗算器ブロックは、１つのビデオパネルベクトル上で３×３マトリク ス変換を達成して他のものと生じる。マトリクス変換モードでは、３つの乗算器 入力は、同じ入力チャンネルにセットされる。 乗ｒ！２；アレイに対する入力及び出力は、８ピッｌ−の画素成分である。それ ５は、それ等が代表的に有する値の種子で規定される。ＲＧＢからＹＣＣへの変 換では、３つの大カビ・川・チャンネルは、赤、緑及び青入力と称される。３つ の出力ビデオチャ〉・ネルは、Ｙ、Ｃ及びＣ出力と称される。ＹＣｃからＲＧＢ への変換では、入力はＹ、Ｃ及びＣ入力と呼ばれ、出力は赤、緑及び前出力と呼 ばれる。 マトリクス変換モードの次の吟味では、−例として、ＲＧ　ＢからＹＣｃ色空間 への変換３使用する。 乗算器入力の全てが、代表的にマトリクス変換モードの同じビデオチャンネルに セットされるので、乗算器アレイの出力は、通常次のようにして得られる。 すなわち、Ｙ成分出力は、成る混合定数を乗算された入力の赤成分、他の混合定 数を乗算された入力の緑成分及び第３の温き定数を乗算された入力の青成分の和 である。 Ｃ成分出力は、第４の混合定数を乗算された入力の赤成分、その混合定数を乗算 された入力の緑成分及びその混合定数を乗算された入力の青成分の和である。 Ｃ成分出力は、その混合定数を乗算された入力の赤成分、その混合定数を乗算さ れた入力の緑成分及びその混合定数を乗算された入力の青成分の和である。マト リクス乗算器アレイへの３つのチャンネル入力が同じビデオチャンネルにセット されないとき、変換モードは混合モードとなる。変換モードと混合モードの差は 、定数が使用される順位である。 マ）・リクス変換は、ＹＣｃ画像をＲＧＢｉｌｉ像に変換し、ＲＧＢ入力ＱＹＣ ｃに変換し、そして、ＲＧＢ又はＹＣｃベクトルの色軸をＲＧＢ’又はＹＣｃ’ ベクトルを回転する。 ＹＣｃをＲＧ　Ｂに変換することにより、この発明のカードの装置は、その本来 の信号フォーマントがＹＣｃ（例えば、ＹＩＱ又はＹＵＶ）である成る成分のビ デオシステム入力を使用できる。一旦、ＲＧＢに変換されると、この発明の装置 内の任意の付加的ビデオ信号処理が、ＲＧ　Ｂ色空間で行われる。その結果を標 準型ＲＧＢモニタで表示してもよい。 例えば、ＮＴＳＣ（米国テレビジョン標準委員会）カラーテレビジョンは、ＹＩ Ｑ色空間の色を峻定する。Ｙは輝度すなわち明るさに対応する。Ｙは、白黒テレ ビジョンで表示されるＹ成分である６　Ｉ及びＱ座標は、色合い及び飽和度を決 定する。この発明の乗算器アレイは、各画素に対して実時間やＹＩＱからＲＧＢ への変換な行う。明らかに、各画素に対する９つの乗算器は、画像がＹＴＱから ＲＧ　Ｂへソフトウェアで変換されるならば、多量の処理時間を要する。 ＲＧ　ＢからＹＣｃへの変換は、ビデオ信号の輝度即ち色成分上のキーイングを 含む一連の特殊効果のため必要である。一旦、信号が輝度（Ｙ）及び色差（Ｃｃ ）フォーマットに変換されると、この発明の装置の閾値回路は、特定の色範囲を 選択して１換又は整調するのに使用できる。 例えば、独自に成る彩色した対象がなければ、全体の表示が黒と白である効果は 、実時間中に達成できる。これを行うために、入力表示成分は、ＹＣｃフォーマ ントに変換され、闇値回路は、変換されたビデオ成分の値に基づいて、変換され たビデオ成分と元の成分の間を選択する。青の背景を使用してだけ生じる効果を 、この発明は前景の対象に生じない任意の色の背景を使用して達成できる。 ＹＣｃベクＩ・ルを色軸のまわりに回転すると、画像を通して成る色合いの変化 を生じる。この乗算器の能力により、ビデオ信号の色補正が可能となる。 混合定数が非常に高くセットされると、マトリクス乗算器は数値のオーバフロー を達成することが可能となることを留意されたい。このオーバフローを避けるた め、混合定数は、最高１００％又はそれ以下に付加するべきである。オーバフロ ーの視覚的な結果は決められないが、−ｍに異常な色として現れる。 これは真の変換ではない。３つのビデオチャンネル間に成る混合がある。オーバ フローの可能性を避けるためのｌ　Ｋ］、＋に２（−に３１≦Ｉ、ＩＫ４＋に５ ＋に６１≦１及びｌ　Ｋ７＋に８−１−に９１を除けば、オーバフローは起こり 得る。係数の順位は、正規の混合モードで使用される順位より異なる。 マトリクス乗算器アレイは１２組の定数レジスタを有する。変換モードにおいて 、第１の組は、係数の画素に対して使用され、第２の組は、奇数の画素に対して 使用される６両方の組に対する乗算器の定数は、正常な動作中同じ値にセットさ れるべきである。 ）し−ムの平均化は、濾波動作への入力として生のビデオを使用し、その結果を ＲＡＭバンクに記憶する多数の濾波動作である。 フレームの平均化は、画像中の雑音を減少するのに使用できる。それは、一連の 連続フレームにわたって画素位置で平均値を取り、その位置に対して平均画素値 を生じる。 １６ビツトのフレーム平均化モードにおいて、一連の８ビツトの外部入力画像が 、画素ずつを基礎として１６ビツトのメモリバンク対内で加算される。正常の動 作中、このモードは、１６ビツトのメモリバンク対が数のオーバフローを検出で きないので、２５６フレームの間のみイネーブルされる。 このモードは、同時に４つのメモリバンクの使用を要求する。２つのメモリバン クは、前の相入力を保持する。次の２つのメモリバンクは、新しい和出力に対す る用途である。メモリバンク対ＡＢ及びＣＤが使用される。４つのメモリバンク の全てがこのモード中総計和のため使用されるので、この発明は、外部で発生さ れたチャンネルからのデータを補正しなければならない、このデータは、生のＡ ／Ｄ又はディジタルビデオボートの１つから発生できる。 フレームの平均化を行うために、３つの乗算器入力が同じチャンネル又は源にセ ットされるべきであり、そして、丁度変換と同様に、定数が乗算器アレイに負荷 される。代表的に、１つを定数に負荷し、ＲＧＢからＹＣｃへ変換する。 フレーム平均化モードにおいて、乗算器の上位出力成分（ＹＣｃ中のＹ成分）が 連続計算中に使用され、その他の２つの出力成分は、捨てられる。 この上位（Ｙ）成分は、その後メモリバンク対からの部分和入力と加算され、そ の和は、乗Ｘ器かの出力され、代表的に捕獲マルチプレクサ機構を使用してメモ リに書き込まれる。この部分和出力は、その後攻のバスに対する部分和入力とし て使用される。６４フレーム後の部分相出力メモリバンクは、画素当たり１６ビ ツトの値を有し、最上位バイト（メモリバンクＡ又はＣにおける）は、画素に対 してフレーム平均値を有する。 最下位バイト（メモリバンクＢ又はＤにおける）は、このバイトの上位７ビツｌ 〜は平均化動作から反復された和の最下位部を表し、最下位ビットがゼロである 値である。 実際に、フレームの数を変化して多数の異なるフレームの平均化動作を行うこと ができる。通常変換結果のために使用される係数は、６４フレームの間訂正を生 じる。ＲＧＢＮＹＣＣ変換用の係数のために使用される値は、（０，２９９，０ ，５８７゜０．１１４）である、これ等の値に６．４を乗算すると、（＋、９１ ４，３．７５７，０．７３０　）を生じる。 これ等の係数を使用した結果は、もともと、同様の大きさの６．４倍の乗算器出 力を生じ、その結果、６４フレーム／６．４＝　１０　フレームのフレーム平均 時間を生じる。同様に、定数を成る割合いで縮小することにより、フレーム平均 時間がより長くなる６ 平均化されたクレームであり得る最大数のフレームに対して実際上の制限がある 。１００〜１２８フレーム以上で、単一のフレームの個別の寄与がそのデータの 切り捨てをし始めて情報の損失を生じる。使用できるフレームは、約１０〜１０ ０フレームである。 濾波作用（ｆｉｌｔｅｒｉｎｇ）は、その古い値及びそのまわりの画素の値に基 づいて各画素に対する新しい値を計算する。濾波作用は、同じチャンネル、代表 的にはビデオバス１又はビデオバス２にセットすべき乗算器への３人力の全てを 必要とする。濾波作用は、代表的に実時間でない多数のフレーム動作である。 通常、生のビデオチャンネルは、濾波作用が終了するのに幾つかのフレームを取 ることができるので、濾波作用に対して選択されない。しかしながら、濾波作用 に対して生のビデオチャンネルを使用することにより、興味のある結果を生じる ことができる。 濾波作用は、水平方向に画素の線形アレイの値をマトリクス乗算器アレイに記憶 された定数を、それぞれ画素当たり１つの定数乗算することにより行われる。 その結果は、“部分和入力”と共に加算される。その和が、マトリクス乗算器ブ ロックからの出力である。この出力は、代表的に、次の濾波作用パスに対する部 分和入力として使用される。 ８ビツト及び１６ビツトの濾波モードがある。８ビツト渡波モードでは、マトリ クス乗算器は、８ピッ■−の部分和入力及び８ビツトのデータ値を必要とし、８ ビツトの出力値を生じる。１６ビツトモードでは、マトリクス乗算器は、１６ビ ツトの部分和入力、８ビットのデータ値を必要とし、１６ビツトの出力値を生じ る。 部分和入力値は、常にメモリバンクから直接やってくる。８ビツト及び１６ビツ トの濾波モードの両方において、濾波すべき値は、常に８ビツトデータである。 濾波すべき８ビツトデータは、マトリクス乗算器アレイへの第１の入力であると 選択されるビデオチャンネルの赤、緑及び青成分として規定される９また、それ は、ビデオバス上のビデオチャンネルのアルファ成分でもよい。 マトリクス乗算器アルファは、２つの組の定数レドスタを有する。濾波モードに おいて、第１の組は、偶数の画素に対して使用され、第２の組は、奇数の画素に 対して使用される。両方の組に対する乗算器定数は、通常の動作中間し値にセッ トされるべきである。 濾波作用の動作は、表示する全スクリーンにわたって生じる。スクリーンよりち いさな領域又はスクリーンより大きな領域を濾波するために、出力ビデオをディ セーブルし、ビデオタイミングを変えてその領域をフィルタに適合し、その濾波 作用の動作を達成し、元に戻ったビデオタイミングを再記憶し、そして、最終的 にビデオを再びイネーブルしなければならない。二者択一として、商業上のソフ トウェアパッケージは、濾波作用の動作を達成できるが、これ等のソフトウェア パッケージは、この発明のマトリクス乗算器ブロックより遅くランする。 濾波作用は、スクリーン画像の左端で始まる。成るライン上の第１画素値は、Ｋ １定数を乗算され、その画素に対して部分和入力と加算され、そして乗算器アレ イから出力される。 第２の画素時間中、第２の画素値は、Ｋ１定数と乗算され、第１の画素値は、Ｋ ２定数と乗算され、そしてこれ等の２つの和プラス第２の画素に対する部分和出 力が、乗算器アレイから出力される。 第９番目及び次の画素時間中、そのライン上の前の８つの画素が、それ等の各定 数に９〜に２を乗算され、現在の画素が、Ｋ１定数を乗算され、これ等の全ての 値が、部分和入力と加算される。 この和は、第９番目の画素時間に対する出力としてアレイから出力される。 成るライン上の最初の８つの画素は、定数を全て使用しない。結局、成るライン 上の最初の８つの画素に対する結果は、特定の組の定数に対して不正確でもよい 。 水平ラインの画素値は、長さが９エントリのＦＩＦＯ列に入る。この方法におい て、水平ラインに沿った画素は２画素に対して新しい値を発生するのに使用され る。この方法は、１フレ一ム時間中表示上のライン全てに対して反復される。 これは、データについて、最高９×１の濾波動作を達成する。 垂直に濾波するには、データについて多数のバスを必要とする。各バスは、次の バスに対して部分和入力として（第１のバスに対して全てＯであるべきである） 使用される出力を発生する。前後のラインをＩｉ波するために、現在のラインは 、ビデオデータが濾波され、部分和入力値（共にそれ等の各メモリバンクに含ま れる）がメモリバンクオフセットを使用してオフセラ１〜されることを必要とす る。 これはり×［１の濾波作用を許容する。１以上の係数をゼロにすることにより、 ｍＸｎの濾波作用が可能であり、ここでｍは９以上である。 この発明による画素クロック分周器がゼロでないとき、１８タツプの濾波作用が 達成される。これは、通常偶奇の画素について並列に働き、より大きな単一アレ イとして“展開（ｕｎｒｏｌｌ）”され、且つ使用されるべき乗算器アレイの１ ７２を許容する。このモードにおいて、マトリクス乗算器アレイは、１フレ一ム 時間中１８×１の濾波動作又はＮフレーム時間中１８×Ｎの濾波動作を達成する 。 濾波作用は、スクリーン画像の左端で始まる。成るライン上の第１の画素値は、 偶数のに１定数を乗算され、その画素に対して部分和入力を加算され、そして乗 算器アレイから出力される。第２の画素値は、奇数のに１定数を乗算され、第１ の画素値は、奇数のに２定数を乗算され、そしてこれ等の２つと第２の画素に対 する部分和入力の和が、乗算器アレイがら出力される。 第９番目の画素時間中、ライン上の前の８つの画素は、それ等の各奇数定数に９ 〜に２を乗算される。現在の画素は、奇数のに１定数を乗算され、これ等の値の 全てが、部分和入力と加算される。この相は、第９番目の画素時間中の出力とし てアレイから書き込まれる。 第１０番目の画素時間中、第１の画素は、奇数のに１定数を乗算され、前の８つ の画素が、偶数のに９〜に２の定数を乗算される。現在の画素は、偶数のに１を 乗算される。その値の出力は、これ等の全てと部分和入力の和である。第１８番 目及び次の画素時間中、全ての偶数定数及び全ての奇数定数が使用される。 水平ラインの画素値は、先ず偶数定数に１〜に９及び次に奇数定数に１〜に９と 共にＦＩＦＯ列（長さが１８工ンド１月に入る。 ラインの第１番目の１７つの画素は、全て定数を使用しないので、第１番目の１ ７つの画素に対する結果は、特定の組の定数に対して訂正しなくてもよい。 この方法において、水平ラインに沿った画素は、画素に対して新しい値を発生す る。この方法は、１フレ一ム時間中表示上のラインの全てに対して反復する。 これは、そのデータについて１８×１瀘波動作を達成する。 垂直方向の濾波のためには、濾波すべきデータについて多数のバスが必要となる 。各バスは、新しいバスに対する部分和入力（これは第１のバスに対して全て０ であるべきである〉として使用される出力を発生する。現在のラインの前後のラ インを濾波するためには、ビデオデータが濾波され、部分和入力値（共にそれ等 の各メモリバンクに含まれる）がメモリバンクオフセットを使用してオフセラＩ ・されることを必要とする。 ２つのメモリバンクが８ビツトの濾波モードで使用される（１つは部分和入力用 、もう１つは出力用）。この発明は、一度に２４ビツトのカラー画像の最高２− ノの８ピントメモリバンクだけを濾波できる。第３のメモリバンクのデータは、 第１の２つのメモリバンクが濾波されている（各々に対してＮフレームを取る） 間、この発明から取り換えられる。その後、第３のメモリバンクが濾波作用のそ のＮフレーム期間中に戻るよう取換えられる間、濾波したデータを持つメモリバ ンクの１つが取り換えられる。 ２４ピントの画像に対して、この発明は、最高１８ＸＮのフィルタを完成するた めに３Ｎプラス成る処理時間を要する。成る用途では、和出力に使用されるメモ リバ〉・りに捕獲データをイネーブルしなければならない。部分和入力は、次の バスに対して適当なメモリバンクにセットされるべきて゛ある。 １６ビノトの濾波モードは、４つのメモリバンクが同時に使用されることを必要 とする。２つのメモリバンクは、部分和入力を保持する。第２の２つのメモリバ ンクが１部分和出力用の予定である。メモリバンク対ＡＢ及びＣＤを使用できる 。 ・４つのメモリバンクの全てが５部分和値のために使用されるので、この発明は ２このモード中外部に発生したチャンネルからのデータのみを濾波する。このデ ータは、一般に、生のＡ／Ｄ　（捕獲モジュール）又はディジタルビチオボート の１つからの静止画像である。ソフトウェアは、部分和出力のため使用されるメ モリバンク対に捕獲ディジタルをイネーブルにしなければならない。部分和入力 は、適当にメモリバンクＡ又はＣにセラ１〜される。 画素クロック分周器が０にセットされないとき、画素クロックは、乗算器アレイ を展開し且−）それを各画素に対して２回使用するなめに十分ゆっくりランする 。 変換及び混合は、半分の乗算器アレイの使用を増やすことににより単一の画素期 間中に達成される。第１の動作の出力は、絶対に、第２の動作中の乗算器アレイ に対する入力である。 例えば、変換−混合モードを使用してＹＣｃ画像をＲＧＢに変換し、それからそ の画像とその他のＲＧＢ画像を混合することができる。ＹＣｃ画像は、第１の動 作により、ＲＧ　Ｂ色空間に変換され、その後、混合動作中ビデオチャンネル入 力番号１として自動的に使用される。ビデオチャンネル人力２及び３は、通常混 ３動作中働く。 混き一変換モードは、また２つのＹＣｃ画像を混合し、その後それ等をＲＧ　Ｂ に変換できる。３つの入力ビデオチャンネルからの最高３つのＹＣｃ画像が、成 分ずつ混合される。その結果をＲＧＢ色空間に変換してもよい。 乗算器定数を決めるレジスタは、次のような１０ビツトレジスタである。 乗算器１　Ｋ　］　（ＳＦｓＦＯＯ７４０）　乗算器２　Ｋ　１　（ＳＦｓＦＯ Ｏ７６０）乗算器Ｉ　Ｋ　２　（ＳＦｓＦＯＯ７４２）　乗算器２　Ｋ　２　（ ＳＦｓＦＯＯ７６２）乗３Ｅ器Ｉ　Ｋ　３（ＳＦｓＦＯＯ７４４）　乗算器２　 Ｋ　３　（ＳＦｓＦＯＯ７６４）乗算器Ｉ　Ｋ　４　（ＳＦｓＦＯＯ７４６）　 乗算器２　Ｋ　４　（ＳＦｓＦＯＯ７６６）東３７器Ｉ　Ｋ　５　（ＳＦｓＦＯ Ｏ７４８）　乗算器２　Ｋ　５　（ＳＦｓＦＯＯ７６８）乗算器Ｉ　Ｋ　６　（ ＳＦｓＦＯＯ７４＾）　乗算器２　Ｋ　６　（ＳＦｓＦＯＯ７６＾）乗算器Ｉ　 Ｋ　７　（ＳＦｓＦＯＯ７４Ｃ）　乗算器２　Ｋ　７　（ＳＦｓＦＯ０７６Ｃ） 乗算器１．　Ｋ　８　（ＳＦｓＦＯＯ７４Ｅ）　乗算器２　Ｋ　８　（ＳＦｓＦ ＯＯ７６Ｅ）乗算器Ｉ　Ｋ　９　（ＳＦｓＦＯＯ７５０）　乗算器２　Ｋ　９　 （ＳＦｓＦＯＯ７７０）乗算器２０２が画素当たり２回（混合−変換、及び変換 −混合）使用されるモードの間、第２組の定数が、第２の乗算器の動作に対して 負荷される。乗算器定数は、ピント７及び６間の絶対２進点を持つ２つの成分の １０ビツト値であり、二重・１の範囲を生じる。 東Ｗ、器アレイの動作モードは、乗算器モードレジスタ（ＳＦｓＦＯＯ７００） で決定される。このレジスタは、次のようならピントを使用する６ζ′ノ上　Ｆ ！４熊 ２、−、．０　０００−変換 ００１＝！昆ａ ０１０−変換、混な ０１１＝混合、変換 １００＝２−Ｄフィルタ、８ビット １０１＝２−Ｄフィルタ、１６ビツト １１０ニフレームアキユミユレータ １１１−予備 ３　０−９タップフィルタ １−１８タツプフイルタ ４　０＝出力を８ビツトにクランプ ■＝出力を１６ビツトにクランプ 乗算器入力源レジスタは、最高９つの源のうちのどれが乗算器に対する最高３つ の入力源であるかを決定する。これ等は以下の如くである。 画素０乗算器入力源１　（ＳＦｓＦＯＯ３２６）画素１乗算器入力源］、　（Ｓ ＦｓＦＯＯ３２７）画素０乗算器入力源２　（ＳＦｓＦＯ０３２８）画素１乗算 器入力源２　（ＳＦｓＦＯＯ３２９）画素０乗算器入力源３　（ＳＦｓＦＯＯ３ ２＾）画素１乗算器入力源３　（ＳＦｓＦＯ０３２Ｂ＞これ等のしジスタは、次 のような３ビツトを使用する。 見学上　鼾 ２−００００−生の＾／Ｄ ００１＝生のディジタルイン ０１０−ビデオパス１ ０１１−ビデオバス２ １００＝ＣＬＵＴ　１ １０１＝Ｃ１，ＵＴ　２ ＋１０−乗算器デフオル１〜色 １１１−乗算器ＢＷ／雑音発生器 混合モードは、最高３つの異なる源を混合し、従って、３つの源レジスタの全て が異なった値にセットされる。変換モードのとき、３つの乗算器入力源レジスタ の全てが、同じ値にセットされる。 乗算器入力源フォーマットレジスタ（ＳＦｓＦＯＯ７１０）は、乗算器入力の記 号モードを３むフォーマットを決める。このレジスタは、次のような１２ビツト を使用する。 く二か−機１ｊ１＝ ２−ＯＢ混合制御・〇−非符号付き、１−各入力源に対して符号付き５−３　Ｇ 混合制御二〇−非符号付き、１−各入力源に対して符号付き８−６　Ｒ変換制御 ：〇−非符号付き、１−各入力源に対して符号付き（Ｂ、Ｇ、Ｒ）＋１−９　変 換制御二〇−非符号付き、１−符号付き（Ｂ、Ｇ、Ｒ）乗算器出力フォーマツ１ 〜レジスタ（ＳＦｓＦＯＯ７１２）は、乗算器出力に対する符号モードを決定す る。このレジスタは、次のような７ビツトを使用する。 其＼／−ト　機能 ０　部分和出力制御・ 〇−非符号付き、１−符号付き ３＝１　乗算器２出力制御＋　ＲＧＢ 〇−非符号付き、１−符号付き ６−４　乗算器１出力制御：　ＲＧＢ 〇−非符号付き、１−符号付き 乗算器入力源が雑音発生器を発生するとき、乗算器ＢＷＭ音発生器レジスタ（Ｓ ＦｓＦＯＯ７０７）は、乗算器入力に対する画素値を制御する。このレジスタは 、次のような６ビツトを使用する。 ζ１−上　機能 ２−０　０００＝　２４ビットＢ／−まで伸張されたビデオバス２−Ａ００１　 ＝　２４ピッｌ−Ｂ／−まで伸張されたビデオバス２−Ｒ０１０＝　２４ビツト Ｂ／Ｗまで伸張されたビデオバス２−Ｇ０１１＝２４ビットＢ／−まで伸張され たビデオバス２−Ｂｌ００＝　２４ビットＢ／−まで伸張された生のディジタル イン−Ａ１０１−予備 １１０＝２４ビットＢ７Ｍまで伸張された８ビット雑音−Ｂ／Ｗ１月＝２４ビッ ト差音色 ３　差音−非同期雑音 １−フレーム同期雑音 ４　０＝］３タツプ雑音 １−１９タツプ雑音 ５　０＝ＳＯＯ〜５７Ｆの７ビツＩ−雑音１＝ＳＯＯ−ＳＦｆ８ビット雑音 このレジスタの下位３ビツトが２４ピント随音に対してセットされるならば、各 画素は２４ランダムビツトから成る。下位ピントが８ビツト雑音に対してセソ） 〜されるならば、各画素は、３つの成分の全てに複写された８ピッｌ−ランダム 数から成る。下位３ピツｌ〜は、また３つの成分の全てに複写された、８ピント ビデオバスの２成分の１つ又は生のディジタル入カアルファチャンオ・ルを選択 する。 これを使用して８ビデオゲレイスケ一ル画１象を池のカラー又は白黒画像と混合 する。ビット３が１にセントされるならば、その後雑音は、各フレームと同期し 、さもなくば、雑音は非同期である。 乗算器入力源レジスタ（ＳＦｓＦＯＯ７０８）は、３つの乗算器入力として使用 されるべき成分当たり８ビツトの２４ビ／トＲＧ　０色を発生ずる。フィルタ源 トジスタ（ＳＦｓＦＯＯ７０Ｃンは、乗算器２−Ｄａｉ波モードに対してフィル タ源人力（８ビツト成分）’Ｃ：Ｍ択するのに、次のような２ピノ＋−を使用す る。 （、ｌ上　機部 １０　００−ビデオバス２のＡ ｏｌ−乗算器漏入力源＃１のＲ １〇−乗算器漏入力源＃１のＧ １１−乗算器漏入力源＃１のＢ 部分和入力レジスタ（ＳＦｓＦＯＯ７００）は、乗算器２−Ｄフィルタモードに 対して部分和入力（８ビツト成分）を選択するのに次のような３ピッｔ−を使用 する。 ２　０−ビット１及びＯて選択された入力バンク１一部分和入力をゼロにさせる ディジタルビデオ画像処理装置１０を使用して変換を行う一例として、標準カラ ーテレビジョンＹＩＱ信号をＲＧＩ３フォーマットに変換するために、ＹＩＱ画 像がＲ，Ｇ及びＢバッファ５６に記憶される。その後、このデータは、ビデオバ ス１に乗せられ、乗算器に供給され、ＲＧＢデータに変換され、それから表示さ れる。この変換を行うように乗算器をプログラムするためには、乗算器モードレ ジスタをＴＲＡＮＳＦＯＲＭ（０００）にセットし、乗算器入力源の全てをビデ オバス１にセットする・ｇ・要がある。９つの乗算器定数は、Ｋ１＝ｉ、に２＝ 、９５６．に３＝、６２１゜Ｋ＝４＝１．に５−−．２７２．に６−〜．６４７ ．に７＝１　；に８−−１．ＩＯ２；及びに９＝　１　、７０３にセットされる 。乗算器入力源フォーマットは、％１００１１０００００００００にセットされ （これはＹ成分が符号付きでなく、■及びＱ成分が符号付きであることを示す） 、乗算器出力源フォーマットは、％ｏ　ｏｏｏ　ｏｏｏ　ｏにセットされる（こ れはこの変換に対する乗算器出力が符号付きでないことを示す）。定数源レジス タは、乗算器定数レジスタを使用するため％０００００１１１にセットされ、最 後に、表示源は、画像を見ることができるように乗算器出力にセットされる。 ３軸範囲閾値設定又は３データ範囲比較を行うことができるビデオ範囲閾値回路 ２０４内に３つの比較器がある。各範囲比較器は、８ピッＩ−低境界及び８ビツ ト高境界でプログラムでき、それにより各々に対して個別の範囲を決める。各比 ？２器は、到来するデータを制限値を含む規定範囲と比較する。３つの範囲比較 器の出力は、共に論理積がとられる。各範囲比ｖｌ器の出力は、Ａ　Ｎ’Ｄ機能 が範囲外のデータ成分を捜すように反転できる。ＡＮＤ又はＮＡＮＤ！ｆｉ能の 出力は、範囲スタ（ＳＦｓＦＯＯ３２Ｃ）及び画素１スレツシヨルダ入力源レジ スタ（ＳＦｓＦＯＯ３２Ｄ　）によって決められる。 ζｌ上　機能 ２−、−０　０００４ノＡ／Ｄ ００１−生のディジタルイン ０１０−ビデオバス１ ０】１−ビデオバス２ ＋００＝Ｃｌｕｔ　１ １０１＝ｃｌｕＬ　２ １１０−乗算器出力 １１１−予備 範囲閾値回路入力モードレジスタ（ＳＦｓＦＯＯ６０９）は、範囲比較器への入 力モードを決めるのに次のような３ピントを使用する。 ζｌ上　機部 ２−〇　〇〇〇＝２４ビットに伸張されたアルファ成分００１　＝　２４ビツト まで伸張された赤成分０１０＝２４ビツトまて伸張された緑成分０１１＝２４ビ ツトまで伸張された青成分１００＝２４ビツトモード １０１＝予備 １】０−予備 １１１−予備 このレジスタは、代表的に０００００１００　（２４ビツトモード）にセットさ れる。こ力にわたって広がる。これは、単一の成分のデータの２つ又は３つの範 囲に基づ閾値回路出力を、またＲＧＢ５５５モードでアルファビットとして保存 できる。 部を生じる６外側の転移は、対象をわずかに伸張上前景の対象のまわりの小さな 端部の細部及び雑音を強調するか又は厚くする。 ビデオメモリのメモリバンクＡは、ビデオ情報を含むことができ、或いは、それ は８ビツト画素制御バプファとして作用できる。この制御モードにおいて、画素 バッファを使用してビデオシステムモジュール２０の多数の特徴を画素ずつを基 礎として制御する０画素バッファは、５つの制御モードの１つで動作できる。 このモードは、次のような４ビツトを使用してアルファバソファ制御モードレジ スタ（ＳＦｓＦＯＯ３００）で設定される。 亘ヱ上　ｌ ２、、、Ｏ０ＯＯ＝８ビツトＩＣＥ　（画像寄与係数）００１＝４ビット表示源 、４ビツト優先順位レベル０１０＝７ビツトＩＣＦ、画像制御に対する群退択用 １ビット選択０１１−直接画素制御用８ビット ＋００＝ｉｉ素ずつ捕獲イネーブル ３　０−レジスタからのＩＣＦスゲール係数１−バンクＡからのＩＣＦスケール 係数アルファ制御シジスタ選択チャンネルからのビット（モード０１１） 〈モード０１０及び０１１）又はアルファ制御−選択０／ＩＤ７＝ＩＣＦ（モー ド０１１のみ） Ｄ６−表示源 Ｄ５−表示優先順位レベル Ｄ４−乗ｒｆ器入力源＃１ Ｄ３＝乗算器入力源＃２ Ｄ２＝乗算器入力源＃３ ＤＩ＝閾値回路入力源 Ｄ〇−カラー又は白黒表示 ０ビｔ　ｈは、アルファ制御レジスタセット０からレジスタを選択する。 〕ビｙｌ−は、アルファ制御レジスタセット１からレジスＩ〜を選択する。 第１のモードは、乗算器２０２に直接負荷されるべき８ビ・川・の画像寄与係数 ＜ＩＣＦ　）を現に選択された乗算器源と混合させる。これは、表示上のとこで も２つの画像の混ａ比に対して極度の柔軟性を与える。第２のモードは、８ビツ トを４ピッｌ−＆不漏及び４ビツトｆｔ７Ｌ順位レヘルに分割するにれは、（ｉ ：意の所定の画素て表示源を選択するのに極度の柔軟性を与える。第３のモード は、７つの最−Ｌ位ビ／１・をＩＣＦに当て、最下位ビットを使用して画素Ｏ範 囲閾値回路入力源及び画素１範囲閾値回路入力源レジスタを群選択する。各アル ファ制御ｊｘ択レジスタは、７つのレジスタ選択ビットを含む。各ビットは、ア ルファ表示源及び優先順位レベル、乗Ｊ［５及びスレッショルダへの入力源、及 び色成分の２４ビツトへの伸張を制御する。 第４の制御モードは、８ビツトの全てを遠回りのルベルに当てる（それ等は、ア ルファ制９１Ｍ択レジスタめ機能を直接的に行う）。そのビットは、そのセット に加えられる２以上の８ビツトＩＣＦレジスタを持つ制御レジスタを直接指示す る。二のモードは、任意の画素で任意の値にあるＴＣＰから任意の画素で２つの 値の１つにあるＴＣＰに制限する６しかしながら、ＩＣＦの全８ビツトは、７つ の員」二値ピッ１−に対向するように画素ＯＴ　ＣＦ　（ＳＦｓＦＯＯ３２０） 及び画素ＩＴＣＦ（ＳＦｓＦＯＯ３２＋　）で利用できる。 第５のモードは、バッファへの捕獲及びシフトクロックを画素ずつ制御させる。 このモードでは、アルファバッファのバイトのうちのビット０は、個別に画素を 捕獲させる８このビットを１にセットすることにより捕獲をイネーブルし、それ を０にセントすることにより捕獲をディセーブルする。アルファバッファのバイ トのらちのビット１は、捕獲時のビデオバッファ５６へのシフトクロックを個別 にイイ、−プル又はディセーブルする。このビットを０にクリアすることにより 、クロンクかせインクリメントし、その結果正常な画像捕獲を生じる。このビッ トを１にセットすることでバッフアクロンクのインクリメントが防止され、捕獲 した画像の有効な水平デシメーションが生じる。 この画素ずつモードを使用するために、捕獲バンクイネーブルレジスタは、アル ファバッファがデータを捕獲しないようにセットされるべきである。 アルファバッファ制御モード０１１において、アルファバッファのビット７は、 ２つのＩＣＦ係数のうちのどれが乗算器アレイで使用されているかを決定する。 これは、少量のメモリを使用してその効果を制御するのに、表示領域を通して２ つのレベルを混＆せる。２つのＩＣＦ係数は、８ビツトレジスタである画素０Ｉ ＣＦレジスタ（ＳＦｓＦＯＯ３２０）及び画素Ｉ　Ｉ　ＣＦ　（ＳＦｓＦＯＯ３ ２＋　＞により与えられる。アルファバッフア制御に対する画素０表示源レジス タ（ＳＦｓＦＯＯ３２２）及び画素１表示源しジスタ（ＳＦｓＦＯＯ３２３）は 、次のような４ピントを使用して表示源を画素ずつ変形させる。 冒−Ｌ上　機能 ３−０　００００＝生の＾／Ｄ ０００１−生のディジタルイン ００１０−ビデオバス１ ０引】−ビデオバス２ ０１００＝Ｃｌｕｔ　］ ０１０１　＝Ｃ１ｕＬ　２ ０１１０−乗算器出力 ０１１１−デフオル１・色１ １０００−デフォルト色２ １００１　＝生のディジタルイン（３１，，２４）＋０１０＝ビデオバス２　＜ ３１　、．２４）１０１１−乗算器部分和出力（３１，、＋６）＋１００＝予備 ＋１０１−予備 １１１０−予備 １１１１−予備 アルファバッファ制御表示源に対する優先順位レベルは、４ビツトレジスタであ る画素Ｏ優先順位レベルレジスタ（ＳＦｓＦＯＯ３２４）及び画素１．ｆｌ先順 位レベルレジスタ（ＳＦｓＦＯＯ３２５）によ−）で与えられる。アルファバッ ファに対する表示源及び優先順位レベルは、画素ずつ表示源を変化させる。表示 源は同じ源にセットでき、異な−）た優先順位レベルを使用してアルファ制御表 示源を横切るように他の表示源を現出てきる。また、表示優先順位レベルを同じ レベルにセットでき、表示源を２つの異なった画像にセットてきる。これにより 、画素ずつの制御のもとに同じ優先順位レベルで２つの画像を切換えることがで きる。勿論、表示源と優先順位は共に同じ時間で異なり得る。 アルファ乗算器入力源は、次の６つのレジスタにより乗算器への入力を、画素ず つ制御させる。 この等のレジスタは、次のような３ビツトを使用する。 （＝二□−イード　＠ｇ ２−０　０００−生の＾／Ｄ ００１−生のディジタルイン １１〇−乗算器デフォルト色 １１１−乗算器ＢＷ／雑音発生器 アルファ範囲閾値回路入力源は、次の２つのレジスタにより、範囲閾値回路への 入力を画素ずつを制御させる。 画素０範囲閾値範囲入力源（ＳＦｓＦＯＯ３２Ｃ）画素１範囲間値範囲入力源（ ＳＦｓＦＯＯ３２Ｄ　）これ等のレジスタは、次のようなピッ）・を使用する。 漿１上　６能 ：’−０　０００＝生の＾／Ｄ ００１−生のディジタルイン １１〇−乗算器の出力 １１１−予備 画素表示源フォーマットレジスタ（ＳＦｓＦＯＯ３２Ｅ　）及び画素表示源フォ ーマットレジスタ（ＳＦｓＦＯ０３２Ｆ　）は、次のような２ビツトを使用して 表示マルチプレクサ出力伸張モートを画素ずつ制御させる。 （１上　ｌ ｉｏ　００＝２４ビット色 ０１−Ｒ又はＹを２４ビツトまで伸張 １０＝Ｇ又はＣを２４ビツトまで伸張 １１−Ｂ又はＣを２４ビツトまで伸張 ＩＣＦスケール係数レジスタ（ＳＦｓＦＯＯ３４０）は、実時間中固定したアル ファバッファ混合パターンを基準化するのに使用される。このレジスタを１００ ％（ＳＯ０７Ｆ）にセットすることにより、混合ＩＣＦ比を（１００％を乗算さ れるように）使用されるべきアルファバッファ制御で決めることができる。この レジスタは、アルファバッファ混合比を全て基準化するので、この単一のレジス タの変化は、アルファバッファで決められる混合比を全て変化する。ライン制御 は、ラインメモリ及びライ〉・制御部から成る。ラインメモリは、ライン命令を 記憶する。ライン制御部は、ライン命令を解明し、それ等を使用してこの発明の 表示を動的に変化する。ライン命令は、マトリクス乗７ｊＬ２Ｈアレイに対する 入力を選択し、マトリクス乗算器アレイで使用される幾つかの混合定数を制御し 、優先順位決定回路のデフオル斗表示源を変化し、優先順位決定回路に対してラ イン制御表示源を選択し、各Ｗｉ像メモリバンクに対するビデオデータの捕獲を イネーブル又はディセーブルし、ビデオメモリデコーダの動作を変更し、デフォ ルト色レジスタを変え、デルタ色エンコードモードを始動し、表示した走査ライ ン上の左右の画像データをシフトし、表示走査ラインを垂直に再整理する。活性 走査命令中、ライン命令は、上記領域の各々の羊−の走査ラインのみに対して現 在のセツティングを無視する。う、イン命令は、現在の表示走査ラインを無視し た後、走査ライ〉′は、その元の値に戻す、従って、多数の走査ライン上に同じ 特殊効果を生じるには、各ラインに対して個別のライン命令が必要である。 その他のライン命令が他の動作をセ・・川−しなければ、予備走査命令は、フレ ームの下かｔ）次のフレームの上まで全て同じものが使用される。 この発明のモジュールは、ビデオメモリの量に拘わらず、１２６にのラインメモ リを特徴とする。ラインメモリは、各連続的な表示走査ラインに対応する１６の 命令のセット用のバッファである。例えば、第１の１６の命令は、第１の走査ラ インに対応し、第２の１６の命令は、第２の走査ライン等に対応する。この発明 の占有するマツキントッシュ■スロットは、ラインメモリの開始アドレスを決定 する。マンキン１ヘツシュＨスロット空間は、＾ＦｓｘにＸＸＸＸＸのアドレス 形式を使用する。ラインメモリは、形式５Ｆｓ８００００のアドレスで開始する 。これ等のアドレスにおいて、”ｓ”は、マッキントツンユ■の可能なヌーバス スロットの１つを表す。これは、バイト、単語、長い単語及びビットフィールド 動作を含む。各ライン命令は、３２ビツトの単語である。 この発明のラインメモリのために使用される最高アドレスは、形式５Ｆｓ９Ｆ７ ＦＦであり、ここで“Ｓ”は、マツキントラシュＨの１つのヌーバススロットを 表す。 このアドレスは、ラインメモリ内の最後バイトを表し、表示ライン２０１６に対 する最後ライン命令に対応する。 ラインメモリの真の高端部は、この発明のレジスタ用シャドウメモリとして使用 される。５ＦｓＦ９Ｆ８００から５ＦｓＦ９ＦＦＦＦまでの範囲は、この用途の ために保存される。この範囲のデータは、ライン命令に対して使用されない。こ の範囲への書込みは、プログラマを妨げてこの発明のレジスタを読み出させない 。 ライン制御部は、各表示走査ライン上のデータをラインメモリから読み出す。 ライン制御部は、このデータを解明し、この発明の表示の動作を変える。活性走 査命令及び予備走査命令がある。活性走査命令は、走査ラインに沿ったプログラ ム可能な先の表示に影響を及ぼす。予備走査命令は、全表示走査ラインに影響を 及ぼす。 予備走査命令は、表示動作が始まる前に現在の表示走査ラインに影響を及ぼし、 そして表示された走査ラインを通してそれに影響を及ぼす。これ等の命令は、Ｘ オフセットを現在の表示走査ライン用データに適用し、ＤＹＵＶレジスタを始動 し、第１のデフォルト色レジスタのため使用される色をセットし、値をマトリク ス乗算器定数に３．に６及びに９に負荷し、ビデオ、メモリデコーダで選択され たビデオバス１及びビデオバス２用のデータフォーマットを変え、内部色ルック アップテーブルモードを変え、現在表示走査ラインの代わりに任意の走査ライン を表示し、デフォルト表示源を変え、捕獲モードをイネーブル又はディセーブル することができる。 活性走査命令は、現在の表示走査ライン中プログラム可能な位置で現在の表示走 査ラインに影響を及ぼす。活性走査命令は、表示走査ラインの端部まで又は他の 命令がそれを無効にするまで、それに影響を及ぼし続ける。活性走査命令は、混 きに基づくラインを制御し、ライン制御と関連した表示源を変更し、マトリクス 乗算器への入力源を無効にすることがてきる６活性走査命令は、積に表示走査ラ インに沿った位置を生じるようにプログラムしてもよい。２つのプログラミング 制限があり、その１つは、ライン命令が上昇的位置順位（左から右へ）のライン 制御中に提供されなければならないことであり、他の１つは、１つの命令のみを 各位置で実行してもよいことである。 ライン制御は、ライン基礎混合と呼ばれる混合動作の特別なりラスに向けられる 。ライン制御は、内部的１０ビツトの混斤値を維持する。ライン命令は、値をプ ログラム可能な量だけ画素ごとに増大し、値をプログラム可能な量だＧ寸画素ご とに減少し、その現在値を凍結し、その値をプログラム可能な定数と置換するこ とにより、この値を変更する。マトリクス乗算器部は、ライン制御で維持される 混合値を使用して最高３つのビデオデータ源を混合する。この混合値は、第１の 乗算器入力源に対して混合定数Ｋｌ、に４及びに７を無効にする。 逆に変化する値は、プログラム可能な基準値から混合定数を減することにより発 生される。逆に変化する値は、第２の乗算器入力源に対する混合定数に２．に５ 及びに８として使用される。 第３組の乗算器混合定数（Ｋ３．に６、及びに９）は、ラインずつを基礎として ライン命令で変調し、そのラインの全ての混合動作の間乗算器アレイで使用して もよい。 ラインメモリは、デュアルポート構成を有する。この構成により、マツキントラ シュ■及びこの発明は、ラインメモリを個別に且つ同時にアクセスできる。ソフ トウェアプログラムは、マツキントラシュ■において全速度でランし、現在の命 令の実行を背止することなく、ランメモリへの読み出し及び書き込みができる。 ラインメモリの第１ボートは、ライン制御中任意の位置にマツキントラシュ■の 直接アクセスを与える。 ラインメモリの第２ボートは、命令解明を最適化する。ライン命令は、連続した 命令及びパラメータを表す出力データの流れを必要とする。第２ボートは、連続 したメモリ位置からこのデータの流れ登供給する。 ラインメモリの第１ランダムアクセスポートは、直接この発明のライン制御部に より制御される。任意のダイナミックメモリ内のデータを残すのに必要な更新サ イクルは、同一の区部により与えられる。また、ライン制御部は、マツキントッ シ１■コンピュータからデータを供給する。 相対タイミング部は、第２ボー■・を制御する。こび）相対タイミング部は、絶 対タイミング部と共に働いてライン制御変換サイクル要求を始動する。これ等の 要求は、ビデオメモリに対して唯一である。重い、相対タイミング部は、度々の 命令をラインメモリの第２ボートにどのように書き込むかを制御する。 ライン制御バッファブロックは、絶対タイミング部から絶対Ｘ及びＹ座標値を受 ける。このブロックは、ライン制御部からデータを連続的に読み出す。ラインメ モリの第１ボー１〜は、要求したデータを、この発明のビデオメモリ構成部に供 給する。ニーバスインタフェースは、このデータをマツキントッシュＨコンピュ ータに供給する。 ラインメモリの第２ボートは、ライン命令及びデータをライン制御部へ供給する 。 ライン制御バッファブロックは、優先順位決定回路及び表示選択器、マトリクス 乗算器部、及び相対タイミング部の動作に影響を及ぼす。また、これは、捕獲イ ネーブルに出力を絶対タイミング部に供給する。 ラインメモリは、特徴あるウィンドウの形成及びラインマツピング機能を可能と する。各表示ラインに対して作られた一組の命令は、表示源及び２つの表示源の 温き比を制御する６例えば、これは、一方の表示源から次の表示源への円滑な漸 移フェードを有する不揃いのウィンドウを作るのに作用される。 各ライン命令は３２ビツトである。２種類のライン命令がある。第１種類の命令 は、活性走査が始まる前のラインに影響を及ぼすにれ等の命令は、ラインずつを 基礎としてＸ及びＹオフセットを変え、デフォルト表示色１を更新し、デフォル ト表示源を更新し、乗算器定数を変え、ＤＹＵＶデコーディングを始動し、そし て捕獲をイネーブルに又はディセーブルする。捕獲のディセーブルにより、バッ ファは現在の走査ラインのための表示モードに戻される。新しいＹ値と供給され た捕獲のディセーブルにより垂直方向の生の画像をモザイクで作ることができる 。 第２種票の命令は、特定のＸ値の活性表示ラインに影響を及ぼす。このグループ は、表示源の切換え及び円滑な混きを提供する。ライン制御は、一連の画像カッ ト又はフェードを生じるのに使用される。 乗算器レジスタ及びライン制御からの制御コードは、走査ラインと交わるように 混ご割合いを変える。混合に基づくライン用に使用される乗算器レジスタは、以 下に記載されている。プログラミングライン命令は、ここの他の場所で吟味され る。 ライン制御部は、ラインずつを基礎とした混合定数を持つマトリクス乗算器アレ イを供する。カウンタは、成るライン内で設定し、ラインに沿って温き値を連続 的に変化するようにしてもよい。活性走査命令は、初期混合値を確立する。混合 比変化率は、混合値の交替を制御する。 各画素の混合値は、マトリクス乗算器アレイに利用できるこの補数の１ｏビット 値である。定数源は、内蔵の乗算器定数Ｋｌ、に２．に４．に５．に７及びに８ を無効にするライン制御（又は画素制御）混合定数を選択する。 ライン選択混り比は、活性走査命令がイネーブルされるとき、画素制御部がらの 混合比を無効にする。 １０ビット混合値は、ＩＣＦスケール係数を乗算することにより基準化される。 その結果は、定数に＋、、に４及びに７のために使用される。その結県は、同時 に混合比総、７１から減じられる乗算器定数に２．に５及びに８のために使用さ れる。 予備走査ライン命令がイネーブルされると、定数に３．に６及びに９を、定数源 とは無関係に無効とすることができる。 付加的乗算器レジスタ及びライシバ、・ファ制御回路１７８がらの制御コードは 、走査ラインにわたって混合割合いを変化することができる。〕０ビット混合比 初期値レジス９　（ＳＦＳＦＯＯ７２０）　及び１ｏビ、トｊｎ合比変化率しジ ス９　（ＳＦｓＦＯＯ３９０）　ハラインを基礎とした／Ｊ！合を許容する。ラ イン制御混合比は、乗！、器入力源１にベクｔ・ル（Ｋ１．に４及びに７）のた め使用される。混合比変化率しン′スタは、ラインバッファ制御が混合が可能と なる場合走査ラインに沿って各画素に対して現在の混合比に（ライシバソファ制 御命令に応じて）加算又は減算される。 混、１比総計レジ、スタ（ＳＦｓＦＯＯ７２４）は、総混合比を持つ１０ビツト レジスタである。乗算器入力源２にベクトル（Ｋ２．に５及びに８）は、混合比 総計マイナス環６−の混α比の値により決定される。逆に、Ｋベクトルを変える と、フェードインすべき一方の源が他方の源とし、てフェードアウトされる。画 像の寄す−係数の和は、常に１００２６でないので、混合比総彊は、」１限を決 める。このレジスタは、符号をｆ・１けらノし、１００％に対して３７Ｆに七ノ ドされるべきである。 定数源レジスタ（ＳＦｓＦＯ０７２８）は、次のような３つのビットを使用して 定数源を決める。 り乙ト　機能 ２−０　０００−画素又はライン制御混合００１−乗算器Ｍ音発生器チャンネル ０１０−ビデオバス２の赤成分 ０１１−生のディジタルボーｌ−のアルファ成分１１１−乗算器にレジスタ ライン基礎混合機能は、第１の２つのにベクトルをＭ御する。定数源しジスタは 、第１０にベクトル（Ｋ１．に、−１及びに７）の源と決め、従って、それにに レジスタ或いは第１の混合比を決めるための他の源を使用させる。乗算器が混合 モードでなければ、定数源レジスタは、通常にレジスタを選択するようにセント される。 表示の各ラインに対して作られた１組の命令は、表示源及び２つの源の混合比を 制御する。これは、例えば、１つの源から次の源への円滑な漸移フェードを持つ 不揃いのウィンドウを作るために使用される。表示制御プログラム（ＤＣｒ’） は、ライン命令バッファ９０　（ＳＦｓＦＯＯ８００−ＦｓＦ９Ｆ７ＦＦ　）の −組の長い単語命令から成る。 ライン命令バッファ９０は、１２６にであり、最高２０１６の垂直解像度に対し て走査ライン当たり１６の長い単語命令を含む。 ライン命令メモリは、そのデュアルポートの性質のためライン命令で負荷される ようプログラムできる。ＤＣＰライン命令は、ビデオシステトコントローラ２２ 内でのＦＩＦＯバンファにクロックされる。このＦＩＦＯにより、幾つかのライ ンセットアツプ命令が実行できるように、走査ラインの始めの前で命令を読み取 ることができる。また、Ｆ　Ｉ　ＦＯ４こより、命令が連続した画素を実行でき るように命令を列に加えることができる。 ＤＣＰは、ライン制御モードレジスタ（ＳＦｓＦＯＯ３８０）により、次のよう な２ビツトを使用してイす・−プルされ且つ構成される７亘−仕　機能 ０　ライン命令バッファ活性走査命令イネーブル１　ライン命令バッファ予備走 査命令イネーブルＤＣＰは、また４ビットＤＣＰｉ先順位レベルレジスタ＜５Ｆ ｓＦＯＯ３８１）により構成される。活性走査命令が他の表示源を選択するとき 、このレジスタから優先順位を割当てる。 各ライ〉・命令は、３２ビツトである。２つの型の命令があり、第１の型は、活 性走査が開始する前にラインに影響を及ぼすこれ等の命令（予備走査命令）から 成る。これ等の命令により、ラインずつを基礎としてＸ及びＹオフセットを変化 し、デフオル１ル表示色１を更新し、デフォルト表示源を更新し、乗算器定数を 変化し、ＤＹＵＶのデコーディングを開始し、捕獲を出来ないようにする。捕獲 を出来ないようにすることにより、バッファを現在のラインに対する表示モード に強制的に戻し、一方、新しいＹ値を結合した捕獲を出来ないようにすることに より、垂直方向の生の画像をモザイクで作ることができる。 第２の型は、特定のＸ値の表示ラインに影響を及ぼすこれ等のラインから成る。 この型は、表示源及び円滑な混合の切換えを提供する。従って、ライン命令バッ ファを使用して一連の画像カット又はフェードを供給できる。 予備走査命令フォーマットは、命令データの下位２４ビツトを使用し、次の４ピ ツ１〜は、それぞれり、Ｃ，Ｂ及びＡバンク選択に割当てられ、次の３ビツトは 、次のように使用される。 〈Ｔ上　機能 ３０−２８　０００−捕獲イネーブル（１９、デフォルト源（１８，，１５）変 更、新しいＹ値（１４゜、０） ００１＝Ｘオフセツト（１４，，０） ０１０＝初１ｊＡＤＹＵＶ（Ｙ：２３．．１Ｂ、［１：　１５．．８．Ｖニア、 、０）０１１＝デフォルト色１　（Ｒ：２３．．１６．Ｇ：１５．．８．Ｂニア 、、Ｏ）変更１００＝３人力源乗算器混合定数（Ｋ３：２３．．１６．に６：１ ５．．８．に９ニア。、０）負荷１０１−デコーダ７オー？ッｔ−（２０，，１ ６ＣＬＵＴモーＦ、１８．８８画素モード１．６゜０画素モード２）変更 ピント３１は、活性走査命令と予備走査命令を区別する。このビットは、予備走 査命令中Ｏにクリアされなければならない、予備走査命令は、現在のラインのみ に影響を及ぼし、付加的予備走査ラインが使用されなければ、任意の変化が次の ラインーＦの慣用の設定に戻る。ビット３０〜２８は、３ビット動作コードであ る８７つの動作モードは、一般に、捕獲／表示命令、Ｘオフセットの設定、ＤＹ ＵＶの初期化、デフォルト色１の設定、乗算器定数の負荷、デコーダフォーマッ トの変更、及び非動作を決める。１にセット時のビット２７は、この予備走査命 令をしてバンク内に影響を及ぼさせる。このビットが１にクリアされるとき、こ の予備走査命令は、バンクＡを無視する。１にセット時のビット２６は、この予 備走査命令をしてバンクＢに影響を及ぼさせる。このビットが０にクリアされる とき、この予備走査命令は、バンクＢを無視する。１にセット時のビット２５は 、この予備走査命令をしてバンクＣに影響を及ぼさせる。このビットが０にクリ アされるとき、この予備走査命令は、バンクＣを無視する。１にセット時のビッ ト２４は、この予備走査命令をしてバンクＤに影響を及ぼさせる。このバンクが ０にクリアされるとき、この予備走査命令は、バンクＤを無視する。ビット２３ 〜０は、所定動作コードに対するデータである。使用されないビットは、０にク リアされるべきである。動作コード０００（捕獲／表示）に対して、ビット１４ 〜０は、この活性水平ラインのために使用するためのＹ値を決定する。ビット１ ８〜１５により、ラインずつを基礎としてデフォルト表示源を変更できる。許容 値は、ビット２７〜２４に対する活性走査命令フォーマットに示されるものと同 一である。ビット１つは、捕獲モードがこの水平ラインに対してイネーブルされ るかどうかを決定する。捕獲バンクイネーブルレジスタビットは、この同一コー ドが、ピント２７〜２４で選択されたバンクに書込みできるように更にセットさ れなければならないことに留意されたい、動作コード００１　（Ｘオフセット設 定）に対して、ビット１４〜０は、現在の水平列に印加されるべきＸオフセット を措定する。ビット２３〜１５は、保存され、そして０にクリアされる。動作コ ード０１０　（ＤＹＩＪＶの初期化）に対して、ビット２３〜０は、ＤＹＵＶモ ード用の初期値を規定する。ビット２３〜１６は、最初のＹ値を保持し、ビット １５〜８は、最初のＵ値を保持し、ビット７〜０は、最初のＶ値を保持する。動 作コード０１１（デフォルト色１の設定）に対して、ビット２３〜０は１表示出 力色ルジスタに配室されるべきＲＧＢ空間の絶対色を規定する。ビット２３〜１ ６は、赤成分を保持し、ビット１５〜８は、緑成分を保持し、ビット７〜０は青 成分を保持する。動作コード１００（乗算器定数の負荷）に対して、ビット２３ 〜０は、乗算器アレイに対する３つの定数値を規定する。ビット２３〜１６は、 に３定数を保持し、ビット１５〜８は、Ｋ６定数を保持し、ビット７〜０は、Ｋ ９定数を保持する。動作コード１０１（デコーダフォーマットの変更）に対して 、ビット２０〜】６は、ＣＬＵＴモードレジスタを無効にするのに使用され、ビ ット１５〜８は、画素モードルレジスタを無効にし、ピント６〜０は１画素モー ド２レジスタを無効にする。ビアドアは保存され、そして０にクリアされるべき ことに留意されたい、動作コード１１０は、保存される。動作コード１１１は、 非運動を規定し、命令中の残りの全ビットは、無視され、そして０にクリアされ る。 活性走査命令フォーマットは、Ｘ値に対して最下位７ビツトを使用し、以下のよ うにレジスタピントの休止を使用する。 旦Ｊ上　機能 １１　画像寄与係数（ＩｃＦ）負荷 ！３−１２　００＝ＩＣＦの変化の停止０１　＝　ＩＣＦのインクリメント開始 １０＝ＩＣＦのディクリメント開始 １１−予備 ２３−１４　画像寄与係数 ２７−２４　００００＝生の＾／Ｄ ０００１−生のディジタルイン ００１０＝ビデオバス１ ００１１−ビデオバス２ ０１００＝ＣＩｕｔ　１ ０１０１　＝Ｃ１ｕｔ　２ ０１１〇−乗算器出力 ０１１１−デフォルト色１ １０００＝デフォルト色２ ＋００１　＝生のディジタルイン（３１，，２４）＋ｏｉｏ＝ビデオバス２（３ ０，，２４）１０１１−乗算器部分和出力（：ｌ１１．．１６）１１００−予備 ＋１０１＝予備 １１１０−予備 １１１１−予備 ３（１−２８０００＝生の＾／Ｄ ００１＝生のディジタルイン ０１０−ビデオバス１ ０１１−ビデオバス２ １００＝Ｃ１ｕＬ１ １０１＝ＣＩｕｔ　２ １１０＝乗算器デフォルト色 １１１−乗算器ＢＷ／雑音発生器 ビット３１は、活性走査命令と予備走査命令とを区別する。このビットは、活性 走査命令にたいして１及び予備走査命令に対して０にセットされなければならな い、ライン命令が表示出力にだけ影響を及ぼすので、ビット１０〜０は、代表的 に水平活性スクリーンのサイズより小さい１１ビツトのＸ値を決定する。１にセ ント時、ＩＣＦレジスタにビット２３〜１６の８ビツト値を再負荷する。この動 作は、ビット１４及び１３に優先する。ビット及び１２は、プログラム可能な線 形シーケンサの動作モードを決定する。モードが０１であれば、シーケンサがス タートして混合比変化率レジスタで決まるレートでＩＣＦを増加する。モードが １０ならば、シーケンサが開始して同じレートでＩＣＦを減少する。その値が０ ０であれば、休止され、ＩＣＦの値は、凍結される。モード１１は保存される。 ＩＣＦ用の初期値は、活性走査命令でセットされなければならない、ビット１１ が０にクリアされると、ビット２３〜１５は無視される。ビット２７〜２４は、 表示しｆＳ表示源のどれをＤＣＰ表示源として優先順位決定回路に通過すべきか を規定する。ビ・／　）−３０〜２８は、乗算器アレイに対す、÷第１の入力源 を決定する。 ＤＣＰ話性ライン命令がイネーブルされるならば、この値は、画素０乗算器入力 源及び百本】乗算器入力源レジスタで規定された値を無効にすることに留意され たい。 この発明の装置は、主としてディジタル装置である。画像を表示又は記録するに は、通常アナログビデオ信号を必要とする。この発明の装置は、ＲＡＭＤＡＣを 使用して高速ディジタル−アナログ変換を行う。ＲＡＭＤＡＣの機能は、プログ ラマに対して明白である。 ＲＡＭＤＡＣは、ディジタル−アナログ変換にまさってその他の機能を行う。 プログラムの制御下で、ＲＡＭＤＡＣは、ビデオ信号に自動的にガンマ補正を行 う。ガンマ補正は、表示装置に応答する非線形信号のいくらかを補償する。 プログラム可能なＲＡＭＤＡＣは、内部の色ルックアップテーブルと同様の外部 の色ルックアップテーブルとして動作できる。しかしながら、ＲＡＭＤＡＣは、 同時に、ＣＬＵＴ動作及びガンマ補正機能を実行できない。 ＲＡＭＤＡＣの一例として、ブロックツリーＢｔ４７３ＲＡＭＤＡＣである。 この装置は、３つの独立したディジタルチャンネルをアナログ波形に同時に変換 できる。この発明では、これ等のチャンオ・ルは、ビデオ信号の主な色成分、代 表的に赤、緑及び青を表す、ブロックツリーＤＡＣのためのメモリマツプは以下 の如くである。 ＤＡＣＭ込みＲＡＭアドレス　（ＳＦｓＦ４００００）ＤＡＣ色パレットＲＡ　 Ｍ　＜５ＦｓＦ４０００１）ＤＡＣ画素読出しマスクレジスタ　（ＳＦｓＦ４０ ００２）ＤＡＣ読出ＲＡＭアドレス　（ＳＦｓＦ４０００３）ＤＡＣ富込みオー バレイアドレス　（ＳＦｓＦ４０００４）ＤＡＣオーバレイレジスタ　（ＳＦｓ Ｆ４０００５）Ｄ　Ａ　ＣＣｍ　ｄ　（ＳＦｓＦ４０００６）ＤＡＣ読出しオー バレイアドレス　（ＳＦｓＦ４０００７）バイパスモードにおいて、ＲＡＭＤＡ Ｃは単にディジタルビ・ｌト法をアナログ信号に変換し、ＲＡＭＤＡＣ色テーブ ルを無視する。ＲＡＭＤＡＣに供給される色値は、この発明の機能ブロックめ終 段から出力されるものである。ディジタル−アナログ変換は、ＲＡＭＤＡＣで行 われる最も簡単な機能であり、ソフトウェアでディセーブル出来ない。しかしな がら、ソフトウェアの制御下にある変換の面もある６大ていのプログラマに関係 しないこれ等の面は、ビデオ信号の複雑な細部に関連している。 この発明の装置は、ビデオブランキングへデスタルを提供するか又はそれをター ンオフするようにプログラムできない。ベデスタｌしは７．５１ＲＥである。こ れは、ブランキングレベルと黒レベルの信号レベル基を規定する。 出力同期信号を３色成分の全てに発生し、そして分離したＴＴＬ出力として利用 してもよい。ＴＴＬ出力は複合又は水平タイミングでよい。この発明の出力コネ クタのビン３．４及び５は、夫々赤、緑及び前出力である。ビン７は、複合又は 水平同期でもよいＴＴＬ同期出力である。ビン９は、垂直同期に対するＴＴＬ出 力である。代表的に、ビン９は、分離した同期ｒＺ号を要する装置に使用される 。 ガンマ補正は、非線形信号応答を持つ画像表示装置に固有の問題を解決する。 低い信号レベルでは、色値間に非常に小さな差がある。ガンマ補正は、低いレベ ル信号を少し増幅し、高いレベル信号を減衰することにより、この問題を補正す るものである０画像は、適当なガンマ補正でごく自然にロックし、暗い領域は、 ”濁った（層ｎｄｄｙ）”としてロックしない。 この発明のＲＡ　Ｍ　Ｄ　Ａ　Ｃは、各色成分に対して個別にガンマ補正を完了 できる。 分離した値のテーブルに、新しい値に対する各成分を再マツプする。これ等のテ ーブルは、３つのルックアップテーブルと同様に働く２色ルックアップのために これ等のテーブルを使用する方法を以下に説明する。 ガンマ補正モードと色ルックアップモードは共に同じテーブルを使用するので、 ＲＡＭＤＡＣは再モードで動作できないことに留意されたい。しかしながら、Ｒ ＡＭＤＡＣは、予め計算しガンマ補正したＣＬＵＴを持つＣＬＵＴモードでは動 作できる。 ３つの成分の各々は、それ自身のテーブルへの指標を提供する。ディジタル−ア ナログ変換器は、この値を使用して個別に各成分アクセスする。この技術を使用 して、ＲＡＭＤＡＣは、この発明で得られる任意の表示の各色成分に対して色補 正又は変換効果を与えることができる。 色ルノクアツア動作は、各色成分を、３つの異なった色テーブルへの指標として 同時に使用する。３つのテーブルからの値は、ディジタル−アナログ変換器へ通 過すべき色を規定する。 ＲＡＭＤＡＣは、この発明の装置からの３つの色成分を受け入れる。！！択機機 種、どの色成分が３つのテーブルの全てに対する指標として使用されるかを決定 する。ＲＡＭＤＡＣは、そのテーブルの使用時、別な２つの色成分を無視する。 ＲＡＭＤＡＣは、ガンマ補正モードと色ルックアップモードが共に同じテーブル を使用するので、両モードて動作できないことに留意されたい。しかしながら、 ＲＡ　Ｍ　Ｄ　Ａ　Ｃは、予め計算されガンマ補正されたＣＬＯＴを持つＣＬ、 　Ｕ　Ｔモードで動作できる。 例示したようなＲＡＭＤＡＣ色ルックアツルツクアップテーブル８ビツト色成分 を支持する６しかしながら、この発明によれば、色成分を多少の精度をもって規 定してもよい。成分が他の構成に変わらないからば、８ビン）成分のテーブルは ランしないものとしてプログラムを組む。例えば、成分が１０ビット成分に変わ らないならば、８ビツト成分のテーブルはランしないものとしてプログラムを組 む。 装置の他の色ルックアップテーブルは、ＲＡＭＤＡＣで使用できるより多くのビ デオチャンネルをテーブルへの指標として使用できる。従って、ＲＡＭＤＡＣは 、代表的にガンマ補正モードのテーブルを使用できる。 ＲＡＭＤＡＣは、カバーオーバレイとして周知の動作モードを有する。少数の専 用色レジスタを、任意の色にプリセットしてもよい、プログラマは、これ等のレ ジスタの１つを選択してディジタル−アナログ変換器への源として実行できる。 これは、任意の他の表示を効果的にカバー又はオーバレイして表示中に使用され る規定したレジスタからの色を生じる。 このモードは、全く色テーブルをバイパスし、任意の他のプログラムされｔ：ビ デオ効果を妨害することなく、スクリーンを簡単に帰線消去又はつや消しするな 。 めに最も有効である。 ビデオシステムコントローラ２２は、そのタイミングが非常に柔軟であるので、 実質的にどんなモニタにもインタフェースできる。不幸にも、はとんどのモニタ がタイミングの変動に耐えられないので、それ等を丁度その予期値から数パーセ ント離れたパラメータで駆動すると成るモニタに損害を与える可能性がある。結 果として、ビデオシステムコントローラ２２は、絶対タイミングパラメータが安 全ヒートシステムで保護されていることを記録する。任意の保護されたレジスタ への各書込み直前に、３２ビツトの安全値（ＳＩＦ２ＤＣＣＯ＾）を書き込む必 要がある。 この保護により、臨界的なビデオタイミングパラメータの怠慢な再プログラミン グを防止できる。 ディジタルビデオ画像装置１０は、ライン、フィールド又はフレーム毎に割込み を発生するようにプログラムしてもよい、また、ディジタルビデオ画像装置１０ は、ラインドベン及びライトベントリガのために、割込みを報知できる。これ等 の割込みは、次のような３ビツトを使用してイネーブル割込みレジスタ（ＳＦｓ ＦＯ００Ｄ４　）で決定されるように個別に離れてマスクしてもよい。 ｅＪｈ　機能 ０　０−絶対時間割込みディセーブル １−絶対時間割込みイネーブル 】　０−ライトベン割込みディセーブル１＝ライトベン割込みイネーブル ２　０＝ベントリガ割込みディセーブル】−ベントリガ割込みイネーブル ビットＯは、１にセット時絶対時間割込みをイネーブルにする。ビット４及び３ は、図示の如く割込みの周波数を選択する。ビット２は、１にセット時ライトペ ントリガスイッチに基づく割込みをイネーブルする。ビット４及び３は、絶対時 間割込みが如何に度々生じるかを決定する。フレーム又はフィールド割込みが選 択されるとき、それ等は、水平割込み点及び垂直割込み点レジスタ（後述される ）で規定される時間に生じる。割込みがライン毎にイネーブルされるとき、それ 等は、たとえこれ等のラインが垂直ブランキング又は同期化中にあっても、水平 割込み点レジスタ（後述される）で決められる点で生じる。 クリア割込みレジスタ（ＳＦｓＦＯＯＯＤ５）は、次のような３ビットを使用す る。 亘−ｊ乙ト、　七 〇　〇−無効果 １−絶対時間割込みクリア １　０−無効果 １−ライトベン割込みクリア ２　〇−無効果 １−ベントリガ割込みクリア ビット０は、１にセット時記入した絶対時間割込みをクリアする。割込みのクリ アをさせないために、このビットは、０にクリアされる。ビット１は、０にセラ Ｉ・時、記入したライトベン割込みをクリアする。割込みのクリアをさせないた めに、このビットは、０にクリアされる。ビット２は、１にセフｌ一時、記入し たライトベントリガの割込みをクリアする０割込みのクリアをさせないために、 このビットは、０にクリアされる。 読出し専用割込み状態レジスタ（ＳＦｓＦＯ８０Ｄ８　）は、次のような現在の 割込み情報の５ビットを記憶する。 ζ二Ｊ−ト　仔１ＢＬ ０　０−不活性の絶対時間割込み １−記入した絶対時間割込み １　〇−不活性のライトベン割込み １−記入したライトベン割込み ２　〇−不活性のベントリガ割込み １−記入したベントリガ割込 ３　ベントリガ直接状態 ４　ライトベン直接状態 ビット０は、掲示した絶対時間割込みの表示子である。このビットがセットされ ると、絶対時間割込みが生じ、まだクリアされない。ビット１は、掲示したライ トベン割込みの表示子である。このビットがセットされると、ライトベン割込み が生じ、またクリアされない。ビット２は、掲示したライトベントリガ割込みの 表示子である。このビットがセットされると、ライトベントリガ割込みが生じ、 まだクリアされない。ビット３は、ライトベントリガの実時間表示子である。こ の直接入力により、トリガスイッチの状態を決定するためのポーリング（ｐｏｌ ｌｉｎｇ）が可能となる。ポーリングソフトウェアは、スイッチをはずませる（ ｄｅｂａｕｎｃ　ｉ　ｎｇ）ために適当な時間間隔を決定しなければならない。 ビット４は、ライトベン検出器の表示子である。この直接入力によりライトベン 検出器の状態を決定するためのポーリングが可能となる。水平割込み点レジスタ （ＳＦｓＦＯＯＯＤＣ）は、１２ビツトのレジスタであり、このレジスタは、水 平間隔中の絶対時間割込みが生じる点を決定する。絶対割込みがラインモードに セットされると、水平カウンタ状態レジスタがこの値に達する時間毎に割込みが 発生される。絶対割込みがフィールド又はフレームモードにセットされると、こ れは、規定した水平ラインのどこに割込みが生じるかを決定する。 垂直割込み点レジスタ（ＳＦｓＦＯＯＯＤＥ　）は、垂直フレーム又はフィール ド中に絶対時間割込みが生じる点を決定する。絶対割込みがラインモードにセッ トされると、このレジスタは無視される。絶対割込みがフィールド又はフレーム モードにセットされると、これは、割込みが生じる特定の水平ラインを決定する 。このレジス夕のビットＯは、絶対割込みモードがフィールドモードにセットさ れるとき無視される。これは、インタレースしたビデオを表示している間絶対割 込みモードがフレームにセントされたならば、割込みがその他のフィールド毎に 発生され、インタドースされてないビデオを表示している間絶対割込みモードフ ィールドにセットされるならば、２つの割込みが隣接ラインにフレーム毎に生じ ることを意味する。 ディジタルビデオ画像装置１０は、入力モジュール４０を介して検出ライン及び スイッチ／トリガラインを有するライトベンを使用できる。検出ラインは、ライ Ｉ・ペンが表示装置４２のスクリーン上を１〜レースした電子ビームを検出する とき現れる。ビデオシステムモジュール２０は、この場合に、水下カウンタ状態 レジスタ及び垂直カウンタ状態レジスタの現在値を捕獲するようにプログラムし てもよい。また、ライトベンは、トリガ又はイネーブルスイッチをを特徴として もよい。この入力は、また割込みを発生するようにプログラムしてもよい。再入 力は、これ等の入力に対して直接状態ラインのポーリングを行うことにより直接 サンプリングしてもよい。 ディジタルビデオ画像装置１０は、直列通信チャンネルを介して入力モジュール ４０と通信できる。各捕獲入力モジュールが異なるので、パワーアップ時にレジ スタに唯一の識別番号がラッチされ、その捕獲入力モジュールの特性を識別する 。生のＡＤ構成状層レジスタ（ＳＦｓＦ０８６ＣＯ）は、２４ビツトレジスタで あり、このレジスタは、パワーアップ時その捕獲回路特性をラッチする。捕獲回 路か存在しなければ、このレジスタは、全て０を読み出す。これは読出し専用レ ジスタであり、］二１Ｓビットを常にＯとして読み出す。例えば、５ＯＯＯＯＯ ＯＯＩの値は、ライトベン及びトリガ入力の成分当たりアナログ−ディジタルに ＲＧＢ８ビットの最大２０ＭＨｚｎサンプルレートを持った入力モジュールを示 す。 直列バス制御レジスタ（ＳＦｓＦＯＯ６Ｅ８）により、次のような４ピツ１〜を 使用して、取付けたＡ、’Ｄ捕捕獲力カモジュール直列通信ができる。 ζヱ上　ｌ！Ａ能 ０　１ＨＤ出力 １　１ＭＩ出力 ２　１８Ｃ出力 ３　０＝ＩＭＤ出力ディセーブル １＝１間出カイネーブル 直列バス制御レジスタのビット２〜０は、直列通信用のＡ／Ｄ入カモジュールへ の出力である。１にセットされた直列Ｉ＜ス制御レジスタのビット３によりＩＭ Ｄを出力でき、０にクリアされるとき、ＩＭＤは駆動されない、ＩＭＤ、ＩＭＩ 及びＩＭＣはビデオシステムモジュール２０から捕獲入力モジュールへ相互接続 される信号である。これ等の信号は、内部及びテスト通信用として使用される。 ＩＭＤ信号は、双方向通信に有効であり、ＩＭＩ及びＩＭＣ信号は、捕獲入力モ ジュールへの出力である。 ＩＭＤ入力レジスタ（ＳＦｓＦＯ８６Ｅｆ；　）は、単一ビットの読出し専用レ ジスタである。 直列バス制御のビット３が１にセットされるならば、このビットは、常に直列バ ス制御のビット０と同じく読出される。 図　１ 図　３ 図　５ 図２０ 補正書の翻訳文提出書（特許法第１８４条の８）平成　４年　５月１４日

Claims (1)

1. 【特許請求の範囲】 １．複数のビデオ源を処理するディジタルビデオ処理器において、上記複数のビ デオ源を受信する入力手段と、この入力手段に接続され、上記複数のビデオ源か ら複数のビデオ源成分をプログラム可能に選択し、この選択された複数のビデオ 源成分を発生する源選択手段と、 混合値を入力するための混合入力手段と、この混合入力手段に接続され、入力混 合値とプログラム可能なブリスケール定数を乗算し、ブリスケールされた混合定 数源を発生するアリスケール乗算器手段と、 このプリスケール乗算器手段に接続され、ブリスケールされた混合定数源を含む 複数の定数源の中から複数の定数をプログラム可能に選択し、この選択された複 数の定数を発生する定数選択手段と、上記源選択手段及び上記定数選択手段に接 続され、各選択された源成分と夫々選択された定数を乗算し、複数の乗算器出力 を発生する乗算器手段と、この乗算器手段に接続され、複数の出力を加算し、こ の加算された少なくとも１つの乗算器出力を発生する加算手段とを備えたディジ タルビデオ処理器。 ２．少なくとも１つの加算された乗算器出力が複数のビデオ源の１つとして源選 択手段に帰還される請求項１記載のディジタルビデオ処理器。 ３．乗算器手段は、複数の乗算器から成り、少なくともそのうちの１つが画素期 間内で少なくとも２回の乗算を行うようになされている乗算器アレイを備えた請 求項１記載のディジタルビデオ処理器。 ４．乗算器手段は、複数の乗算器から成り、その各々が画素期間内で複数回の乗 算を行うようになされている請求項１記載のディジタルビデオ処理器。 ５．乗算器アレイは、各々入力及び出力を有する複数の乗算器アレイから成り、 この複数の乗算器アレイの少なくとも１つの出力が上記複数の乗算器アレイの別 な少なくとも１つの入力に供給される請求項３記載のディジタルビデオ処理器。 ６．プリスケール乗算器手段及び乗算器手段はフェーディング効果を生じる請求 項３記載のディジタルヒデオ処理器。 ７．プリスケール乗算器手段及び乗算器手段は分解効果を生じる請求項３記載の ディジタルビデオ処理器。 ８．各ビデオ源は複数の画素を表す信号を有し、混合入力手段は各画素に対して 独自の混合値を画素を基礎として入力する手段を抑えている請求項１記載のディ ジタルビデオ処理器。 ９．乗算器手段は、乗算器のアレイを有する請求項１記載のディジタルビデオ処 理器。 １０．乗算器手段は３×３の乗算器アレイから成り、最高３つの選択されたビデ オ源の３つの成分の各々と最高９つの選択された定数の一組を乗算して最高９つ の積を生じるようになされている請求項１記載のディジタルビデオ処理器。 １１．加算手段は各々が３つの積を加算して３つの加算された乗算器成分を生じ るようになされた３つの加算回路と、加算された乗算器成分を組合わせて加算さ れた乗算器出力を形成する手段とを備えた請求項１０記載のディジタルビデオ処 理器。 １２．加算手段は更に３つの加算された乗算器成分の総和を発生し且つその総和 の所定の最上位ビットを選択して部分和乗算器出力を発生する手段を備えている 請求項１１記載のディジタルビデオ処理器。 １３．乗算器手段は４×４の乗算器アレイから成り、最高４つの選択されたビデ オ源の最高４つの成分の各々と最高１６の選択された定数の一組を乗算して最高 １６の積を生じるようになされている請求項１記載のディジタルビデオ処理器。 １４．乗算器手段はｎ×ｍ（ｎ，ｍは正の整数）の乗算器アレイから成り、最高 ｍ個の選択されたビデオ源のｎ個の成分の各々を最高ｎ×ｍ個の選択された定数 の一組を乗算して最高ｎ×ｍ個の積を生じるようになされている請求項１記載の ディジタルビデオ処理器。 １５．ｎはｍに等しい請求項１４記載のディジタルビデオ処理器。 １６．ｎはｍに等しくない請求項１４記載のディジタルビデオ処理器。 １７．加算手段は各々がｍ個の積を加算し、ｎ個の加算された乗算器成分を生じ るようになされているｎ個の加算回路と、加算された乗算器成分を組み合わせ、 加算された乗算器出力を形成する手段とを備えているディジタルビデオ処理器。 １８．加算手段は更に、ｍ個の加算された乗算器成分の総和を発生し且つその総 和の所定の最上位ビットのサブセットを選択して部分和乗算器出力を発生する手 段を備えている請求項１７記載のディジタルビデオ処理器。 １９．乗算器アレイは混合を行うように構成できる請求項１４記載のディジタル ビデオ処理器。 ２０．少なくとも１つのビデオ源は多数のビデオ成分から成り、乗算器アレイは １つのビデオ源の全ての成分を使用してマトリクス変換を行うように構成できる 請求項１４記載のディジタルビデオ処理器。 ２１．ビデオ成分はＲ，Ｇ及びＢ成分から成る請求項２０記載のディジタルビデ オ処理器。 ２２．ビデオ成分はＹ，Ｕ及びＶ成分から成る請求項２０記載のディジタルビデ オ処理器。 ２３．ビデオ成分はＲＹ，Ｉ及びＱ成分から成る請求項２０記載のディジタルビ デオ処理器。 ２４．乗算器アレイはフレーム平均化を行うように選択的に構成できる請求項１ ４記載のディジタルビデオ処理器。 ２５．乗算器アレイはビデオ源のビデオ成分の１つを使用して濾波作用を行うよ うに選択的に構成できる請求項９記載のディジタルビデオ処理器。 ２６．濾波作用は、総和化、鮮明化、焦点合わせ、ぼやかし、端部検出及び強調 の少なくとも１つから成る画像処理を行う請求項２５記載のディジタルビデオ処 理器。 ２７．乗算器アレイは混合及びマトリクス変換を同時に行うように選択的に構成 できる請求項９記載のディジタルビデオ処理器。 ２８．乗算器アレイは色変換を行うように選択的に構成できる請求項９記載のデ ィジタルビデオ処理器。 ２９．少なくとも１つのビデオ源は多数のビデオ成分から成り、各画素は上記多 数のビデオ成分用のデータと関連している請求項３記載のディジタルビデオ処理 器。 ３０．多数のビデオ成分は制御成分から成る請求項２９記載のディジタルビデオ 処理器。 ３１．制御成分は画素ずつを基礎として混合入力手段を制御するのに使用される 請求項３０記載のディジタルビデオ処理器。 ３２．制御成分は画素ずつを基礎としてプリスケール乗算器手段を制御するのに 使用される請求項３０記載のディジタルビデオ処理器。 ３３．制御成分は画素ずつを基礎として定数選択手段を制御するのに使用される 請求項３０記載のディジタルビデオ処理器。 ３４．制御成分は画素ずつを基礎として乗算器手段を制御するのに使用される請 求項３０記載のディジタルビデオ処理器。 ３５．制御成分は画素ずつを基礎として加算手段を制御するのに使用される請求 項３０記載のディジタルビデオ処理器。 ３６．制御手段は個別の画素の色合い、コントラスト、色相及び輝度の少なくと も１つを制御するのに使用される請求項３０記載のディジタルビデオ処理器。 ３７．制御成分はこの制御成分より他の単一のビデオ成分から多数のビデオ成分 の全てまで個別の画素の伸張を制御するのに使用される請求項３０記載のディジ タルビデオ処理器。 ３８．制御成分は画素ずつを基礎としてビデオ処理効果を制御する請求項３０記 載のディジタルビデオ処理器。 ３９．制御成分は更に多数の前成分から成る請求項３０記載のディジタルビデオ 処理器。 ４０．制御成分は制御情報及び非制碑データから成る請求項３０記載のディジタ ルビデオ処理器。 ４１．混合入力手段は定数発生器に応答する請求項１記載のディジタルビデオ処 理器。 ４２．定数発生器は複数の定数発生器から成る請求項４１記載のディジタルビデ オ処理器。 ４３．定数発生器は疑似ランダム発生器である請求項４１記載のディジタルビデ オ処理器。 ４４．疑似ランダムシーケンス発生器は線形疑似ランダムシーケンスを発生する 請求項４３記載のディジタルビデオ処理器。 ４５．疑似ランダムシーケンス発生器はガウス疑似ランダムシーケンスを発生す る請求項４３記載のディジタルビデオ処理器。 ４６．定数発生器は外部雑音源である請求項４１記載のディジタルビデオ処理器 。 ４７．定数発生器は混合値、ブリスケール値及びビデオ源の１つとして使用でき る出力を発生する請求項４１記載のディジタルビデオ請求項４１記載のディジタ ルビデオ処理器。 ４８．乗算器手段は予め定めたオーバフロー及びアンダフロー状態の範囲外の総 計の検出に応答して予め定めた制限値を取り換えるためのオーバフロー及びアン ダフロー防止手段を含む請求項１記載のディジタルビデオ処理器。 ４９．乗算器手段は各々が少なくとも実時間ビデオレートで乗算を行うようにな されている複数の乗算器を備えている請求項１記載のディジタルビデオ処理器。 ５０．加算された乗算器出力を含む複数の源の各々に対して優先順位指定を割当 てる指定手段と、この指定手段に接続され、優先順位指定に応答して源選択信号 を発生する決定が手段とを更に備えた請求項１記載のディジタルビデオ処理器。 ５１．指定手段は混合効果を実行するように選択的に構成できる請求項５０記載 のディジタルビデオ処理器。 ５２．乗算器手段、入力手段及び決定手段に接続され、加算された乗算出力を含 むプログラム可能に選択されたビデオ源と複数のプログラム可能な閾値範囲を比 較し、それに応答して関連する源に対する優先順位指定を発生する閾値手段を更 に備えた請求項５０記載のディジタルビデオ処理器。 ５３．閾値手段はワイプ効果を実行するようにプログラムできる請求項５２記載 のディジタルビデオ処理器。 ５４．ユーザにプログラム可能に選択されたビデオ源を変形させる手段を更に備 えた請求項５２記載のディジタルビデオ処理器。 ５５．ユーザにプログラム可能な閾値範囲を変更させる手段を更に備えた請求項 ５２記載のディジタルビデオ処理器。 ５６．決定手段、入力手段及び乗算器手段に接続され、源選択信号に応答してビ デオ源の１つを選択し出力に結合する出力手段を更に備えた請求項５２記載のデ イジタルビデオ処理器。 ５７．決定手段に接続され、複数のウィンドウ源及びウィンドウ優先順位指定を 発生する手段を更に備えた請求項５６記載のディジタルビデオ処理器。 ５８．決定手段はウィンドウ源及びウィンドウ優先順位指定に応答して出力手段 による出力に対してビデオ源の選択されたものを選択し且つ結合する請求項５７ のディジタルビデオ処理器。 ５９．入力手段に応答し、ビデオ源として出力手段に供給されるビデオ信号出力 を発生し、かつ決定手段に供給される関連した優先順位指定を発生する色ルック アップテーブル手段を更に備えた請求項５６記載のディジタルビデオ処理器。 ６０．決定手段で発生される源選択信号は、出力手段への出力のため次の源即ち 入力手段、乗算器手段又は色ルックアップテーブル手段の１つを避択する請求項 ５９記載のディジタルビデオ処理器。 ６１．決定手段で発生される源選択信号は、複数の入力源の任意のものを選択で きる請求項６０記載のディジタルビデオ処理器。 ６２．色ルックアップテーブルにはまた決定手段へ供給される優先順位指定を与 えるための制御成分を含む請求項５９記載のディジタルビデオ処理器。 ６３．色ルックアップテーブル手段は、色付け（また偽着色或いは疑似着色とし て知られている）を実行するように構成できる請求項５９記載のディジタルビデ オ処理器。 ６４．各ビデオ源は、複数の画素の水平ラインから成り、かつ各水平ラインに関 連して源選択及び乗算器定数選択をプログラム可能に変更する複数の制御信号を 発生するプログラム可能なライン制御手段を更に備えた請求項５６記載のディジ タルビデオ処理器。 ６５．画素ずつを基礎として混合定数値と、閾値範囲、出力源選択及びプログラ ム可能な閾値範囲を変更するための制御信号とを発生する画素制御手段を更に備 えた請求項６４記載のディジタルビデオ処理器。 ６６．各ビデオ源は複数の画素及び制御成分に関連した少なくとも１つを表す信 号から成り、優先順位指定の割り当てをする指定手段は、閾値手段、ライン制御 手段、入力手段、画素制御手段及び制御成分に応答する請求項６５記載のディジ タルビデオ処理器。 ６７．指定手段は、閾値手段及び画素制御手段と協力して画素ずつを基礎として 色差キー効果を選択的に生じる請求項６５記載のディジタルビデオ処理器。 ６８．指定手段は、閾値手段及び画素制御手段と協力して画素ずつを基礎として 輝度キー効果を選択的に生じる請求項６５記載のディジタルビデオ処理器。 ６９．フレームずつ混合定数値と、間値範囲、出力源選択及びプログラム可能な 閾値範囲を変更する制御信号とを発生するフレーム制御手段を備えた請求項５６ 記載のディジタルビデオ処理器。 ７０．色ルックアップテーブル手段は更に多重色ルックアップテーブル手段から 成り、その各々は異なるビデオ源、出力、モード及び優先順位を個別に且つ選択 的に構成可能である請求項５９記載のディジタルビデオ処理器。 ７１．多重色ルックアップテーブルは、更にモードを選択するプログラム可能な 手段から成る請求項７０記載のディジタルビデオ処理器。 ７２．各ビデオ源は複数の画素を有し、かつ閾値モード、出力用の選択されたビ デオ源及び画素ずつを基礎としてプログラム可能な閾値範囲を変えるための制御 信号を発生する手段を更に備えた請求項５２記載のディジタルビデオ処理器。 ７３．指定手段は、閾値手段と共に使用して色差キー効果を選択的に発生できる 請求項５２記載のディジタルビデオ処理器。 ７４．指定手段は、閾値と共に使用して輝度キー効果を選択的に発生できる請求 項５２記載のディジタルビデオ処理器。 ７５．ディジタルデータの形で選択されたビデオ源信号を記憶する手段を更に備 えた請求項１記載のディジタルビデオ処理器。 ７６．プリスケール乗算器手段は、複数のビデオ源にわたってコンピュータテキ スト及び図形のアンチエーリアシングを行うことができる請求項１記載のディジ タルビデオ処理器。 ７７．複数のビデオ源を受信する入力手段と、上記入力手段に接続され、少なく とも１つのプログラム可能に選択されたビデオ源とプログラム可能に選択された 定数を乗算し、乗算器ビデオ源を発生する乗算器手段と、 各ビデオ源に優先順位指定を割当てる指定手段と、この指定手段に接続され、上 記優先順位指定に応答して源選択信号を発生する決定手段と、 この決定手段、上記入力手段及び乗算器手段に接続され、上記源選択信号に応答 して出力にビデオ源の選択された１つを結合する出力制御手段と、を備えたビデ オ処理装置。 ７８．プログラム可能に選択されたビデオ源と複数のプログラム可能な範囲を比 較し、これに応答して関連した源に対する優先順位指定を発生する閾値手段を更 に備えた請求項７７記載のビデオ処理装置。 ７９．複数のウィンドウ優先順位指定及び各関連したビデオ源の指定を発生する ウィンドウ手段を更に備えた請求項７８記載のビデオ処理装置。 ８０．各ビデオ源は複数の画素から成り、且つ閾値範囲モード、出力用の選択さ れたビデオ源、画素ずつを基礎としてプログラム可能な閾値範囲を変える制御信 号を供給する手段を更に備えた請求項７８記載のビデオ処理装置。 ８１．指定手段、決定手段及び出力制御手段を制御し、且つ閾値手段に応答する 機能的ルックアップテーブル手段を更に備えた請求項７８記載のビデオ処理装置 。 ８２．ビデオバスを更に備え、複数のビデオ処理装置を上記ビデオバスを介して 共通接続できる請求項７７記載のビデオ処理装置。 ８３．ビデオバスは２つの独立した双方向チャンネルから成る請求項８２記載の ビデオ処理装置。 ８４．各チャンネルは４つのビデオ成分から成る請求項８３記載のビデオ処理装 置。 ８５．双方向性は各チャンネル各成分に無関係である請求項８４記載のビデオ処 理装置。 ８６．複数のビデオ処理装置はビデオバスに接続され、最初のビデオ処理装置は 入力手段に応答して次のビデオ処理装置に出力を供給し、その後次のビデオ処理 装置は各々入力手段及び前のビデオ処理装置からの出力に応答してその各出力手 段に出力を供給する請求項８２記載のビデオ処理装置。 ８７．ビデオバスは複数の独立した双方向チャンネルから成る請求項８２記載の ビデオ処理装置。 ８８．各チャンネルは複数のビデオ成分から成る請求項８７記載のビデオ処理装 置。 ８９．プログラム可能に選択されたビデオ源の１つ、ビデオ源の部分及び制御源 を複数のプログラム可能な範囲を比較し、それに応答して優先順位指定を発生す る閾値手段を備えた請求項７７記載のビデオ処理装置。 ｇｏ．ビデオ源、及びビデオ源の入力に応答して関連した源に対する優先順位指 定を発生する色ルックアップテーブル手段を更に備えた請求項７７記載のビデオ 処理装置。 ９１．色ルックアップテーブル手段は更に多数の色ルックアップテーブルからな り、その各々は異なるビデオ源を独立して選択的に構成可能である請求項９０記 載のビデオ処理装置。 ９２．多数の色ルックアップテーブルには多数のテーブルを再構成するためのプ ログラム可能な手段から成る請求項９１記載のビデオ処理装置。 ９３．多数の再構成可能な色ルックアップテーブルはより大きな色ルックアップ テーブルを組合わせできる請求項９２記載のビデオ処理装置。 ９４．アナログビデオ源をディジタル化してディジタルビデオ源を発生し、その ディジタル源を入力手段に供給してビデオ源の１つを発生する捕獲手段を更に備 えた請求項７７記載のビデオ処理装置。 ９５．選択されたビデオ源信号をディジタルデータの形で記憶するメモリ手段を 更に備えた請求項９４記載のビデオ処理装置。 ９６．メモリ手段はビデオ源信号と関連した制御成分を表すデータを記憶できる 請求項９５記載のビデオ処理装置。 ９７．メモリ手段を出力手段に接続し、ズーム効果を実行できる請求項９５記載 のビデオ処理装置。 ９８．メモリ手段を出力手段に接続し、パンニング効果を実行できる請求項９５ 記載のビデオ処理装置。 ９９．メモリ手段を出力手段に接続し、モザイク効果を実行できる請求項９５記 載のビデオ処理装置。 １００．複数のメモリバンクから成るメモリ手段を更に備え、その各々をプログ ラム可能に構成して複数のビデオ源のどれかからビデオ源信号を記憶できる請求 項７７記載のビデオ処理装置。 １０１．複数のメモリバンクをプログラム可能に組合わせ、各々が複数のメモリ バンクから成る複数のより大きなメモリバンクを形成できる請求項１００記載の ビデオ処理装置。 １０２．各ビデオ源は複数の画素を表す信号を有し、各画素に対する独自の混合 値を画素ずつを基礎として入力するための混合入力手段を更に備えた請求項７７ 記載のビデオ処理装置。 １０３．ビデオ入力手段は２４フレーム／秒のフィルムフォーマットの少なくと も１つのビデオ源を含む請求項７７記載のビデオ処理装置。 １０４．入力手段は各々異なったビデオフォーマットの複数のビデオ源を受信で きる請求項７７記載のビデオ処理装置。 １０５．入力手段は２つの少なくとも１つがインタレースフォーマットにある複 数のビデオ源を受信できる請求項７７記載のビデオ処理装置。 １０６．入力手段はその少なくとも１つが非インタレースフォーマットにある複 数のビデオ源を受信できる請求項７７記載のビデオ処理装置。 １０７．少なくとも１つのビデオ源は疑似ランダムシーケンス発生器に応答する 請求項７７記載のビデオ処理装置。 １０８．複数のビデオ源から複数のビデオ源成分をプログラム可能に選択し、複 数の選択されたビデオ源成分を発生するステップと、入力混合値を発生するステ ップと、 入力混合値をプログラム可能なブリスケール比と乗算し、プリスケールされた混 合源を発生するステップと、 プリスケールされた混合源を含む複数の定数源の中から複数の定数をプログラム 可能に選択するステップと、 各選択された源成分を各々選択された定数に乗算し、複数の乗算器出力を発生す るステップと、 複数の出力を加算し、少なくとも１つの加算された乗算器出力を発生するステッ プと、 を含む複数のビデオ源を処理する方法。 １０９．選択されたビデオ源成分の選択のため複数のビデオ源の１つとして少な くとも１つの加算された乗算器出力バンクを結合するステップを更に含む請求項 １０８記載の複数のビデオ源を処理する方法。 １１０．加算された乗算器出力を含む複数の源に対して優先順位指定を割当てる ステップと、その優先順位指定に応答して源選択信号を発生するステップを更に 含む請求項１０８記載の複数のビデオ源を処理する方法。 １１１．加算された乗算器出力を含むプログラム可能に選択されたビデオ源と複 数のプログラム可能な範囲を比較するステップとそれに応答して関連した源用の 優先順位指定を発生するステップとを更に含む請求項１１０記載の複数のビデオ 源を処理する方法。 １１２．源選択信号に応答してビデオ源の１つを選択して出力に結合するステッ プを更に含む請求項１１１記載の複数のビデオ源を処理する方法。 １１３．出力を表示するステップを更に含む請求項１１２記載の複数のビデオ源 を処理する方法。 １１４．各々ウィンドウ源と関連した複数のウィンドウ優先順位指定を発生する ステップを更に含む請求項１１２記載の複数のビデオ源を処理する方法。 １１５．複数のビデオ源を受信する入力手段と、少なくとも１つの選択されたビ デオ源を選択された定数と乗算しこの乗算されたビデオ源を発生する乗算器手段 と、 入力手段及び基準クロック信号の周波数を第１のプログラム可能な数で分周し、 分周された基準信号を発生する手段を有する乗算器手段のためのプログラム可能 な周波数タイミング信号を発生するクロック手段と、選択された信号の周波数を 第２プログラム可能な数で分周し、分周された信号を発生する一手段と、 上記分周された基準信号を上記分周された信号と比較し、分周された信号の周波 数間の差に応とた制御信号を発生する手段と、上記制御手段で制御される周波数 を有するＶＣＯ信号を発生する電圧制御発振器と、 選択される信号としてＶＣＯ信号を選択する手段とを備え、上記選択された信号 をタイミング信号として使用するビデオ処理装置。 １１６．選択された信号の周波数を第３のプログラム可能な数で分周してクロマ クロック信号を発生するクロマ分周手段と、選択された信号の周波数を第４のプ ログラム可能な数で分周して画素クロック信号を発生する画素分周手段を更に備 えた請求項１１５記載のビデオ処理装置。 １１７．選択手段は更にＶＣＯ信号と少なくとも１つの外部クロック信号の間で プログラム可能に選択し、選択された信号を発生する手段を更に備えている請求 項１１６記載のビデオ処理装置。 １１８．連続的に可変できる範囲でスクリーンの解像度を変化させる可変レート 画素クロックを発生する手段を更に備えた請求項１１５記載のビデオ処理装置。 １１９．ビデオモニタ装置の非線形応答に対する補正用の手段として出力ガンマ 補正手段を更に備えた請求項１１５記載のビデオ処理装置。 １２０．出力手段は複数の異なるビデオフォーマットでビデオ信号を発生できる 請求項１１５記載のビデオ処理装置。 １２１．出力手段はその少なくとも１つがインタレースフォーマットである複数 の異なったビデオフォーマットでビデオ信号を発生できる請求項１１５のビデオ 処理装置。 １２２．出力手段はその少なくとも１つが非インタレースフォーマットである複 数の異なったビデオフォーマットでビデオ信号を発生できる請求項１１５記載の ビデオ処理装置。 １２３．出力手段は複数の異なったスクリーンの解像度の信号を発生できる請求 項１１５記載のビデオ処理装置。 １２４．システムレジスタを有し、安全コードキーに応答して上記システムレジ スタの変更を選択的に行うクロックタイミング回路を更に備えた請求項１１５記 載のビデオ処理装置。 １２５．色ルックアップテーブル手段は入力ビデオ源に応答して個別のビデオ成 分を選択的に再マップする請求項５９記載のディジタルビデオ処理装置。 １２６．複数のビデオ源を受信する入力手段と、印加信号に応答してビデオ修正 の型を入力ビデオ源に選択的に制御する制御信号を発生する処理制御手段と、 各々が異なった機能的能力から成る多数のサブシステムを有し、上記処理制御手 段に応答して少なくとも１つの選択されたビデオ源の選択的修正を与えるビデオ 源を選択的に修正する処理手段と、 外部印加刺激に応答して印加信号を出力し、また通信手段を有する印加手段と、 付加的制御が上記処理制御手段に付加され、上記処理手段に上記入力ビデオ源を 付加的方法で元の機能的能力に対して選択的に修正させる向上手段と、を備え、 上記印加手段の各初期化時に双方同通信が上記処理制御手段と及びその間で開始 され、上記処理手段の機能的能力は初期化のときに上記印加手段に結合され、上 記印加手段はこれ等の付加時且つ異なる方法の利益をこれ等に如何なる付加的向 上をさせることなく得ることができるディジタルビデオ処理装置。 １２７．複数のビデオ源から複数のビデオ源成分をプログラム可能に選択し、複 数の選択されたビデオ源成分を発生するステップと、上記複数の選択されたビデ オ源を修正するステップと、異なった制御サブシステムを通して上記選択された ビデオ源の修正を制御するステップと、 制御機構を用意し、上記修正を制御するステップと、異なった初期化で上記制御 機構の数及び型を修正するステップと、上記制御機構が初期化時に異なった制御 サブシステムを統合できるように通信を行うステップと を含む複数のビデオ源を処理する方法。