JPH0546470A - 画像メモリ制御方式 - Google Patents
画像メモリ制御方式Info
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- JPH0546470A JPH0546470A JP22497391A JP22497391A JPH0546470A JP H0546470 A JPH0546470 A JP H0546470A JP 22497391 A JP22497391 A JP 22497391A JP 22497391 A JP22497391 A JP 22497391A JP H0546470 A JPH0546470 A JP H0546470A
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Abstract
(57)【要約】
【目的】 処理時間が短く、コストの低い画像メモリ制
御方式を提供する。 【構成】ＣＰＵ若しくは画像処理ＬＳＩ等の制御部１０
から発せられるＲＧＢ等の画像データをＲＧＢ等の各色
に対応した色プレーン９０，１００，１１０に格納する
ようにした画像メモリ制御方式において、前記制御部１
０から発せられる画像データをラッチするレジスタ３
０，５０，７０を備え、前記制御部１０は前記レジスタ
３０，５０，７０にラッチされた画像データを前記色プ
レーン９０，１００，１１０に直接かつ同時に書き込む
ように制御するように構成した。
御方式を提供する。 【構成】ＣＰＵ若しくは画像処理ＬＳＩ等の制御部１０
から発せられるＲＧＢ等の画像データをＲＧＢ等の各色
に対応した色プレーン９０，１００，１１０に格納する
ようにした画像メモリ制御方式において、前記制御部１
０から発せられる画像データをラッチするレジスタ３
０，５０，７０を備え、前記制御部１０は前記レジスタ
３０，５０，７０にラッチされた画像データを前記色プ
レーン９０，１００，１１０に直接かつ同時に書き込む
ように制御するように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、画像メモリ制御方式に
係り、特にカラー表示装置を備えた情報処理装置の画像
メモリ制御方式に関する。
係り、特にカラー表示装置を備えた情報処理装置の画像
メモリ制御方式に関する。
【０００２】
【従来の技術】図３（Ａ）に従来の画像メモリ制御方式
の一例を示す。この画像メモリ制御方式は、カラー用の
色プレーン、例えばＲＧＢの３色別に３個の色プレーン
を備えた画像メモリに対して、あるデータを書き込む
際、或いは、ある演算を行いデータを書き換える際に
は、ＣＰＵ若しくは画像処理ＬＳＩ等を使用し、このＣ
ＰＵ等が各色プレーン別に処理を行っている。しかし、
この制御方式は、１台のＣＰＵ等により３個の色プレー
ン別にデータを書き込む処理の場合、通常、画像メモリ
の容量がかなり大きいため処理時間が膨大に費やされ
る。また、この処理をＣＰＵが行う場合には、処理に時
間が掛かるので、専用のＣＰＵが必要となる。なお、処
理時間の短縮をすることは、ＣＰＵの能力や動作周波数
に依存するため、非常に困難である。一方、前記処理を
画像処理ＬＳＩで行う場合には、画像処理ＬＳＩの能力
や動作周波数に依存するため、他の同様な装置との処理
時間における差別化が困難である。
の一例を示す。この画像メモリ制御方式は、カラー用の
色プレーン、例えばＲＧＢの３色別に３個の色プレーン
を備えた画像メモリに対して、あるデータを書き込む
際、或いは、ある演算を行いデータを書き換える際に
は、ＣＰＵ若しくは画像処理ＬＳＩ等を使用し、このＣ
ＰＵ等が各色プレーン別に処理を行っている。しかし、
この制御方式は、１台のＣＰＵ等により３個の色プレー
ン別にデータを書き込む処理の場合、通常、画像メモリ
の容量がかなり大きいため処理時間が膨大に費やされ
る。また、この処理をＣＰＵが行う場合には、処理に時
間が掛かるので、専用のＣＰＵが必要となる。なお、処
理時間の短縮をすることは、ＣＰＵの能力や動作周波数
に依存するため、非常に困難である。一方、前記処理を
画像処理ＬＳＩで行う場合には、画像処理ＬＳＩの能力
や動作周波数に依存するため、他の同様な装置との処理
時間における差別化が困難である。
【０００３】そこで、前記図３（Ａ）に示した画像メモ
リ制御方式の欠点（処理時間の遅さ）を解決した画像メ
モリ制御方式として図３（Ｂ）に示す制御方式がある。
この図３（Ｂ）に示す制御方式は、ＲＧＢの３個の色プ
レーンに対して、色プレーン毎にそれぞれＣＰＵまたは
画像処理ＬＳＩを備えたものである。
リ制御方式の欠点（処理時間の遅さ）を解決した画像メ
モリ制御方式として図３（Ｂ）に示す制御方式がある。
この図３（Ｂ）に示す制御方式は、ＲＧＢの３個の色プ
レーンに対して、色プレーン毎にそれぞれＣＰＵまたは
画像処理ＬＳＩを備えたものである。
【０００４】
【発明が解決しようとする課題】前記図３（Ｂ）に示す
画像メモリ制御方式は、図３（Ａ）に示す制御方式より
処理時間が短くなるので、その面ではたしかに改善され
ている。しかし、ＣＰＵ若しくは画像処理ＬＳＩの数が
２個増加する分だけ、装置としてのコストが高くなると
いう問題点がある。そこで、本発明の目的は、処理時間
の短縮とコストを低くした画像メモリ制御方式を提供す
ることにある。
画像メモリ制御方式は、図３（Ａ）に示す制御方式より
処理時間が短くなるので、その面ではたしかに改善され
ている。しかし、ＣＰＵ若しくは画像処理ＬＳＩの数が
２個増加する分だけ、装置としてのコストが高くなると
いう問題点がある。そこで、本発明の目的は、処理時間
の短縮とコストを低くした画像メモリ制御方式を提供す
ることにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明で
は、ＣＰＵ若しくは画像処理ＬＳＩ等の制御部から発せ
られるＲＧＢ等の画像データをＲＧＢ等の各色に対応し
た色プレーンに格納するようにした画像メモリ制御方式
において、前記制御部から発せられる画像データを各色
毎にラッチするレジスタを備え、前記制御部は前記レジ
スタにラッチされた画像データを前記色プレーンに直接
かつ同時に書き込むように制御するように構成した。
は、ＣＰＵ若しくは画像処理ＬＳＩ等の制御部から発せ
られるＲＧＢ等の画像データをＲＧＢ等の各色に対応し
た色プレーンに格納するようにした画像メモリ制御方式
において、前記制御部から発せられる画像データを各色
毎にラッチするレジスタを備え、前記制御部は前記レジ
スタにラッチされた画像データを前記色プレーンに直接
かつ同時に書き込むように制御するように構成した。
【０００６】また、請求項２記載の発明では、ＣＰＵ若
しくは画像処理ＬＳＩ等の制御部から発せられるＲＧＢ
等の画像データをＲＧＢ等の各色に対応した色プレーン
に格納するようにした画像メモリ制御方式において、前
記制御部から発せられる演算データをラッチするレジス
タと、このレジスタに格納された演算データと各色プレ
ーンの画像データとを演算する演算回路とを備え、前記
制御部は前記各色プレーンに対して同時にリードモディ
ファイライトすることにより、前記各色プレーンを同時
に書き換えるように制御するように構成した。
しくは画像処理ＬＳＩ等の制御部から発せられるＲＧＢ
等の画像データをＲＧＢ等の各色に対応した色プレーン
に格納するようにした画像メモリ制御方式において、前
記制御部から発せられる演算データをラッチするレジス
タと、このレジスタに格納された演算データと各色プレ
ーンの画像データとを演算する演算回路とを備え、前記
制御部は前記各色プレーンに対して同時にリードモディ
ファイライトすることにより、前記各色プレーンを同時
に書き換えるように制御するように構成した。
【０００７】また、請求項３記載の発明では、ＣＰＵ若
しくは画像処理ＬＳＩ等の制御部から発せられるＲＧＢ
等の画像データをＲＧＢ等の各色に対応した色プレーン
に格納するようにした画像メモリ制御方式において、少
なくとも、前記制御部から発せられる画像データを各色
毎にラッチするレジスタを備え、前記制御部は前記レジ
スタにラッチされた画像データを前記色プレーンに直接
かつ同時に書き込むように制御する制御方式、または、
前記制御部から発せられる演算データをラッチするレジ
スタと、このレジスタに格納された演算データと各色プ
レーンの画像データとを演算する演算回路とを備え、前
記制御部は前記各色プレーンに対して同時にリードモデ
ィファイライトすることにより、前記各色プレーンを同
時に書き換えるように制御する制御方式を備えて構成し
た。
しくは画像処理ＬＳＩ等の制御部から発せられるＲＧＢ
等の画像データをＲＧＢ等の各色に対応した色プレーン
に格納するようにした画像メモリ制御方式において、少
なくとも、前記制御部から発せられる画像データを各色
毎にラッチするレジスタを備え、前記制御部は前記レジ
スタにラッチされた画像データを前記色プレーンに直接
かつ同時に書き込むように制御する制御方式、または、
前記制御部から発せられる演算データをラッチするレジ
スタと、このレジスタに格納された演算データと各色プ
レーンの画像データとを演算する演算回路とを備え、前
記制御部は前記各色プレーンに対して同時にリードモデ
ィファイライトすることにより、前記各色プレーンを同
時に書き換えるように制御する制御方式を備えて構成し
た。
【０００８】
【作用】請求項１記載の画像メモリ制御方式では、制御
部から発せられる画像データは一時的にレジスタに格納
される。この一時格納された画像データは、前記制御部
により色プレーン（画像メモリ）に直接かつ同時に書き
込まれる。また、請求項２記載の画像メモリ制御方式で
は、制御部から発せられる演算データは一時的にレジス
タされる。演算回路は、前記レジスタに格納された演算
データと各色プレーンの画像データとを演算し、制御部
は前記演算結果を前記各色プレーンに対して同時にリー
ドモディファイライトすることにより、前記各色プレー
ンを同時に書き換えるように制御する。更に、請求項３
記載の画像メモリ制御方式では、少なくとも、請求項１
の制御を行うか、請求項２の制御を行う。
部から発せられる画像データは一時的にレジスタに格納
される。この一時格納された画像データは、前記制御部
により色プレーン（画像メモリ）に直接かつ同時に書き
込まれる。また、請求項２記載の画像メモリ制御方式で
は、制御部から発せられる演算データは一時的にレジス
タされる。演算回路は、前記レジスタに格納された演算
データと各色プレーンの画像データとを演算し、制御部
は前記演算結果を前記各色プレーンに対して同時にリー
ドモディファイライトすることにより、前記各色プレー
ンを同時に書き換えるように制御する。更に、請求項３
記載の画像メモリ制御方式では、少なくとも、請求項１
の制御を行うか、請求項２の制御を行う。
【０００９】
【実施例】以下、本発明の画像メモリ制御方式における
実施例を図１および図２を参照して詳細に説明する。第１実施例 図１に示すように、ＣＰＵまたは画像処理ＬＳＩ（以
下、制御部と記す）１０からは、画像メモリ制御回路２
０に対してアドレス信号とＲ／Ｗ信号と画像データが送
られる。また、制御部１０からはＲ用ライトデータレジ
スタ３０とＲ用データトランシーバ４０、Ｇ用ライトデ
ータレジスタ５０とＧ用データトランシーバ６０、Ｂ用
ライトデータレジスタ７０とＢ用データトランシーバ８
０とに、それぞれ画像データが送られる。
実施例を図１および図２を参照して詳細に説明する。第１実施例 図１に示すように、ＣＰＵまたは画像処理ＬＳＩ（以
下、制御部と記す）１０からは、画像メモリ制御回路２
０に対してアドレス信号とＲ／Ｗ信号と画像データが送
られる。また、制御部１０からはＲ用ライトデータレジ
スタ３０とＲ用データトランシーバ４０、Ｇ用ライトデ
ータレジスタ５０とＧ用データトランシーバ６０、Ｂ用
ライトデータレジスタ７０とＢ用データトランシーバ８
０とに、それぞれ画像データが送られる。
【００１０】前記画像メモリ制御回路２０からはＲ用ラ
イトデータレジスタ３０とＧ用ライトデータレジスタ５
０とＢ用ライトデータレジスタ７０とに、それぞれラッ
チ信号が送られる。また、画像メモリ制御回路２０から
はＲ用データトランシーバ４０とＧ用データトランシー
バ６０とＢ用データトランシーバ８０とに、それぞれＤ
ＩＲ・Ｇ信号が送られる。更に、画像メモリ制御回路２
０からはＲプレーン９０とＧプレーン１００とＢプレー
ン１１０とにそれぞれライトサイクル信号（ＲＡＳ・Ｃ
ＡＳ・ＷＥ・ＯＥ・アドレス信号）が送られる。Ｒ用ラ
イトデータレジスタ３０からＲプレーン９０に画像デー
タが送られ、Ｇ用ライトデータレジスタ５０からＧプレ
ーン１００に画像データが送られ、Ｂ用ライトデータレ
ジスタ７０からＢプレーン１１０に画像データが送られ
る。Ｒ用データトランシーバ４０とＲプレーン９０との
間、Ｇ用データトランシーバ６０とＧプレーン１００と
の間、Ｂ用データトランシーバ８０とＢプレーン１１０
との間において、画像データの送受が行われる。
イトデータレジスタ３０とＧ用ライトデータレジスタ５
０とＢ用ライトデータレジスタ７０とに、それぞれラッ
チ信号が送られる。また、画像メモリ制御回路２０から
はＲ用データトランシーバ４０とＧ用データトランシー
バ６０とＢ用データトランシーバ８０とに、それぞれＤ
ＩＲ・Ｇ信号が送られる。更に、画像メモリ制御回路２
０からはＲプレーン９０とＧプレーン１００とＢプレー
ン１１０とにそれぞれライトサイクル信号（ＲＡＳ・Ｃ
ＡＳ・ＷＥ・ＯＥ・アドレス信号）が送られる。Ｒ用ラ
イトデータレジスタ３０からＲプレーン９０に画像デー
タが送られ、Ｇ用ライトデータレジスタ５０からＧプレ
ーン１００に画像データが送られ、Ｂ用ライトデータレ
ジスタ７０からＢプレーン１１０に画像データが送られ
る。Ｒ用データトランシーバ４０とＲプレーン９０との
間、Ｇ用データトランシーバ６０とＧプレーン１００と
の間、Ｂ用データトランシーバ８０とＢプレーン１１０
との間において、画像データの送受が行われる。
【００１１】次に、このように構成された第１実施例の
動作について説明する。制御部１０が画像メモリ（Ｒプ
レーン９０、Ｇプレーン１００、Ｂプレーン１１０）に
対してある情報（任意の情報）を書き込む際に、予め制
御部１０は各色プレーン用のライトデータレジスタ３
０，５０，７０にライトデータを書き込んでおく。その
後、制御部１０は、画像メモリ制御回路２０に対して
「同時ライト命令」を実行することにより、各ライトデ
ータレジスタ３０，５０，７０を出力イネーブルにし、
ライトデータが各色プレーン９０，１００，１１０のデ
ータバスに出力され、画像メモリ制御回路２０から各色
プレーン９０，１００，１１０に対してメモリのライト
サイクル信号が発生され、ＲＧＢの色プレーン９０，１
００，１１０に同時に書き込むことができる。
動作について説明する。制御部１０が画像メモリ（Ｒプ
レーン９０、Ｇプレーン１００、Ｂプレーン１１０）に
対してある情報（任意の情報）を書き込む際に、予め制
御部１０は各色プレーン用のライトデータレジスタ３
０，５０，７０にライトデータを書き込んでおく。その
後、制御部１０は、画像メモリ制御回路２０に対して
「同時ライト命令」を実行することにより、各ライトデ
ータレジスタ３０，５０，７０を出力イネーブルにし、
ライトデータが各色プレーン９０，１００，１１０のデ
ータバスに出力され、画像メモリ制御回路２０から各色
プレーン９０，１００，１１０に対してメモリのライト
サイクル信号が発生され、ＲＧＢの色プレーン９０，１
００，１１０に同時に書き込むことができる。
【００１２】一方、従来方法（図３（Ａ））と同様にＲ
ＧＢ別々にデータを書き込むことも可能である。この場
合は、制御部１０が画像メモリ制御回路２０に対して
「色別ライト命令」を発行することにより、各ライトデ
ータレジスタ３０，５０，７０の出力はディセーブルさ
れる。そして、前記ディセーブルされた代わりに各デー
タトランシーバ４０，６０，８０経由で、制御部１０の
データが指定された色プレーンのデータバスに出力さ
れ、画像メモリ制御回路２０から指定された色プレーン
に対しメモリのライトサイクル信号が発生され、指定さ
れた色プレーンにデータを書き込むことができる。
ＧＢ別々にデータを書き込むことも可能である。この場
合は、制御部１０が画像メモリ制御回路２０に対して
「色別ライト命令」を発行することにより、各ライトデ
ータレジスタ３０，５０，７０の出力はディセーブルさ
れる。そして、前記ディセーブルされた代わりに各デー
タトランシーバ４０，６０，８０経由で、制御部１０の
データが指定された色プレーンのデータバスに出力さ
れ、画像メモリ制御回路２０から指定された色プレーン
に対しメモリのライトサイクル信号が発生され、指定さ
れた色プレーンにデータを書き込むことができる。
【００１３】また、例えば画像メモリ（Ｒプレーン９
０、Ｇプレーン１００、Ｂプレーン１１０）をオールク
リアする場合には、一度各ライトデータレジスタに
「０」をセットし、その後、画像メモリを１プレーンの
大きさ分「同時ライト命令」を実行することによりオー
ルクリアされるので、従来方法（図３（Ａ））に比較し
約１／３の処理時間で実行できる。なお、階調を有する
画像メモリの場合はレジスタのビットを階調ビットに割
当て、階調を有しない画像メモリの場合はレジスタのビ
ットをピクセルに割り当てることにより、階調の有無に
かかわらず画像メモリを制御することができる。
０、Ｇプレーン１００、Ｂプレーン１１０）をオールク
リアする場合には、一度各ライトデータレジスタに
「０」をセットし、その後、画像メモリを１プレーンの
大きさ分「同時ライト命令」を実行することによりオー
ルクリアされるので、従来方法（図３（Ａ））に比較し
約１／３の処理時間で実行できる。なお、階調を有する
画像メモリの場合はレジスタのビットを階調ビットに割
当て、階調を有しない画像メモリの場合はレジスタのビ
ットをピクセルに割り当てることにより、階調の有無に
かかわらず画像メモリを制御することができる。
【００１４】第２実施例 図２に示すように、ＣＰＵまたは画像処理ＬＳＩ（以
下、制御部と記す）１１からは、画像メモリ制御回路２
１に対してアドレス信号とＲ／Ｗ信号と画像データが送
られる。また、制御部１１からはＲ用演算データレジス
タ３１とＲ用データトランシーバ５１、Ｇ用演算データ
レジスタ６１とＧ用データトランシーバ８０、Ｂ用演算
データレジスタ９１とＢ用データトランシーバ１１１と
に、それぞれ画像データが送られる。
下、制御部と記す）１１からは、画像メモリ制御回路２
１に対してアドレス信号とＲ／Ｗ信号と画像データが送
られる。また、制御部１１からはＲ用演算データレジス
タ３１とＲ用データトランシーバ５１、Ｇ用演算データ
レジスタ６１とＧ用データトランシーバ８０、Ｂ用演算
データレジスタ９１とＢ用データトランシーバ１１１と
に、それぞれ画像データが送られる。
【００１５】前記画像メモリ制御回路２１からはＲ用演
算データレジスタ３１とＧ用演算データレジスタ６１と
Ｂ用演算データレジスタ９１とに、それぞれラッチ信号
が送られる。また、画像メモリ制御回路２０からはＲ用
データトランシーバ５１とＧ用データトランシーバ８１
とＢ用データトランシーバ１１１とに、それぞれＤＩＲ
・Ｇ信号が送られる。更に、画像メモリ制御回路２１か
らはＲ用演算回路４１とＧ用演算回路７１とＢ用演算回
路１０１とにそれぞれＯＥ信号が送られる。更に、画像
メモリ制御回路２１からはＲプレーン１２１とＧプレー
ン１３１とＢプレーン１４１とにそれぞれリードモディ
ファイ・ライトサイクル信号（ＲＡＳ・ＣＡＳ・ＷＥ・
ＯＥ・アドレス信号）が送られる。
算データレジスタ３１とＧ用演算データレジスタ６１と
Ｂ用演算データレジスタ９１とに、それぞれラッチ信号
が送られる。また、画像メモリ制御回路２０からはＲ用
データトランシーバ５１とＧ用データトランシーバ８１
とＢ用データトランシーバ１１１とに、それぞれＤＩＲ
・Ｇ信号が送られる。更に、画像メモリ制御回路２１か
らはＲ用演算回路４１とＧ用演算回路７１とＢ用演算回
路１０１とにそれぞれＯＥ信号が送られる。更に、画像
メモリ制御回路２１からはＲプレーン１２１とＧプレー
ン１３１とＢプレーン１４１とにそれぞれリードモディ
ファイ・ライトサイクル信号（ＲＡＳ・ＣＡＳ・ＷＥ・
ＯＥ・アドレス信号）が送られる。
【００１６】各演算データレジスタ３１，６１，９１か
らは、各演算回路４１，７１，１０１に演算データが送
られる。各データトランシーバ５１，８１，１１１から
は各演算回路４１，７１，１０１と、各プレーン１２
１，１３１，１４１とにリードデータが送られる。各演
算回路４１，７１，１０１からは各プレーン１２１，１
３１，１４１にモディファイライトデータが送られる。
らは、各演算回路４１，７１，１０１に演算データが送
られる。各データトランシーバ５１，８１，１１１から
は各演算回路４１，７１，１０１と、各プレーン１２
１，１３１，１４１とにリードデータが送られる。各演
算回路４１，７１，１０１からは各プレーン１２１，１
３１，１４１にモディファイライトデータが送られる。
【００１７】次に、このように構成された第２実施例の
動作について説明する。制御部１１が画像メモリ（Ｒプ
レーン１２１、Ｇプレーン１３１、Ｂプレーン１４１）
に対してある演算（任意の演算）を行う際に、予め制御
部１１は各演算データレジスタ３１，６１，９１に各色
プレーン１２１，１３１，１４１のビット演算データを
書き込んでおく。その後、制御部１１は、画像メモリ制
御回路２１に対して「同時リードモディファイライト命
令」を発行することにより、各色プレーンに対しリード
モディファイライト信号が発生され、各色プレーンから
リードされたデータと各演算データを演算回路で演算
し、演算結果が各色プレーンのデータバスに出力され、
ＲＧＢの各色プレーン１２１，１３１，１４１に同時に
書き込むことができる。
動作について説明する。制御部１１が画像メモリ（Ｒプ
レーン１２１、Ｇプレーン１３１、Ｂプレーン１４１）
に対してある演算（任意の演算）を行う際に、予め制御
部１１は各演算データレジスタ３１，６１，９１に各色
プレーン１２１，１３１，１４１のビット演算データを
書き込んでおく。その後、制御部１１は、画像メモリ制
御回路２１に対して「同時リードモディファイライト命
令」を発行することにより、各色プレーンに対しリード
モディファイライト信号が発生され、各色プレーンから
リードされたデータと各演算データを演算回路で演算
し、演算結果が各色プレーンのデータバスに出力され、
ＲＧＢの各色プレーン１２１，１３１，１４１に同時に
書き込むことができる。
【００１８】一方、従来方法（図３（Ａ））と同様にＲ
ＧＢ別々に演算することも可能である。この場合は、制
御部１１が画像メモリ制御回路２１に対して「色別リー
ドモディファイライト命令」を発行することにより、同
様に行うことができる。また、ＲＧＢの色プレーンを同
時に書き換えることができるので、演算データを変更し
ない場合、従来方法（図３（Ａ））に比較し約１／３の
処理時間で実行できる。また、第１実施例と同様に、階
調の有無にかかわらず画像メモリを制御することができ
る。更に、ＡＮＤ演算、ＯＲ演算による濃淡加工や、Ｅ
ＯＲ演算によるネガ／ポジ反転といった演算機能を演算
回路に持たせることにより、画像メモリに対し種々の演
算を行うことができる。
ＧＢ別々に演算することも可能である。この場合は、制
御部１１が画像メモリ制御回路２１に対して「色別リー
ドモディファイライト命令」を発行することにより、同
様に行うことができる。また、ＲＧＢの色プレーンを同
時に書き換えることができるので、演算データを変更し
ない場合、従来方法（図３（Ａ））に比較し約１／３の
処理時間で実行できる。また、第１実施例と同様に、階
調の有無にかかわらず画像メモリを制御することができ
る。更に、ＡＮＤ演算、ＯＲ演算による濃淡加工や、Ｅ
ＯＲ演算によるネガ／ポジ反転といった演算機能を演算
回路に持たせることにより、画像メモリに対し種々の演
算を行うことができる。
【００１９】
【発明の効果】以上説明したように請求項１記載の発明
によれば、処理対象のデータをラッチするレジスタを備
えて、このレジスタに前記データを一時格納し、制御部
からの制御により直接かつ同時に各色プレーン（画像メ
モリ）に前記データを入力するようにしているので、前
記データの処理時間を短縮することができる。また、請
求項２記載の発明によれば、処理対象の演算データをラ
ッチするレジスタと、各色プレーンの画像データとを演
算する演算回路を備えて、同時にリードモディファイラ
イトして各色プレーンを同時に書き換えるようにしてい
るので、前記データの処理時間を短縮できる。更に、請
求項３記載の発明によれば、少なくとも請求項１記載の
発明、または請求項２記載の発明を備えているので、画
像データの処理時間を短縮できる。
によれば、処理対象のデータをラッチするレジスタを備
えて、このレジスタに前記データを一時格納し、制御部
からの制御により直接かつ同時に各色プレーン（画像メ
モリ）に前記データを入力するようにしているので、前
記データの処理時間を短縮することができる。また、請
求項２記載の発明によれば、処理対象の演算データをラ
ッチするレジスタと、各色プレーンの画像データとを演
算する演算回路を備えて、同時にリードモディファイラ
イトして各色プレーンを同時に書き換えるようにしてい
るので、前記データの処理時間を短縮できる。更に、請
求項３記載の発明によれば、少なくとも請求項１記載の
発明、または請求項２記載の発明を備えているので、画
像データの処理時間を短縮できる。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】（Ａ）は従来の画像メモリ制御方式の例を示す
ブロック図、（Ｂ）は従来の画像メモリ制御方式の他の
例を示すブロック図である。
ブロック図、（Ｂ）は従来の画像メモリ制御方式の他の
例を示すブロック図である。
１０，１１ ＣＰＵまたは画像処理ＬＳＩ（制御部） ２０，２１ 画像メモリ制御部 ３０，５０，７０ ライトデータレジスタ ３１，６１，９１ 演算データレジスタ ４０，６０，８０ データトランシーバ ４１，７１，１０１ 演算回路 ９０，１２１ Ｒプレーン（画像メモリ） １００，１３１ Ｇプレーン（画像メモリ） １１０，１４１ Ｂプレーン（画像メモリ）
Claims (3)
- 【請求項１】 ＣＰＵ若しくは画像処理ＬＳＩ等の制御
部から発せられるＲＧＢ等の画像データをＲＧＢ等の各
色に対応した色プレーンに格納するようにした画像メモ
リ制御方式において、 前記制御部から発せられる画像データを各色毎にラッチ
するレジスタを備え、前記制御部は前記レジスタにラッ
チされた画像データを前記色プレーンに直接かつ同時に
書き込むように制御することを特徴とする画像メモリ制
御方式。 - 【請求項２】ＣＰＵ若しくは画像処理ＬＳＩ等の制御部
から発せられるＲＧＢ等の画像データをＲＧＢ等の各色
に対応した色プレーンに格納するようにした画像メモリ
制御方式において、 前記制御部から発せられる演算データをラッチするレジ
スタと、このレジスタに格納された演算データと各色プ
レーンの画像データとを演算する演算回路とを備え、前
記制御部は前記各色プレーンに対して同時にリードモデ
ィファイライトすることにより、前記各色プレーンを同
時に書き換えるように制御することを特徴とする画像メ
モリ制御方式。 - 【請求項３】 ＣＰＵ若しくは画像処理ＬＳＩ等の制御
部から発せられるＲＧＢ信号等の画像データをＲＧＢ等
の各色に対応した色プレーンに格納するようにした画像
メモリ制御方式において、 少なくとも、前記制御部から発せられる画像データを各
色毎にラッチするレジスタを備え、前記制御部は前記レ
ジスタにラッチされた画像データを前記色プレーンに直
接かつ同時に書き込むように制御する制御方式、 または、前記制御部から発せられる演算データをラッチ
するレジスタと、このレジスタに格納された演算データ
と各色プレーンの画像データとを演算する演算回路とを
備え、前記制御部は前記各色プレーンに対して同時にリ
ードモディファイライトすることにより、前記各色プレ
ーンを同時に書き換えるように制御する制御方式を備え
たことを特徴とする画像メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497391A JPH0546470A (ja) | 1991-08-09 | 1991-08-09 | 画像メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497391A JPH0546470A (ja) | 1991-08-09 | 1991-08-09 | 画像メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546470A true JPH0546470A (ja) | 1993-02-26 |
Family
ID=16822111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22497391A Pending JPH0546470A (ja) | 1991-08-09 | 1991-08-09 | 画像メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546470A (ja) |
-
1991
- 1991-08-09 JP JP22497391A patent/JPH0546470A/ja active Pending
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