JPH0542076B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路の回路構成に関するもの
である。

〔従来の技術〕

集積回路内部である同期クロツクに従つて動作
する論理回路中の記憶内容を外部からこの集積回
路のクロツクに対して非同期に読出したいという
要求がある。

本発明はこのような場合にデータ読出し中に於
いて安定にデータを読みだすことができる集積回
路を実現するものである。

第３図が従来のこのような場合の回路構成例で
集積回路内において記憶回路１０と出力バツフア
２０から成つていた。記憶回路１０は内部ロジツ
クと接続され、この内部ロジツクを駆動する内部
クロツクに同期したタイミングで、内部ロジツク
からのデータが記憶される。

記憶回路１０の内容は第４図に示すように、出
力バツフア２０を介して集積回路の外部、例えば
外部ラツチに出力される。この例では出力バツフ
ア２０は集積回路の外部から入力される読出し信
号で制御される。このため記憶回路１０の内容は
内部ロジツクのタイミングとは無関係に集積回路
外部に出力される。

〔発明が解決しようとする課題〕

外部から出力バツフア２０に加えられる読出し
信号は内部クロツクとは非同期信号であるので、
出力バツフア２０を介してデータを読出している
途中で記憶回路１０の内容が書かわることがあ
る。例えば、読出し信号に応じて集積回路の外部
に設けられた外部ラツチに出力バツフア２０の出
力をラツチするシステムの場合、この外部ラツチ
には、記憶回路１０の書き換え前のデータ又は書
き換え後のデータのどちらが読出されるのかが不
定となり、データ読み取りが誤つてしまうことに
なる。

本発明の目的はデータ読み取りの誤りのない出
力回路を備えた集積回路を得ることにある。

〔課題を解決するための手段〕

本発明によれば、内部ロジツク回路と内部ロジ
ツク回路の内容をラツチするラツチ回路と、ラツ
チ回路の出力を外部から読出し信号で外部に読み
出す出力バツフア回路と、内部ロジツク回路のク
ロツク信号と読出し信号とのNORをとりラツチ
回路を駆動するNOR回路とを備えた集積回路を
得る。

〔実施例〕

次に、図面を参照して本発明をより詳細に説明
する。

第１図は本発明の一実施例を示すブロツク図で
記憶回路１０と出力バツフア２０とラツチ３０と
NORゲート４０とを含んでいる。記憶回路１０
は、内部ロジツクと接続され、内容が変化する時
は内部クロツクに同期したタイミングで変化す
る。

第５図は、第１図の回路及びその出力を受ける
外部ラツチをより詳細に示した回路図である。そ
れぞれのラツチ及び記憶回路は、公知のフリツプ
フロツプにより構成されている。

記憶回路１０の内容はラツチ３０に入力され
る。ラツチ３０への入力はNORゲート４０の出
力CKによつて制御される。NORゲート４０には
第６図に示すように、内部ロジツクの基本クロツ
クに同期した信号で記憶回路１０の書き換えより
早い周期のクロツクφ及びデータ読出し信号が入
力される。このデータ読出し信号は集積回路に対
する例えばチツプセレクト信号とリード信号等か
ら作られる。出力バツフア２０はラツチ３０の出
力を入力とし、読出し信号によつて外部への出力
が制御される。

次に、回路動作を説明する。

通常、記憶回路１０の内容はクロツクφが
NORゲート４０を通つた後の信号CKがハイレベ
ルの時にラツチ３０に取り込まれ出力バツフア２
０に出力される。そして、ローレベルになる時の
入力データをラツチする。ここでデータ読み取り
の信号がハイレベルとなりNORゲート４０に入
ると、NORゲート４０の出力CKはロウレベルと
なり、ラツチ３０のデータは保持されるとともに
出力バツフア２０を通して外部へ出力される。

このように、読出し信号が到来すると、NOR
ゲート４０の出力CKがロウレベルに固定される
ため、ラツチ３０が記憶回路１０から信号のラツ
チを禁止された状態となる。従つて、外部ラツチ
に出力をしている途中で、記憶回路１０の内容が
書き換つた場合でも、ラツチ３０は以前のデータ
のみを出力することとなり、読み取りの誤りを防
止することができる。

上述した第１の実施例において、読出し信号と
クロツクφを入力するNOR回路４０の出力CK
は、通常はクロツクφに同期し、読出し信号がア
クテイブとなると、ロウレベルとなる。しかし、
クロツクφがロウレベルの時に読み出し信号がハ
イレベルとなると、この出力CKはクロツクφの
パルスより周期の短いひげ状のパルスとなる場合
が考えられる。

この時の波形を第７図のＡに示す。この図より
明らかのように、出力CKがひげ状のパルスとな
ることにより、ラツチ３０を構成する複数のフリ
ツプフロツプのうち応答の早いラツチは記憶回路
１０の新しいデータＣを格納し、応答の遅いラツ
チは前のデータＢをそのまま保持することになつ
てしまう。

従つて、ラツチの一部出力が途中でデータＢか
らＣに変つてしまうという問題がある。

そこで、本発明の第２の実施例として第２図に
示すように、読み出し信号をクロツクφによつて
サンプリングするラツチ５０の出力を読み出し信
号のかわりにNOR４０に入力させることにより、
出力CKのひげ状パルスの発生を防止している。
第７図Ｂはこの波形を示す。本実施例によつて、
ラツチの応答速度が異つても、ラツチ内容が異な
ることはなくなる。

なお、ラツチ５０によるNOR４０に対する入
力の遅れは、もう一方の入力の前、すなわちクロ
ツクφを例えばインバータ２つを介する等の公知
の設計上行なわれている手段により対応すればよ
い。

〔発明の効果〕

以上、本発明を説明したように、安定したデー
タ読取りが外部から非同期信号で行なえる集積回
路を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるブロツク図、
第２図は本発明の他の実施例によるブロツク図、
第３図は従来の読み出し回路を示すブロツク図、
第４図は従来例を説明するためのブロツク図、第
５図は第１図を詳細に示した回路図、第６図は第
５図の波形図、第７図は第２図の波形図である。 １０……記憶回路、２０……出力バツフア、３
０……ラツチ回路、４０……NORゲート、５０
……ラツチ回路。

Claims (1)

【特許請求の範囲】
1. １ クロツク信号で動作する内部回路の動作に応
   じて内容が変化する記憶回路と、前記記憶回路か
   ら供給されるデータを前記クロツク信号に同期し
   た信号に応じて読込む第１のラツチと、前記内部
   回路の動作に非同期な外部信号によつて前記第１
   のラツチに対する前記信号の供給を禁止する手段
   と、前記外部信号に応じて前記第１のラツチの内
   容を読み込む第２のラツチとを有することを特徴
   とする集積回路。