JPH05347380A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05347380A JPH05347380A JP3019637A JP1963791A JPH05347380A JP H05347380 A JPH05347380 A JP H05347380A JP 3019637 A JP3019637 A JP 3019637A JP 1963791 A JP1963791 A JP 1963791A JP H05347380 A JPH05347380 A JP H05347380A
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- Japan
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- vcs
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Abstract
(57)【要約】
【構成】半導体チップ上にＶＣＳ発生回路４を高電位側
電源のバスライン１の両端に位置し、かつ前記バスライ
ンも同一の位置３にて電源電位給電を行っている。 【効果】配線による電位降下によりＶＣＳの電位はＶＣ
Ｓ発生回路４の近傍にて最も高く、その中央で最も低く
なる。一方、高電位側電源のバスライン１の電位は、同
様に配線の電位降下のためバスラインの両端で最も高
く、その中央でも低くなる。ＶＣＳの配線による電圧降
下を約２０ｍＶ、前記電源バスライン１の配線による電
圧降下を約３０ｍＶとし、説明上ＥＣＬ回路の接続され
た定電位側電源の電位上昇はないものとすると、論理振
幅は高電位側電源のバスライン１の両端に比べて中央は
約５％減少し、その分出力のローレベルは上昇すること
になる。
電源のバスライン１の両端に位置し、かつ前記バスライ
ンも同一の位置３にて電源電位給電を行っている。 【効果】配線による電位降下によりＶＣＳの電位はＶＣ
Ｓ発生回路４の近傍にて最も高く、その中央で最も低く
なる。一方、高電位側電源のバスライン１の電位は、同
様に配線の電位降下のためバスラインの両端で最も高
く、その中央でも低くなる。ＶＣＳの配線による電圧降
下を約２０ｍＶ、前記電源バスライン１の配線による電
圧降下を約３０ｍＶとし、説明上ＥＣＬ回路の接続され
た定電位側電源の電位上昇はないものとすると、論理振
幅は高電位側電源のバスライン１の両端に比べて中央は
約５％減少し、その分出力のローレベルは上昇すること
になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にバイポーラ型の半導体集積回路の同一の高電位側電
源バスラインに接続された複数のＥＣＬ回路（Ｅｍｉｔ
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）およびＣＭＬ回
路（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）の出力レ
ベル均一化に関する。
特にバイポーラ型の半導体集積回路の同一の高電位側電
源バスラインに接続された複数のＥＣＬ回路（Ｅｍｉｔ
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）およびＣＭＬ回
路（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）の出力レ
ベル均一化に関する。
【０００２】
【従来の技術】バイポーラ型の半導体集積回路では、図
３（ａ）に示すようなＥＣＬ回路の定電流源の定電流制
御用電圧（以下ＶＣＳと称す）入力端子１６に、図３
（ｂ）に示すようなＶＣＳ発生回路により定電位側電源
１２を基準として発生されるＶＣＳを供給することで定
電流源回路の定電流（以下ＩＣＳと称す）を制御してい
る。即ち、ＩＣＳは定電位側電源１２とＶＣＳとの電位
差およびトランジスタＱ４のベース・エミッタ間電圧お
よび抵抗Ｒ３により決定される。
３（ａ）に示すようなＥＣＬ回路の定電流源の定電流制
御用電圧（以下ＶＣＳと称す）入力端子１６に、図３
（ｂ）に示すようなＶＣＳ発生回路により定電位側電源
１２を基準として発生されるＶＣＳを供給することで定
電流源回路の定電流（以下ＩＣＳと称す）を制御してい
る。即ち、ＩＣＳは定電位側電源１２とＶＣＳとの電位
差およびトランジスタＱ４のベース・エミッタ間電圧お
よび抵抗Ｒ３により決定される。
【０００３】一方出力端子１３の出力レベルはＩＣＳと
抵抗Ｒ１とで決定される電圧，高電位側電源１１の電
位，およびトランジスタＱ１のベース・エミッタ間の電
圧（以下Ｖｆと称す）によって決定される。この際、従
来のバイポーラ型半導体集積回路では複数のＥＣＬ回路
の接続された高電位側電源１１のバスラインの電位供給
位置と、ＥＣＬ回路にＶＣＳを供給するＶＣＳ発生回路
の配置位置とは相関なく決定されていた（例えば、ナシ
ョナルセミコンダクタ社におけるＥＣＬゲートアレイの
出力部：ＴＨＥ ＡＳＰＥＣＴ ＧＡＴＥ ＡＲＲＡＹ
ＤＥＳＩＧＮＭＡＮＵＡＬ（８−３，８−１２，８−
１４，８−１８）参照）。
抵抗Ｒ１とで決定される電圧，高電位側電源１１の電
位，およびトランジスタＱ１のベース・エミッタ間の電
圧（以下Ｖｆと称す）によって決定される。この際、従
来のバイポーラ型半導体集積回路では複数のＥＣＬ回路
の接続された高電位側電源１１のバスラインの電位供給
位置と、ＥＣＬ回路にＶＣＳを供給するＶＣＳ発生回路
の配置位置とは相関なく決定されていた（例えば、ナシ
ョナルセミコンダクタ社におけるＥＣＬゲートアレイの
出力部：ＴＨＥ ＡＳＰＥＣＴ ＧＡＴＥ ＡＲＲＡＹ
ＤＥＳＩＧＮＭＡＮＵＡＬ（８−３，８−１２，８−
１４，８−１８）参照）。
【０００４】
【発明が解決しようとする課題】図３（ａ）に示した従
来のＥＣＬ回路では、ＩＣＳが高電位側電源１１から定
電位側電源１２に向けてトランジスタＱ４を通して流れ
るため、トランジスタＱ４の電流増幅率をｈとすると、
トランジスタＱ４のベースにはＩＣＳ／ｈの電流がＶＣ
Ｓ発生回路の負荷電流として流れる。ＶＣＳ発生回路が
複数のＥＣＬ回路にＶＣＳを供給する場合、負荷電流に
よる配線での電位効果によって、ＶＣＳの電位はＶＣＳ
発生回路に近いほど高く、遠いほど低くなる。
来のＥＣＬ回路では、ＩＣＳが高電位側電源１１から定
電位側電源１２に向けてトランジスタＱ４を通して流れ
るため、トランジスタＱ４の電流増幅率をｈとすると、
トランジスタＱ４のベースにはＩＣＳ／ｈの電流がＶＣ
Ｓ発生回路の負荷電流として流れる。ＶＣＳ発生回路が
複数のＥＣＬ回路にＶＣＳを供給する場合、負荷電流に
よる配線での電位効果によって、ＶＣＳの電位はＶＣＳ
発生回路に近いほど高く、遠いほど低くなる。
【０００５】一方、ＥＣＬ回路のＩＣＳは、該回路の接
続された高電位側電源１１から定電位側電源１２に流れ
込むため、複数のＥＣＬ回路が同一の高電位側電源のバ
スラインに接続された場合、ＩＣＳによる配線の電位効
果により、前記高電位側電源１１のバスラインの電位は
電位供給位置から低い程高く、遠いほど低くなる。
続された高電位側電源１１から定電位側電源１２に流れ
込むため、複数のＥＣＬ回路が同一の高電位側電源のバ
スラインに接続された場合、ＩＣＳによる配線の電位効
果により、前記高電位側電源１１のバスラインの電位は
電位供給位置から低い程高く、遠いほど低くなる。
【０００６】また、図３（ａ）において、ＩＣＳはＶＣ
Ｓと定電位側電源１２の電位との電位差および抵抗Ｒ３
によって決定されており、さらに該ＥＣＬ回路の出力レ
ベルは、このＩＣＳと抵抗Ｒ１とで決定される電圧，高
電位側電源１１の電位，およびトランジスタＱ１のＶｆ
によって決定される。
Ｓと定電位側電源１２の電位との電位差および抵抗Ｒ３
によって決定されており、さらに該ＥＣＬ回路の出力レ
ベルは、このＩＣＳと抵抗Ｒ１とで決定される電圧，高
電位側電源１１の電位，およびトランジスタＱ１のＶｆ
によって決定される。
【０００７】従来、多数のＥＣＬ回路に接続されるＶＣ
Ｓ発生回路の配置位置と高電位側電源のバスラインの電
位供給位置とは相関なく決定されていたため、ＶＣＳの
配線による電位降下と、前記電源バスラインの配線によ
る電位降下にも相関がない。したがって、高電位側電源
１１の電位とＩＣＳが位置により異なるため出力レベル
も場所により異なることになり、回路の電気特性が位置
依存性を有し、ＬＳＩ全体で揃わないという欠点があっ
た。
Ｓ発生回路の配置位置と高電位側電源のバスラインの電
位供給位置とは相関なく決定されていたため、ＶＣＳの
配線による電位降下と、前記電源バスラインの配線によ
る電位降下にも相関がない。したがって、高電位側電源
１１の電位とＩＣＳが位置により異なるため出力レベル
も場所により異なることになり、回路の電気特性が位置
依存性を有し、ＬＳＩ全体で揃わないという欠点があっ
た。
【０００８】たとえば、ＥＣＬゲートアレイのように多
数のＥＣＬ出力回路が同一の電源バスラインに接続され
るＬＳＩにおいて、図４（ａ）に示すように、ＶＣＳ発
生回路４ｂと該回路の接続される高電位側電源のバスラ
イン１の電位供給位置３とを配置し、ＶＣＳの配線によ
る電圧降下を約２０ｍＶ、前記電源バスライン１の配線
による電圧降下を約３０ｍＶとし、説明上ＥＣＬ回路の
接続された定電位側電源の電位上昇はないものとする。
数のＥＣＬ出力回路が同一の電源バスラインに接続され
るＬＳＩにおいて、図４（ａ）に示すように、ＶＣＳ発
生回路４ｂと該回路の接続される高電位側電源のバスラ
イン１の電位供給位置３とを配置し、ＶＣＳの配線によ
る電圧降下を約２０ｍＶ、前記電源バスライン１の配線
による電圧降下を約３０ｍＶとし、説明上ＥＣＬ回路の
接続された定電位側電源の電位上昇はないものとする。
【０００９】このとき、ＶＣＳと前記各電源バスライン
の電位は位置により、図４（ｂ）のようになり、配線に
よる電位降下及び電位上昇のないときのＶＣＳと定電位
側電源１２の電位差を１．２Ｖとし、ＥＣＳ回路の電流
供給トランジスタのベース・エミッタ間の電圧を０．８
Ｖとすると、論理振幅は位置により約５％変動すること
になる。したがって高電位側電源のバスライン１が約３
０ｍＶ電圧降下することを考慮すると、該ＥＣＬ回路の
出力振幅を約１Ｖとしたとき前記５％の変動が約５０ｍ
Ｖに相当するため、位置によりハイレベルで約３０ｍ
Ｖ、ローレベルで約８０ｍＶの変動が生じることにな
る。
の電位は位置により、図４（ｂ）のようになり、配線に
よる電位降下及び電位上昇のないときのＶＣＳと定電位
側電源１２の電位差を１．２Ｖとし、ＥＣＳ回路の電流
供給トランジスタのベース・エミッタ間の電圧を０．８
Ｖとすると、論理振幅は位置により約５％変動すること
になる。したがって高電位側電源のバスライン１が約３
０ｍＶ電圧降下することを考慮すると、該ＥＣＬ回路の
出力振幅を約１Ｖとしたとき前記５％の変動が約５０ｍ
Ｖに相当するため、位置によりハイレベルで約３０ｍ
Ｖ、ローレベルで約８０ｍＶの変動が生じることにな
る。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップの一主面に配置され複数のＥＣＬ回路
が接続された複数の高電位側電源バスラインを有するバ
イポーラの半導体集積回路において、前記ＥＣＬ回路の
定電流源の定電流制御用定電圧発生回路を前記高電位側
電源バスラインの電位を供給するこの近傍に配置して構
成されている。
は、半導体チップの一主面に配置され複数のＥＣＬ回路
が接続された複数の高電位側電源バスラインを有するバ
イポーラの半導体集積回路において、前記ＥＣＬ回路の
定電流源の定電流制御用定電圧発生回路を前記高電位側
電源バスラインの電位を供給するこの近傍に配置して構
成されている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１の実施例であり、多数の
ＥＣＬ出力回路が同一の電源バスラインに接続されたＬ
ＳＩの出力部における、ＶＣＳ発生回路とＥＣＬ回路の
接続される高電位側電源のバスラインの電位供給位置の
関係を示し、図１（ｂ）は、この際のＶＣＳ，前記バス
ラインの電位，ＥＣＬ回路の出力レベル，定電位側電源
電圧の位置依存性を示す。
る。図１（ａ）は本発明の第１の実施例であり、多数の
ＥＣＬ出力回路が同一の電源バスラインに接続されたＬ
ＳＩの出力部における、ＶＣＳ発生回路とＥＣＬ回路の
接続される高電位側電源のバスラインの電位供給位置の
関係を示し、図１（ｂ）は、この際のＶＣＳ，前記バス
ラインの電位，ＥＣＬ回路の出力レベル，定電位側電源
電圧の位置依存性を示す。
【００１２】ＶＣＳ発生回路４を高電位側電源のバスラ
イン１の両端に位置し、かつ前記バスラインも同一の位
置３にて電源電位給電を行っている。このため、配線に
よる電位降下によりＶＣＳの電位はＶＣＳ発生回路４の
近傍にて最も高く、その中央で最も低くなる。一方、高
電位側電源のバスライン１の電位は、同様に配線の電位
降下のためバスラインの両端で最も高く、その中央でも
低くなる。ＶＣＳの配線による電圧降下を約２０ｍＶ、
前記電源バスライン１の配線による電圧降下を約３０ｍ
Ｖとし、説明上ＥＣＬ回路の接続された定電位側電源の
電位上昇はないものとすると、論理振幅は高電位側電源
のバスライン１の両端に比べて中央は約５％減少し、そ
の分出力のローレベルは上昇することになる。
イン１の両端に位置し、かつ前記バスラインも同一の位
置３にて電源電位給電を行っている。このため、配線に
よる電位降下によりＶＣＳの電位はＶＣＳ発生回路４の
近傍にて最も高く、その中央で最も低くなる。一方、高
電位側電源のバスライン１の電位は、同様に配線の電位
降下のためバスラインの両端で最も高く、その中央でも
低くなる。ＶＣＳの配線による電圧降下を約２０ｍＶ、
前記電源バスライン１の配線による電圧降下を約３０ｍ
Ｖとし、説明上ＥＣＬ回路の接続された定電位側電源の
電位上昇はないものとすると、論理振幅は高電位側電源
のバスライン１の両端に比べて中央は約５％減少し、そ
の分出力のローレベルは上昇することになる。
【００１３】一方高電位側電源電位は同バスライン１の
両端に比べて中央は約３０ｍＶ降下する。したがって論
理振幅を１Ｖとすると、ハイレベルは高電位側電源のバ
スライン１の両端に比べて中央は約３０ｍＶ加工する
が、ローレベルでは、高電位電源の電源降下と論理振幅
減少の相殺により、高電位側電源のバスライン１の両端
より中央部が約２０ｍＶ上昇するにとどまる。よって、
ハイレベルの位置による変動は従来と変化ないが、ロー
レベルに関しては８０ｍＶから２０ｍＶへ大幅な減少が
可能である。
両端に比べて中央は約３０ｍＶ降下する。したがって論
理振幅を１Ｖとすると、ハイレベルは高電位側電源のバ
スライン１の両端に比べて中央は約３０ｍＶ加工する
が、ローレベルでは、高電位電源の電源降下と論理振幅
減少の相殺により、高電位側電源のバスライン１の両端
より中央部が約２０ｍＶ上昇するにとどまる。よって、
ハイレベルの位置による変動は従来と変化ないが、ロー
レベルに関しては８０ｍＶから２０ｍＶへ大幅な減少が
可能である。
【００１４】図２（ａ）は本発明の第２の実施例のＶＣ
Ｓ発生回路とＥＣＬ回路の接続される高電位側電源のバ
スラインの電位供給位置の関係を示し、図２（ｂ）は、
この際のＶＣＳ，前記バスラインの電位，ＥＣＬ回路の
出力レベル，定電位側電源電位の位置依存性を示す（第
１の実施例と同じく多数のＥＣＬ出力回路が同一の電源
バスラインに接続されたＬＳＩの出力部を想定してい
る）。高電位側電源のバスライン１ａの電位は、バスラ
イン上の２箇所で供給され、ＶＣＳ発生回路４ａは前記
電位供給位置３ａと同一の位置に配置している。
Ｓ発生回路とＥＣＬ回路の接続される高電位側電源のバ
スラインの電位供給位置の関係を示し、図２（ｂ）は、
この際のＶＣＳ，前記バスラインの電位，ＥＣＬ回路の
出力レベル，定電位側電源電位の位置依存性を示す（第
１の実施例と同じく多数のＥＣＬ出力回路が同一の電源
バスラインに接続されたＬＳＩの出力部を想定してい
る）。高電位側電源のバスライン１ａの電位は、バスラ
イン上の２箇所で供給され、ＶＣＳ発生回路４ａは前記
電位供給位置３ａと同一の位置に配置している。
【００１５】したがって、ＶＣＳと高電位側電源のバス
ラインの電位がいずれも、前記バスライン電位供給位置
３ａにいて最も高く、その間およびバスライン１ａ両端
で最も低くなる。このため出力ローレベルにおいてＶＣ
Ｓの配線による電位降下のため論理振幅が減少するの
と、前記バスライン１ａの電位上昇が互いに打ち消し合
い、従来に較べてＥＣＬ回路の出力ローレベルの位置依
存性を減少させることが可能であり、前記第１の実施例
と同様の降下が期待できる。本実施例では、第１の実施
例と比べて、電源電位供給位置とＥＣＬ回路が近いた
め、電位降下が小さく出力レベルの位置依存性がより小
さくなる。
ラインの電位がいずれも、前記バスライン電位供給位置
３ａにいて最も高く、その間およびバスライン１ａ両端
で最も低くなる。このため出力ローレベルにおいてＶＣ
Ｓの配線による電位降下のため論理振幅が減少するの
と、前記バスライン１ａの電位上昇が互いに打ち消し合
い、従来に較べてＥＣＬ回路の出力ローレベルの位置依
存性を減少させることが可能であり、前記第１の実施例
と同様の降下が期待できる。本実施例では、第１の実施
例と比べて、電源電位供給位置とＥＣＬ回路が近いた
め、電位降下が小さく出力レベルの位置依存性がより小
さくなる。
【００１６】
【発明の効果】以上説明したように本発明は、複数のＥ
ＣＬ回路が接続された高電位側電源のバスラインの電位
供給位置と前記ＥＣＬ回路に接続されるＶＣＳ発生回路
の接続位置を、同一箇所とすることにより、ＥＣＬ回路
の出力ローレベルの位置依存性を減少させることができ
る効果がある。
ＣＬ回路が接続された高電位側電源のバスラインの電位
供給位置と前記ＥＣＬ回路に接続されるＶＣＳ発生回路
の接続位置を、同一箇所とすることにより、ＥＣＬ回路
の出力ローレベルの位置依存性を減少させることができ
る効果がある。
【図１】（ａ）は本発明の第１の実施例の高電位側電源
の電位供給位置とＶＣＳ発生回路のレイアウト図であ
り、（ｂ）はそれぞれの電位の位置依存性を示した図で
ある。
の電位供給位置とＶＣＳ発生回路のレイアウト図であ
り、（ｂ）はそれぞれの電位の位置依存性を示した図で
ある。
【図２】（ａ）は本発明の第２の実施例の高電位側電源
の電位供給位置とＶＣＳ発生回路のレイアウト図であ
り、（ｂ）はそれぞれの電位の位置依存性を示した図で
ある。
の電位供給位置とＶＣＳ発生回路のレイアウト図であ
り、（ｂ）はそれぞれの電位の位置依存性を示した図で
ある。
【図３】（ａ）はバイポーラ型半導体集積回路において
一般的に使用されているＥＣＬ回路の回路図であり、
（ｂ）は同じく一般的に使用されているＶＣＳ発生回路
の回路図である。
一般的に使用されているＥＣＬ回路の回路図であり、
（ｂ）は同じく一般的に使用されているＶＣＳ発生回路
の回路図である。
【図４】（ａ）は従来の高電位側電源の電位供給位置と
ＶＣＳ発生回路のレイアウト図であり、（ｂ）はそれぞ
れの電位の位置依存性を示した図である。
ＶＣＳ発生回路のレイアウト図であり、（ｂ）はそれぞ
れの電位の位置依存性を示した図である。
１，１ａ 高電位側電源バスライン ２，２ａ ＥＣＬ回路郡 ３，３ａ 高電位側電源電位供給位置 ４，４ａ ＶＣＳ発生回路 ５ チップ外周 ６，６ａ 高電位側電源バスライン電位 ７，７ａ ＥＣＬ回路出力ハイレベル ８，８ａ ＥＣＬ回路出力ローレベル ９，９ａ ＶＣＳ電位 １０ 定電位側電源バスライン電位
Claims (2)
- 【請求項１】 半導体チップの一主面に配置され複数の
ＥＣＬ回路が接続された複数の高電位側電源バスライン
を有するバイポーラの半導体集積回路において、前記Ｅ
ＣＬ回路の定電流源の定電流制御用定電圧発生回路を前
記高電位側電源バスラインの電位を供給するこの近傍に
配置することを特徴とする半導体集積回路。 - 【請求項２】 前記定電流制御用定電圧発生回路は、前
記ＥＣＬ回路が両側を挟む位置に配置されていることを
特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019637A JP2806053B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019637A JP2806053B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347380A true JPH05347380A (ja) | 1993-12-27 |
| JP2806053B2 JP2806053B2 (ja) | 1998-09-30 |
Family
ID=12004734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019637A Expired - Fee Related JP2806053B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806053B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858751A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 集積回路装置 |
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63306642A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | 集積回路装置 |
-
1991
- 1991-02-13 JP JP3019637A patent/JP2806053B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858751A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 集積回路装置 |
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63306642A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806053B2 (ja) | 1998-09-30 |
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