JPH02134845A - Ｅｃｌ型半導体集積回路装置 - Google Patents
Ｅｃｌ型半導体集積回路装置Info
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- JPH02134845A JPH02134845A JP63289455A JP28945588A JPH02134845A JP H02134845 A JPH02134845 A JP H02134845A JP 63289455 A JP63289455 A JP 63289455A JP 28945588 A JP28945588 A JP 28945588A JP H02134845 A JPH02134845 A JP H02134845A
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- 238000010248 power generation Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬ型半導体集積回路装置に関し。
特にＥＣＬ回路のスイッチング動作用の基準電源発生回
路を内蔵するＥＣＬ型半導体集積回路装置に関する。
路を内蔵するＥＣＬ型半導体集積回路装置に関する。
従来、この種のＥＣＬ型半導体集積回路装置は、ゲート
アレイを例にとれば、第５図に示すように、差動回路の
スイッチング動作用の基準電源（以下、Ｖ ｒ ｅ ｆ
と記す）発生回路２０を有し、Ｖ ｒ＠ｆ発生回路２０
からの基準電圧は内部セル２１内に電源バス２２を介し
て供給されていた。
アレイを例にとれば、第５図に示すように、差動回路の
スイッチング動作用の基準電源（以下、Ｖ ｒ ｅ ｆ
と記す）発生回路２０を有し、Ｖ ｒ＠ｆ発生回路２０
からの基準電圧は内部セル２１内に電源バス２２を介し
て供給されていた。
ここで、第７図に示すＥＣＬ回路用のＶ ｒ ｅ ｆ発
生回路は、第６図に示す回路が一般に使用されている。
生回路は、第６図に示す回路が一般に使用されている。
Ｖ ｒ ｅ ｒ発生回路の電圧は、論理振幅の中心にな
るように設定される。従って、第６図及び第７図におい
て、抵抗２５．３２の抵抗値を同じにし、トランジスタ
２４．３１に定電流を流すための定電圧を定電圧印加端
子２６．３３に印加し、抵抗２３の抵抗値を抵抗２８の
抵抗値の１／２に設定する。第６図に示すＶ ｒ ｅ
ｒ出力端子２７に発生したＶ ｒｅｒは、第７図に示す
Ｖ ｒｅｆ印加端子３０に印加され、第７図に示す信号
入力端子２つに入力された信号との電位の大小に応じて
、スイッチング動作が行われる。
るように設定される。従って、第６図及び第７図におい
て、抵抗２５．３２の抵抗値を同じにし、トランジスタ
２４．３１に定電流を流すための定電圧を定電圧印加端
子２６．３３に印加し、抵抗２３の抵抗値を抵抗２８の
抵抗値の１／２に設定する。第６図に示すＶ ｒ ｅ
ｒ出力端子２７に発生したＶ ｒｅｒは、第７図に示す
Ｖ ｒｅｆ印加端子３０に印加され、第７図に示す信号
入力端子２つに入力された信号との電位の大小に応じて
、スイッチング動作が行われる。
上述した従来のＥＣＬ型半導体集積回路装置は、複数の
Ｖ ｒ ｅ ｆ発生回路を有しているが、それぞれの基
準電圧は、設計上は、内部のスイッチング回路の論理振
幅の１／２に統一されている。
Ｖ ｒ ｅ ｆ発生回路を有しているが、それぞれの基
準電圧は、設計上は、内部のスイッチング回路の論理振
幅の１／２に統一されている。
最近のＥＣＬ型半導体集積回路装置は、大規模になる傾
向にあり、それに応じ、消費電力も大きくなってきてい
る。当然の事ながら、接地。
向にあり、それに応じ、消費電力も大きくなってきてい
る。当然の事ながら、接地。
Ｖ ＥＲ，Ｖ ７７等の電源バスには、大電流が流れる
事になる。この電流により電源バスでの電位降下が生じ
、チップ内で接地レベルが異なるという不具合が生じる
。ＥＣＬ回路は、基本的には接地レベルを基準として、
Ｖ ｒ ｅ ｒと入力信号の電圧の大小関係でスイッチ
ングを行うものである。従って、接地レベルが異なると
、Ｖ ｒ ｅ ｆの電圧が入力信号の論理振幅の中心に
設定されないという不都合が生じる。このため、ノイズ
マージンが不足し、誤動作を発生するという欠点がある
。
事になる。この電流により電源バスでの電位降下が生じ
、チップ内で接地レベルが異なるという不具合が生じる
。ＥＣＬ回路は、基本的には接地レベルを基準として、
Ｖ ｒ ｅ ｒと入力信号の電圧の大小関係でスイッチ
ングを行うものである。従って、接地レベルが異なると
、Ｖ ｒ ｅ ｆの電圧が入力信号の論理振幅の中心に
設定されないという不都合が生じる。このため、ノイズ
マージンが不足し、誤動作を発生するという欠点がある
。
本箱１の発明のＥＣＬ型半導体集積回路装置は、半導体
集積回路内の論理振幅の中心電圧である第１の基準電圧
と前記論理振幅内で前記第１の基準電圧より低い電圧の
第２の基準電圧を発生ずる基準電源発生回路と、前記第
１及び第２の基準電圧を前記半導体集積回路に供給する
電源バスとを有している。
集積回路内の論理振幅の中心電圧である第１の基準電圧
と前記論理振幅内で前記第１の基準電圧より低い電圧の
第２の基準電圧を発生ずる基準電源発生回路と、前記第
１及び第２の基準電圧を前記半導体集積回路に供給する
電源バスとを有している。
本箱２の発明のＥＣＬ型半導体集積回路装置は、半導体
集積回路内の論理振幅の中心電圧である第１の基準電圧
と前記論理振幅内で前記第１の基準電圧より低い電圧の
第２の基準電圧と前記第１の基準電圧よりトランジスタ
の順方向電圧分だけ低い電圧の第３の基準電圧と前記第
２の基準電圧よりトランジスタの順方向電圧分だけ低い
電圧の第４の基準電圧を発生する基準電源発生回路と、
前記第１と第２と第３と第４の基準電圧を前記半導体集
積回路に供給する電源バスとを有している。
集積回路内の論理振幅の中心電圧である第１の基準電圧
と前記論理振幅内で前記第１の基準電圧より低い電圧の
第２の基準電圧と前記第１の基準電圧よりトランジスタ
の順方向電圧分だけ低い電圧の第３の基準電圧と前記第
２の基準電圧よりトランジスタの順方向電圧分だけ低い
電圧の第４の基準電圧を発生する基準電源発生回路と、
前記第１と第２と第３と第４の基準電圧を前記半導体集
積回路に供給する電源バスとを有している。
次に、本発明について図面を参照して説明する。
第１図は本箱１の発明の一実施例の平面図である。
第１図に示すように、ゲートアレイのチップ構成を示し
、第１及び第２の基準電圧を発生するＶ ｒ ｅ ｆ発
生回路１と、半導体集積回路としての内部セル４と、第
１及び第２の基準電圧を内部セル４に供給する電源バス
２，３とを含む。
、第１及び第２の基準電圧を発生するＶ ｒ ｅ ｆ発
生回路１と、半導体集積回路としての内部セル４と、第
１及び第２の基準電圧を内部セル４に供給する電源バス
２，３とを含む。
第２図は第１図のＶ ｒ ｅ ｒ発生回路の回路図であ
る。
る。
第２図において、抵抗５の抵抗値は前述した第６図に示
ず従来のＶ ｒａｆ発生回路と同様に、スイッチング回
路の負荷抵抗の１／２に設定される。従って、Ｖ ｒ
ｅ ｆ出力端子７には、論理振幅の中心の第１の基準電
圧が発生する。
ず従来のＶ ｒａｆ発生回路と同様に、スイッチング回
路の負荷抵抗の１／２に設定される。従って、Ｖ ｒ
ｅ ｆ出力端子７には、論理振幅の中心の第１の基準電
圧が発生する。
第２図に示すように、抵抗６が抵抗５と定電流源になる
トランジスタ９のコレクタに接続され、その接続点の電
圧はエミッタフォロワを介して、Ｖ ｒ ｅ ｆ出力端
子８に出力される。抵抗５の抵抗値を所定の値に選ぶこ
とにより、論理振幅の中心から抵抗５による電圧降下分
電位が低い電圧の第２の基準電圧が得られる。
トランジスタ９のコレクタに接続され、その接続点の電
圧はエミッタフォロワを介して、Ｖ ｒ ｅ ｆ出力端
子８に出力される。抵抗５の抵抗値を所定の値に選ぶこ
とにより、論理振幅の中心から抵抗５による電圧降下分
電位が低い電圧の第２の基準電圧が得られる。
本実施例では、Ｖ ｒ ｅ ｒ出力端子７，８がそれぞ
れ第１図の電源バス２，３に接続されている。
れ第１図の電源バス２，３に接続されている。
ＥＣＬ回路では、電源ＶＥＨの電源電流は一定であり、
電源ＶＴＴの電源電流は論理レベルｒＨ，又は「Ｌ」の
出力状君により変化するが、電源バス２．３の電位降下
はほぼ予測がつく。例に、信号を送り出すセルの接地レ
ベルが電位降下により下った場合、当然出力レベルもそ
の分だけ下がる。従って、信号を受ける側のセルでは論
理振幅よりやや低い第２の基準電圧、つまり、第２図に
示すＶ ｒｅｆ出力端子８から供給される第２の基準電
圧を用いることにより、ノイズマージンの低下を防ぐこ
とができる。逆に、信号を送り出すセルの接地レベルの
電位降下があまりない場合は、受は側のセルのＶ ｒｅ
ｆは設計どうり、論理振幅の中心の第２図に示すＶ ｒ
ａｆ出力端子７からの第１の基準電圧を用いる。
電源ＶＴＴの電源電流は論理レベルｒＨ，又は「Ｌ」の
出力状君により変化するが、電源バス２．３の電位降下
はほぼ予測がつく。例に、信号を送り出すセルの接地レ
ベルが電位降下により下った場合、当然出力レベルもそ
の分だけ下がる。従って、信号を受ける側のセルでは論
理振幅よりやや低い第２の基準電圧、つまり、第２図に
示すＶ ｒｅｆ出力端子８から供給される第２の基準電
圧を用いることにより、ノイズマージンの低下を防ぐこ
とができる。逆に、信号を送り出すセルの接地レベルの
電位降下があまりない場合は、受は側のセルのＶ ｒｅ
ｆは設計どうり、論理振幅の中心の第２図に示すＶ ｒ
ａｆ出力端子７からの第１の基準電圧を用いる。
第３図は本箱２の発明の一実施例の平面図である。
第３図に示すように、ゲートアレイのチップ構成を示し
、第１〜第４の基準電圧を発生するＶ ｒｅｆ発生回路
１０と、内部セル１５と、内部セル１５に第１〜第４の
基準電圧を供給するそれぞれの電源バス１１〜１４とを
含んで構成される。
、第１〜第４の基準電圧を発生するＶ ｒｅｆ発生回路
１０と、内部セル１５と、内部セル１５に第１〜第４の
基準電圧を供給するそれぞれの電源バス１１〜１４とを
含んで構成される。
第４図は第３図のＶ ｒ ｅ ｆ発生回路の回路図であ
る。
る。
第４図において、Ｖ ｒ ｓ ｆ出力端子１６．１７か
ら出力されるＶ ｒ ｅ ｆ電圧は上述した第２図のＶ
ｒ ｅ ｆ出力端子７．８から出力される第１及び第
２の基準電圧と同様であるが、本実施例では、更にエミ
ッタフォロワのトランジスタ１段を介してＶ ｒｅｆ出
力端子１７．１８からそれぞれ第１の基準電圧よりトラ
ンジスタの順方向電圧分だけ低い第３の基準電圧と第２
の基準電圧よりトランジスタの順方向電圧分だけ低い第
４の基準電圧が出力される。
ら出力されるＶ ｒ ｅ ｆ電圧は上述した第２図のＶ
ｒ ｅ ｆ出力端子７．８から出力される第１及び第
２の基準電圧と同様であるが、本実施例では、更にエミ
ッタフォロワのトランジスタ１段を介してＶ ｒｅｆ出
力端子１７．１８からそれぞれ第１の基準電圧よりトラ
ンジスタの順方向電圧分だけ低い第３の基準電圧と第２
の基準電圧よりトランジスタの順方向電圧分だけ低い第
４の基準電圧が出力される。
第３及び第４の基準電圧はＥＣＬ回路の縦積み用のＶ
ｒ ａ ｆ電圧として使用される。
ｒ ａ ｆ電圧として使用される。
上述した第１図の実施例では第３及び第４の基準電圧に
相当するＶ ｒ ｅ ｒ電圧は、各セルごとに発生して
いた。本実施例のように、第１〜第４の基準電圧をＶ
ｒｅｆ発生回路で発生しそれぞれの電源バス１１〜１４
で内部セルに供給することはレイアウト的には少々不利
ではあるが、ＥＣＬ回路で構成したフリップフロップの
ように、データ信号の直流レベルとクロック信号の直流
レベルがダイオードの順方向電圧ＶＦ分だけ異なり、し
かも、データ信号とクロック信号を発生するセルが異な
るような場合にはこの方法が有効になり、ノイズマージ
ンの低下を防ぐことができる。
相当するＶ ｒ ｅ ｒ電圧は、各セルごとに発生して
いた。本実施例のように、第１〜第４の基準電圧をＶ
ｒｅｆ発生回路で発生しそれぞれの電源バス１１〜１４
で内部セルに供給することはレイアウト的には少々不利
ではあるが、ＥＣＬ回路で構成したフリップフロップの
ように、データ信号の直流レベルとクロック信号の直流
レベルがダイオードの順方向電圧ＶＦ分だけ異なり、し
かも、データ信号とクロック信号を発生するセルが異な
るような場合にはこの方法が有効になり、ノイズマージ
ンの低下を防ぐことができる。
以上説明したように本発明は、内部セルの論理振幅の中
心の電位を有する第１の基準電圧と、論理振幅内で中心
の電位より少し低い電位を有する第２の基準電圧とを発
生するＶ ｒｅｆ発生回路と、これら発生した基準電圧
を供給する電源バスを内部セル内に配置し、信号を送る
側のセルの接地レベルの゛電位降下に応じて受は側のセ
ルのＶ ｒ ｅ ｒ電圧を選択することにより、ノイズ
マージンの低下を防止できる効果がある。
心の電位を有する第１の基準電圧と、論理振幅内で中心
の電位より少し低い電位を有する第２の基準電圧とを発
生するＶ ｒｅｆ発生回路と、これら発生した基準電圧
を供給する電源バスを内部セル内に配置し、信号を送る
側のセルの接地レベルの゛電位降下に応じて受は側のセ
ルのＶ ｒ ｅ ｒ電圧を選択することにより、ノイズ
マージンの低下を防止できる効果がある。
又、上述した第１及び第２の基準電圧と第１及び第２の
基準電圧に対してそれぞれトランジスタの順方向電圧分
だけ低下した第３及び第４の基準電圧の４種の基準電圧
を発生するＶ ｒ ｅ ｆ発生回路と、それぞれの基準
電圧に対応する電源バスを内部セル内に配置することに
より、ＥＣＬの縦積回路の第１及び第２の信号の送り側
のセルの接地レベルの電位降下が異なっていても、ノイ
ズマージンの低下を防止できる効果がある。
基準電圧に対してそれぞれトランジスタの順方向電圧分
だけ低下した第３及び第４の基準電圧の４種の基準電圧
を発生するＶ ｒ ｅ ｆ発生回路と、それぞれの基準
電圧に対応する電源バスを内部セル内に配置することに
より、ＥＣＬの縦積回路の第１及び第２の信号の送り側
のセルの接地レベルの電位降下が異なっていても、ノイ
ズマージンの低下を防止できる効果がある。
第１図は本箱１の発明の一実施例の平面図、第２図は第
１図のＶ ｒ ａ ｒ発生回路の回路図、第３図は本箱
２の発明の一実施例の平面図、第４［２１は第３図のＶ
ｒａｔ発生回路の回路図、第５図は従来のＥＣＬ型半
導体集積回路装置の一例の平面図、第６図は第５図のＶ
ｒｅｆ発生回路の回路図、第７図はＥＣＬ回路の回路
図である。 １・・・Ｖ ｒａｆ発生回路、２，３・・・電源バス、
４・・・内部セル、５，６・・・抵抗、７，８・・・Ｖ
ｒ ｅ ｆ出力端子、９・・・トランジスタ、１０・
・・Ｖ ｒ ｅ ｒ発生回路、１１〜１４・・・電源バ
ス、１５・・・内部セル、１６．１７．１８．１９・・
・Ｖ ｒ ｅ ｆ出力端子、２０・・・Ｖ ｒｅｆ発生
回路、２１・・・内部セル、２２・・・電源バス、２３
・・・抵抗、２４・・・トランジスタ、２５・・・抵抗
、２６・・・定電圧印加端子、２７・・・Ｖ ｒ ｅ
ｆ出力端子、２８・・・抵抗、２９・・・信号入力端子
、３０・・・Ｖ ｒ ａ ｆ印加端子、３１・・・トラ
ンジスタ、３２・・・抵抗、３３・・・定電圧印加端子
。
１図のＶ ｒ ａ ｒ発生回路の回路図、第３図は本箱
２の発明の一実施例の平面図、第４［２１は第３図のＶ
ｒａｔ発生回路の回路図、第５図は従来のＥＣＬ型半
導体集積回路装置の一例の平面図、第６図は第５図のＶ
ｒｅｆ発生回路の回路図、第７図はＥＣＬ回路の回路
図である。 １・・・Ｖ ｒａｆ発生回路、２，３・・・電源バス、
４・・・内部セル、５，６・・・抵抗、７，８・・・Ｖ
ｒ ｅ ｆ出力端子、９・・・トランジスタ、１０・
・・Ｖ ｒ ｅ ｒ発生回路、１１〜１４・・・電源バ
ス、１５・・・内部セル、１６．１７．１８．１９・・
・Ｖ ｒ ｅ ｆ出力端子、２０・・・Ｖ ｒｅｆ発生
回路、２１・・・内部セル、２２・・・電源バス、２３
・・・抵抗、２４・・・トランジスタ、２５・・・抵抗
、２６・・・定電圧印加端子、２７・・・Ｖ ｒ ｅ
ｆ出力端子、２８・・・抵抗、２９・・・信号入力端子
、３０・・・Ｖ ｒ ａ ｆ印加端子、３１・・・トラ
ンジスタ、３２・・・抵抗、３３・・・定電圧印加端子
。
Claims (2)
- （１）半導体集積回路内の論理振幅の中心電圧である第
１の基準電圧と前記論理振幅内で前記第１の基準電圧よ
り低い電圧の第２の基準電圧を発生する基準電源発生回
路と、前記第１及び第２の基準電圧を前記半導体集積回
路に供給する電源バスとを有することを特徴とするＥＬ
Ｃ型半導体集積回路装置。 - （２）半導体集積回路内の論理振幅の中心電圧である第
１の基準電圧と前記論理振幅内で前記第１の基準電圧よ
り低い電圧の第２の基準電圧と前記第１の基準電圧より
トランジスタの順方向電圧分だけ低い電圧の第３の基準
電圧と前記第２の基準電圧よりトランジスタの順方向電
圧分だけ低い電圧の第４の基準電圧を発生する基準電源
発生回路と、前記第１と第２と第３と第４の基準電圧を
前記半導体集積回路に供給する電源バスとを有すること
を特徴とするＥＣＬ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289455A JPH02134845A (ja) | 1988-11-15 | 1988-11-15 | Ｅｃｌ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289455A JPH02134845A (ja) | 1988-11-15 | 1988-11-15 | Ｅｃｌ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134845A true JPH02134845A (ja) | 1990-05-23 |
Family
ID=17743487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289455A Pending JPH02134845A (ja) | 1988-11-15 | 1988-11-15 | Ｅｃｌ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134845A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594065A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 集積回路 |
-
1988
- 1988-11-15 JP JP63289455A patent/JPH02134845A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594065A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 集積回路 |
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