JPH05343626A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05343626A JPH05343626A JP4143885A JP14388592A JPH05343626A JP H05343626 A JPH05343626 A JP H05343626A JP 4143885 A JP4143885 A JP 4143885A JP 14388592 A JP14388592 A JP 14388592A JP H05343626 A JPH05343626 A JP H05343626A
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- JP
- Japan
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- type semiconductor
- mos
- fet
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- semiconductor region
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体領域内に形成される同一チャネルＭＯＳ
−ＦＥＴどうしの間にある半導体領域の抵抗分を大きく
し強信号を扱うＭＯＳ−ＦＥＴと他のＭＯＳ−ＦＥＴと
の配置の制限を緩和し高集積化を可能にする。 【構成】半導体基板１上のＭＯＳ−ＦＥＴどうしの間に
半導体基板１と相反する極性の半導体領域８をイオン注
入と熱拡散技術により厚く形成し、半導体領域８の真上
の酸化膜４を選択酸化により厚く形成することによって
半導体領域８を深く押し込む。これにより、半導体基板
１は部分的に薄くなり、ＭＯＳ−ＦＥＴどうしの間にあ
る半導体基板１の抵抗分を大きくすることができ、強信
号パルスを扱くＭＯＳ−ＦＥＴと他のＭＯＳ−ＦＥＴと
の配置の制限を緩和することができＩＣの高集積化を可
能にすることができる。
−ＦＥＴどうしの間にある半導体領域の抵抗分を大きく
し強信号を扱うＭＯＳ−ＦＥＴと他のＭＯＳ−ＦＥＴと
の配置の制限を緩和し高集積化を可能にする。 【構成】半導体基板１上のＭＯＳ−ＦＥＴどうしの間に
半導体基板１と相反する極性の半導体領域８をイオン注
入と熱拡散技術により厚く形成し、半導体領域８の真上
の酸化膜４を選択酸化により厚く形成することによって
半導体領域８を深く押し込む。これにより、半導体基板
１は部分的に薄くなり、ＭＯＳ−ＦＥＴどうしの間にあ
る半導体基板１の抵抗分を大きくすることができ、強信
号パルスを扱くＭＯＳ−ＦＥＴと他のＭＯＳ−ＦＥＴと
の配置の制限を緩和することができＩＣの高集積化を可
能にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳ−ＦＥＴと
する）を含む半導体装置に関する。
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳ−ＦＥＴと
する）を含む半導体装置に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ−ＦＥＴを含む半導体装
置は、ＭＯＳ−ＦＥＴがゲート端子に加える電圧によっ
て出力電流をオン，オフするスイッチ機能をもってお
り、“１”と“０”の状態を作り出す事が出来る為、デ
ィジタル回路に広く使用されている。
置は、ＭＯＳ−ＦＥＴがゲート端子に加える電圧によっ
て出力電流をオン，オフするスイッチ機能をもってお
り、“１”と“０”の状態を作り出す事が出来る為、デ
ィジタル回路に広く使用されている。
【０００３】従来技術によるＭＯＳ−ＦＥＴを含む半導
体装置の一例を図３の縦断面図を参照して説明する。
体装置の一例を図３の縦断面図を参照して説明する。
【０００４】Ｐ型半導体基板１内には互いに離間して形
成した高濃度のＮ型半導体領域２ａ，２ｂがＭＯＳ−Ｆ
ＥＴのソース及びドレインとなり、前記Ｎ型半導体領域
２ａ，２ｂに挟まれた位置にあるＰ型半導体基板１の真
上に酸化膜４を介して不純物をドープして抵抗率を金属
並にした多結晶シリコン６ａがＭＯＳ−ＦＥＴのゲート
として存在している。又、ＭＯＳ−ＦＥＴのバックゲー
トとなるＰ型半導体基板１をバイアスする為に高濃度の
Ｐ型半導体領域３ａが形成され、一個のＭＯＳ−ＦＥＴ
を構成している。
成した高濃度のＮ型半導体領域２ａ，２ｂがＭＯＳ−Ｆ
ＥＴのソース及びドレインとなり、前記Ｎ型半導体領域
２ａ，２ｂに挟まれた位置にあるＰ型半導体基板１の真
上に酸化膜４を介して不純物をドープして抵抗率を金属
並にした多結晶シリコン６ａがＭＯＳ−ＦＥＴのゲート
として存在している。又、ＭＯＳ−ＦＥＴのバックゲー
トとなるＰ型半導体基板１をバイアスする為に高濃度の
Ｐ型半導体領域３ａが形成され、一個のＭＯＳ−ＦＥＴ
を構成している。
【０００５】このＭＯＳ−ＦＥＴをＰ型半導体基板１上
に複数形成する場合、ＭＯＳ−ＦＥＴＴｒ１とＭＯＳ−
ＦＥＴＴｒ２のＮ型半導体領域２ｂ，２ｃの間で出来る
寄生ＭＯＳ−ＦＥＴを防ぐ為にＭＯＳ−ＦＥＴＴｒ１と
ＭＯＳ−ＦＥＴＴｒ２のＮ型半導体領域２ｂ，２ｃの間
に位置するＰ型半導体基板１内にＰ型半導体基板１より
不純物濃度が２桁程度大きいＰ型半導体分離領域１５を
形成し、かつＰ型半導体分離領域１５の真上にある酸化
膜４を部分的に厚く、Ｎ型半導体領域２よりも深く形成
している。
に複数形成する場合、ＭＯＳ−ＦＥＴＴｒ１とＭＯＳ−
ＦＥＴＴｒ２のＮ型半導体領域２ｂ，２ｃの間で出来る
寄生ＭＯＳ−ＦＥＴを防ぐ為にＭＯＳ−ＦＥＴＴｒ１と
ＭＯＳ−ＦＥＴＴｒ２のＮ型半導体領域２ｂ，２ｃの間
に位置するＰ型半導体基板１内にＰ型半導体基板１より
不純物濃度が２桁程度大きいＰ型半導体分離領域１５を
形成し、かつＰ型半導体分離領域１５の真上にある酸化
膜４を部分的に厚く、Ｎ型半導体領域２よりも深く形成
している。
【０００６】この構造によればＭＯＳ−ＦＥＴＴｒ１及
びＭＯＳ−ＦＥＴＴｒ２のバックゲートは、Ｐ型半導体
基板１とＰ型半導体分離領域１５の抵抗分で接続されて
いることになる。ここで仮にＭＯＳ−ＦＥＴＴｒ１が振
幅の大きなパルスを扱う場合バックゲートを通じてＭＯ
Ｓ−ＦＥＴＴｒ２に干渉を起こさないように、ＭＯＳ−
ＦＥＴＴｒ１とＭＯＳ−ＦＥＴＴｒ２を離して配置し、
バックゲートとなるＰ型半導体基板１とＰ型半導体分離
領域１５の抵抗分を大きくしている。
びＭＯＳ−ＦＥＴＴｒ２のバックゲートは、Ｐ型半導体
基板１とＰ型半導体分離領域１５の抵抗分で接続されて
いることになる。ここで仮にＭＯＳ−ＦＥＴＴｒ１が振
幅の大きなパルスを扱う場合バックゲートを通じてＭＯ
Ｓ−ＦＥＴＴｒ２に干渉を起こさないように、ＭＯＳ−
ＦＥＴＴｒ１とＭＯＳ−ＦＥＴＴｒ２を離して配置し、
バックゲートとなるＰ型半導体基板１とＰ型半導体分離
領域１５の抵抗分を大きくしている。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
では、ＭＯＳ−ＦＥＴの構造上バックゲートが隣り合う
ＭＯＳ−ＦＥＴの間にあるＰ型半導体基板とＰ型半導体
分離領域の抵抗分で接続されていることになるため、振
幅の大きいパルスを扱うＭＯＳ−ＦＥＴの周囲には、Ｐ
型半導体基板とＰ型半導体分離領域の抵抗分で接続され
ているバックゲートを通じて干渉を受けないだけの距離
を離さないと他のＭＯＳ−ＦＥＴを配置できないという
問題点があった。
では、ＭＯＳ−ＦＥＴの構造上バックゲートが隣り合う
ＭＯＳ−ＦＥＴの間にあるＰ型半導体基板とＰ型半導体
分離領域の抵抗分で接続されていることになるため、振
幅の大きいパルスを扱うＭＯＳ−ＦＥＴの周囲には、Ｐ
型半導体基板とＰ型半導体分離領域の抵抗分で接続され
ているバックゲートを通じて干渉を受けないだけの距離
を離さないと他のＭＯＳ−ＦＥＴを配置できないという
問題点があった。
【０００８】本発明の目的はＭＯＳ−ＦＥＴ間にある半
導体領域の抵抗分を増加させてバックゲートを通じての
干渉を抑制し、ＭＯＳ−ＦＥＴどうしの間隔を小さくし
て半導体集積回路のチップサイズ縮小を可能にすること
にある。
導体領域の抵抗分を増加させてバックゲートを通じての
干渉を抑制し、ＭＯＳ−ＦＥＴどうしの間隔を小さくし
て半導体集積回路のチップサイズ縮小を可能にすること
にある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体領域内に隣接して形成された第一の電界
効果トランジスタ構造と第二の電界効果トランジスタ構
造の間に位置する一導電型半導体領域内に、高濃度の反
対導電型半導体領域を形成することにより構成される。
一導電型半導体領域内に隣接して形成された第一の電界
効果トランジスタ構造と第二の電界効果トランジスタ構
造の間に位置する一導電型半導体領域内に、高濃度の反
対導電型半導体領域を形成することにより構成される。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す半導体装置の縦断面
図である。図１に示すようにＰ型半導体基板１上に高濃
度の寄生チャンネル防止用Ｐ型半導体領域９をイオン注
入により形成し、寄生チャンネル防止用Ｐ型半導体領域
９の内側に素子分離用Ｎ型半導体領域８をイオン注入と
熱拡散技術を用いて厚く形成し、真上にある酸化膜４を
選択酸化技術を用いて部分的に厚くＮ型半導体領域２よ
りも深く形成して、素子分離用Ｎ型半導体領域８を深く
押し込んで半導体集積回路内におけるＭＯＳ−ＦＥＴ間
の分離領域としている。
る。図１は本発明の一実施例を示す半導体装置の縦断面
図である。図１に示すようにＰ型半導体基板１上に高濃
度の寄生チャンネル防止用Ｐ型半導体領域９をイオン注
入により形成し、寄生チャンネル防止用Ｐ型半導体領域
９の内側に素子分離用Ｎ型半導体領域８をイオン注入と
熱拡散技術を用いて厚く形成し、真上にある酸化膜４を
選択酸化技術を用いて部分的に厚くＮ型半導体領域２よ
りも深く形成して、素子分離用Ｎ型半導体領域８を深く
押し込んで半導体集積回路内におけるＭＯＳ−ＦＥＴ間
の分離領域としている。
【００１１】素子分離用Ｎ型半導体領域８と厚い酸化膜
４によって分離されたＰ型半導体基板１に既知の方法に
よりＭＯＳ−ＦＥＴを形成する。
４によって分離されたＰ型半導体基板１に既知の方法に
よりＭＯＳ−ＦＥＴを形成する。
【００１２】よってＰ型半導体基板１に形成されたＭＯ
Ｓ−ＦＥＴどうしの間に位置するＰ型半導体基板１は素
子分離用Ｎ型半導体領域８を形成することにより、部分
的に薄く形成することが出来る。
Ｓ−ＦＥＴどうしの間に位置するＰ型半導体基板１は素
子分離用Ｎ型半導体領域８を形成することにより、部分
的に薄く形成することが出来る。
【００１３】従ってＰ型半導体基板１内に形成されたＭ
ＯＳ−ＦＥＴどうしの間に位置するＰ型半導体基板１に
よる抵抗分は、Ｐ型半導体基板１よりも２桁程度不純物
濃度が高く、抵抗率が数分の一と低い寄生チャンネル防
止用Ｐ型半導体領域９をＮ型半導体領域８で分離すると
ともに、Ｐ型半導体基板１を部分的に薄く形成出来るの
で従来の数倍大きくすることが出来る。
ＯＳ−ＦＥＴどうしの間に位置するＰ型半導体基板１に
よる抵抗分は、Ｐ型半導体基板１よりも２桁程度不純物
濃度が高く、抵抗率が数分の一と低い寄生チャンネル防
止用Ｐ型半導体領域９をＮ型半導体領域８で分離すると
ともに、Ｐ型半導体基板１を部分的に薄く形成出来るの
で従来の数倍大きくすることが出来る。
【００１４】図２は本発明の他の実施例を示す半導体装
置の縦断面図であり、バイポーラとＣＭＯＳ混在のＬＳ
Ｉに使用されるものである。
置の縦断面図であり、バイポーラとＣＭＯＳ混在のＬＳ
Ｉに使用されるものである。
【００１５】図２に示すようにＰ型半導体基板１上にＮ
型半導体埋込層１０とＰ型半導体埋込層１３をイオン注
入して形成し、真上にエピタキシャル成長によって、Ｎ
型半導体エピタキシャル層１１を形成したものに、Ｎ型
チャンネルＭＯＳ−ＦＥＴ用Ｐ型半導体領域１４をイオ
ン注入と熱拡散技術を用いてＰ型半導体埋込層１３と接
触するように深く形成する。又、Ｎ型半導体エピタキシ
ャル層１１に寄生チャンネル防止用Ｐ型半導体領域９を
イオン注入により形成し、寄生チャンネル防止用Ｐ型半
導体領域９の内側にＰ型チャンネルＭＯＳ−ＦＥＴ用Ｎ
型半導体領域１２をイオン注入と熱拡散技術を用いて形
成し、真上の酸化膜４を選択酸化技術を用いて部分的に
厚く形成して半導体集積回路内におけるＭＯＳ−ＦＥＴ
間の分離領域として使用し、Ｎ型チャンネルＭＯＳ−Ｆ
ＥＴ用Ｐ型半導体領域１４上に既知の方法によりＭＯＳ
−ＦＥＴを形成する。
型半導体埋込層１０とＰ型半導体埋込層１３をイオン注
入して形成し、真上にエピタキシャル成長によって、Ｎ
型半導体エピタキシャル層１１を形成したものに、Ｎ型
チャンネルＭＯＳ−ＦＥＴ用Ｐ型半導体領域１４をイオ
ン注入と熱拡散技術を用いてＰ型半導体埋込層１３と接
触するように深く形成する。又、Ｎ型半導体エピタキシ
ャル層１１に寄生チャンネル防止用Ｐ型半導体領域９を
イオン注入により形成し、寄生チャンネル防止用Ｐ型半
導体領域９の内側にＰ型チャンネルＭＯＳ−ＦＥＴ用Ｎ
型半導体領域１２をイオン注入と熱拡散技術を用いて形
成し、真上の酸化膜４を選択酸化技術を用いて部分的に
厚く形成して半導体集積回路内におけるＭＯＳ−ＦＥＴ
間の分離領域として使用し、Ｎ型チャンネルＭＯＳ−Ｆ
ＥＴ用Ｐ型半導体領域１４上に既知の方法によりＭＯＳ
−ＦＥＴを形成する。
【００１６】図１の第１の実施例と比較すると、Ｎ型半
導体埋込層１０が存在する為、ＭＯＳ−ＦＥＴＴｒ１と
ＭＯＳ−ＦＥＴＴｒ２の間のＰ型半導体基板１がさらに
薄く形成され、高抵抗となり干渉を低減することが出来
る。
導体埋込層１０が存在する為、ＭＯＳ−ＦＥＴＴｒ１と
ＭＯＳ−ＦＥＴＴｒ２の間のＰ型半導体基板１がさらに
薄く形成され、高抵抗となり干渉を低減することが出来
る。
【００１７】以上の説明においては例としてＰ型半導体
領域内のＭＯＳ−ＦＥＴＴｒ１とＭＯＳ−ＦＥＴＴｒ２
の干渉に対してＮ型半導体の分離領域を使用するものと
したが、これに限られることなく、一導電型半導体領域
内に形成された複数のＭＯＳ−ＦＥＴの中で、振幅の大
きいパルスを扱うＭＯＳ−ＦＥＴの周囲に存在するＭＯ
ＳＦ−ＦＥＴについても反対導電型半導体領域を形成す
ることにより、同様の効果が得られ、本発明の目的を達
成することが出来る。
領域内のＭＯＳ−ＦＥＴＴｒ１とＭＯＳ−ＦＥＴＴｒ２
の干渉に対してＮ型半導体の分離領域を使用するものと
したが、これに限られることなく、一導電型半導体領域
内に形成された複数のＭＯＳ−ＦＥＴの中で、振幅の大
きいパルスを扱うＭＯＳ−ＦＥＴの周囲に存在するＭＯ
ＳＦ−ＦＥＴについても反対導電型半導体領域を形成す
ることにより、同様の効果が得られ、本発明の目的を達
成することが出来る。
【００１８】
【発明の効果】以上説明したように本発明は、Ｐ型半導
体基板内に形成した複数のＭＯＳ−ＦＥＴの間に位置す
るＰ型半導体基板にＮ型半導体分離領域を設けたのでＰ
型半導体基板より抵抗率が数分の一と低いＰ型半導体分
離領域を必要としない。
体基板内に形成した複数のＭＯＳ−ＦＥＴの間に位置す
るＰ型半導体基板にＮ型半導体分離領域を設けたのでＰ
型半導体基板より抵抗率が数分の一と低いＰ型半導体分
離領域を必要としない。
【００１９】よって、ＭＯＳ−ＦＥＴどうしの間に位置
するＮ型半導体分離領域により部分的に薄く形成された
Ｐ型半導体基板の抵抗分も数倍大きくなり、振幅の大き
いパルスを扱うＭＯＳ−ＦＥＴと他のＭＯＳ−ＦＥＴと
の間隔を小さくすることが可能になり、半導体集積回路
のチップサイズを縮小することが可能になる。
するＮ型半導体分離領域により部分的に薄く形成された
Ｐ型半導体基板の抵抗分も数倍大きくなり、振幅の大き
いパルスを扱うＭＯＳ−ＦＥＴと他のＭＯＳ−ＦＥＴと
の間隔を小さくすることが可能になり、半導体集積回路
のチップサイズを縮小することが可能になる。
【図１】本発明の一実施例の縦断面図である。
【図２】本発明の他の実施例の縦断面図である。
【図３】従来の半導体装置の一例の縦断面図である。
１ Ｐ型半導体基板 ２ 高濃度Ｎ型半導体領域 ３ 高濃度Ｐ型半導体領域 ４ 酸化膜 ５ 金属配線 ６ ゲート電極用多結晶シリコン ７ 層間絶縁膜 ８ 素子分離用Ｎ型半導体領域 ９ 寄生チャンネル防止用Ｐ型半導体領域 １０ Ｎ型半導体埋込層 １１ Ｎ型半導体エピタキシャル層 １２ Ｐ型チャンネル防止用Ｐ型半導体領域 １３ Ｐ型半導体埋込層 １４ Ｎ型チャンネルＭＯＳ−ＦＥＴ用Ｐ型半導体領
域 １５ Ｐ型半導体分離領域
域 １５ Ｐ型半導体分離領域
Claims (1)
- 【請求項１】 一導電型半導体領域主面内に互いに離間
して形成される反対導電型半導体によるソース領域及び
ドレイン領域と、前記ソース領域及び前記ドレイン領域
に挟まれた前記一導電型半導体領域直上に層間絶縁膜を
介して多結晶半導体によるゲート領域を有する電界効果
トランジスタ構造を前記一導電型半導体領域主面内に複
数有している半導体装置において、前記電界効果トラン
ジスタ構造の第一の電界効果トランジスタ構造と第二の
電界効果トランジスタ構造の間に位置する一導電型半導
体領域内に高濃度の反対導電型半導体領域を形成するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143885A JP2968640B2 (ja) | 1992-06-04 | 1992-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143885A JP2968640B2 (ja) | 1992-06-04 | 1992-06-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343626A true JPH05343626A (ja) | 1993-12-24 |
| JP2968640B2 JP2968640B2 (ja) | 1999-10-25 |
Family
ID=15349293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143885A Expired - Lifetime JP2968640B2 (ja) | 1992-06-04 | 1992-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2968640B2 (ja) |
-
1992
- 1992-06-04 JP JP4143885A patent/JP2968640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2968640B2 (ja) | 1999-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |