JPH05336441A

JPH05336441A - 映像合成エフェクト装置

Info

Publication number: JPH05336441A
Application number: JP4143040A
Authority: JP
Inventors: Tomoyoshi Takeya; 智良竹谷
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1992-06-03
Filing date: 1992-06-03
Publication date: 1993-12-17
Also published as: EP0573294A1; US5579028A

Abstract

(57)【要約】【目的】画面内において合成するグラフィックス映像
と演奏ビデオ映像との適切な位置合せをなす。【構成】デ―タ出力手段から出力された画像デ―タに
基づいて発生される映像選択信号が遅延手段によって遅
延され、その遅延手段の遅延時間が調整自在にされてい
る。デ―タ出力手段からテスト用の画像デ―タを出力さ
せることにより、テスト用の画像デ―タに対するグラフ
ィックスビデオ信号に変換されて出力された時点にテス
ト用の画像デ―タ基づいた映像選択信号の発生時点が一
致するように遅延手段の遅延時間を手動により又は自動
的に調整する。【効果】画像デ―タに対してグラフィックスビデオ信
号を発生するためにエンコ―ダにおいて必要な時間と画
像の種類を選択するために必要な時間とが異なっても画
面内において合成するグラフィックス映像と演奏ビデオ
映像との適切な位置合せをなすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記録媒体の演奏により
得られた演奏ビデオ信号とデ―タ処理に基づいて得られ
たグラフィックスビデオ信号とを混合する映像合成エフ
ェクト装置に関する。

【０００２】

【従来の技術】グラフィックス映像を用いるテレビゲ―
ム機器等のビデオ機器においては、例えば、特開昭６４
−７８３１９号公報に開示されているように、プログラ
ムに従ってＶ−ＲＡＭに記憶されたキャラクタデ―タ等
のデ―タを読み出してその読出デ―タに基づいて画像デ
―タをドット単位で生成し、その画像デ―タをエンコ―
ダに供給してカラ―テ―ブルにおいて対応する色調を示
すＲＧＢデ―タに変換し、更にアナログのＲＧＢ信号に
変換した後、それをグラフィックスビデオ信号である複
合ビデオ信号にすることが行なわれている。

【０００３】このようなビデオ機器において、上記の如
く生成したグラフィックスビデオ信号と、ビデオディス
ク等の記録媒体の演奏により得られる動画又は静止画を
示す演奏ビデオ信号とを混合し、多彩な映像を得ること
が考えられている。この場合、生成される画像デ―タが
どのような種類の画像、例えば、人物等のキャラクタ部
分やその背景部分を示すデ―タであるかが判別され、そ
の判別結果に応じて演奏ビデオ信号及びグラフィックス
ビデオ信号のうちの一方のビデオ信号が選択出力される
ことになる。

【０００４】

【発明が解決しようとする課題】しかしながら、画像デ
―タが生成された後、その画像デ―タに対してグラフィ
ックスビデオ信号を発生するためにエンコ―ダにおいて
必要な時間と、画像の種類を選択するために必要な時間
とが異なるので、画面上の所望の位置でグラフィックス
ビデオ信号によるグラフィックス映像と演奏ビデオ信号
による演奏ビデオ映像とが合成されないという問題点が
生ずるのであった。例えば、図１に示すようにグラフィ
ックス映像Ｇの中に円形で演奏ビデオ映像Ｐを挿入する
場合に破線の位置が所望の位置であったに拘らずに、そ
れとは異なる実線の位置に演奏ビデオ映像Ｐが実際には
挿入され、ハッチング部分は演奏ビデオ映像により本来
隠れてしまうべきグラフィックス映像となったり、映像
ビデオ映像Ｐも表示部分がずれてしまい望ましくない映
像となる。

【０００５】そこで、本発明の目的は、画面内において
合成するグラフィックス映像と演奏ビデオ映像との適切
な位置合せをなすことができる映像合成エフェクト装置
を提供することである。

【０００６】

【発明を解決するための手段】本発明の映像合成エフェ
クト装置は、記録媒体の演奏により得られた演奏ビデオ
信号とデ―タ処理手段の処理結果に基づいて得られたグ
ラフィックスビデオ信号とを混合する映像合成エフェク
ト装置であって、画像デ―タを１画素単位で出力するデ
―タ出力手段と、デ―タ出力手段から出力された画像デ
―タをグラフィックスビデオ信号に変換する変換手段
と、デ―タ出力手段から出力された画像デ―タに基づい
て演奏ビデオ信号による映像及びグラフィックスビデオ
信号による映像のうちのいずれの映像を表示すべきか判
別してその判別結果を示す映像選択信号を発生する映像
判別手段と、映像選択信号を遅延させる遅延手段と、遅
延手段から出力される映像選択信号に応じて演奏ビデオ
信号とグラフィックスビデオ信号とを混合する混合手段
とを含み、その遅延手段の遅延時間が調整自在にされて
いることを特徴としている。

【０００７】

【作用】本発明の映像合成エフェクト装置においては、
デ―タ出力手段から出力された画像デ―タに基づいて発
生される映像選択信号が遅延手段によって遅延され、そ
の遅延手段の遅延時間が調整自在にされている。よっ
て、デ―タ出力手段からテスト用の画像デ―タを出力さ
せることにより、テスト用の画像デ―タがグラフィック
スビデオ信号に変換されて変換手段から出力された時点
にテスト用の画像デ―タに基づいた映像選択信号の発生
時点が一致するように遅延手段の遅延時間を手動により
又は自動的に調整することができる。

【０００８】

【実施例】以下、本発明の実施例を図面を参照しつつ詳
細に説明する。図２は本発明による映像合成エフェクト
装置を適用したビデオ機器を示している。このビデオ機
器においては、共通のデ―タバスＢ１及ひアドレスバス
Ｂ２が設けられ、そのバスＢ１，Ｂ２にはＣＰＵ１、Ｒ
ＯＭ２、ＲＡＭ３、ＶＤＣ（ビデオディスプレイコント
ロ―ラ）４、ＶＣＥ（ビデオコントロ―ルエンコ―ダ）
５及びデ―タセレクタ６が接続されている。ＣＰＵ１は
本ビデオ機器全体を制御するものであり、ＲＯＭ２に予
め書き込まれたプログラムに従って命令及びデ―タをバ
スＢ１，Ｂ２に出力する。ＲＯＭ２は本ビデオ機器に着
脱自在に設けられ、ＲＯＭ２には１又は複数プログラム
の他、そのビデオに必要なキャラクタデ―タ、フェ―ド
デ―タ等のデ―タが予め書き込まれている。ＲＡＭ３に
はＲＯＭ２から読み出されたデ―タや処理されたデ―タ
が一時的に記憶される。ＶＤＣ４はＶ（ビデオ）−ＲＡ
Ｍ１２に記憶すべきグラフィックスのための画像デ―タ
を供給すると共にＣＰＵ１からの命令に従ってＶ−ＲＡ
Ｍ１２にデ―タを書き込んだり、またＶ−ＲＡＭ１２か
ら必要な画像デ―タを読み出して出力する。

【０００９】ＶＤＣ４にはスプライトレジスタ４１、バ
ックグラウンドレジスタ４２及びプライオリティ回路４
３が設けられている。スプライトレジスタ４１には人
物、文字等のキャラクタ映像を示す８ビットの画像デ―
タがＶ−ＲＡＭ１２から読み出されて１ドット単位で保
持される。バックグラウンドレジスタ４２には背景映像
を示す８ビットの画像デ―タがＶ−ＲＡＭ１２から読み
出されて１ドット単位で保持される。プライオリティ回
路４３はＣＰＵ１から供給されるプライオリティ信号が
示す優先順位でレジスタ４１，４２に保持された画像デ
―タのいずれか１を選択的に出力するものである。スプ
ライトレジスタ４１が保持する画像デ―タは３つのスク
リ―ンのグラフィックス映像のうちのキャラクタ映像の
スクリ―ンＡのものであり、バックグラウンドレジスタ
４２が保持した画像デ―タは背景画像についての２つの
スクリ―ンＢ、Ｃのいずれか１である。表１に示すよう
にスクリ―ンＣの画像デ―タＶＤ０〜ＶＤ７は全て０で
あり、スクリ―ンＡ，Ｂの画像デ―タＶＤ０〜ＶＤ７は
Ｘで示されたように全て０でなく各々異なり一定してい
ない。最上位ビットＶＤ８はキャラクタ映像のスクリ―
ンＡでは１、背景画像のスクリ―ンＢ，Ｃでは０とされ
る。このＶＤ８は各レジスタ４１，４２でデ―タ出力の
際に付加されるものであり、結果として画像デ―タはＶ
ＤＣ４から９ビットとなってＶＣＥ５及び画像判別回路
７に出力される。なお、ＶＤＣ４の具体的な構成につい
ては特開昭６４−７８３１９号公報に開示されている。

【００１０】

【表１】

【００１１】ＶＣＥ５はカラ―テ―ブルメモリ５１、Ｒ
ＧＢ−Ｄ／Ａ変換回路５２及び同期信号発生回路５３を
備えいている。カラ―テ―ブルメモリ５１は画像デ―タ
に対応する色調を示すＲＧＢデ―タを例えば、２５６色
分記憶したカラ―テ―ブルを形成したＲＯＭからなり、
ＶＤＣ４から出力された画像デ―タに対応するＲＧＢデ
―タをＲＧＢ−Ｄ／Ａ変換回路５２に対して出力する。
ＲＧＢ−Ｄ／Ａ変換回路５２はＲＧＢデ―タをアナログ
ＲＧＢ信号に変換する。同期信号発生回路５３は分周器
から構成され基準クロック信号ＣＬＫを分周して水平同
期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣと、１画
素単位のドットクロック信号ＤＣＬＫと、水平同期信号
ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣよりパルス幅が
前後エッジにおいて広い水平ゲ―ト信号ＨＧＡＴＥ及び
垂直ゲ―ト信号ＶＧＡＴＥとを発生する。水平同期信号
ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及びドットクロッ
ク信号ＤＣＬＫはＶＤＣ４にタイミング信号として供給
される。水平ゲ―ト信号ＨＧＡＴＥ及び垂直ゲ―ト信号
ＶＧＡＴＥは後述のフェ―ドコントロ―ル回路１４に供
給される。また、同期信号発生回路５３からは水平同期
信号ＨＳＹＮＣがデ―タセレクタ６及びＲＧＢエンコ―
ダ８に供給され、更に、ビデオ信号源１０に垂直同期信
号に応じたリセット信号Ｖ−ＲＥＳＥＴが供給される。

【００１２】ＲＧＢ−Ｄ／Ａ変換回路５２から出力され
たアナログＲＧＢ信号はＲＧＢエンコ―ダ８に供給され
る。ＲＧＢエンコ―ダ８はアナログＲＧＢ信号を水平同
期信号ＨＳＹＮＣに応じて複合（コンポジット）ビデオ
信号に変換する。この変換後のビデオ信号はグラフィッ
クスビデオ信号として混合回路９に供給される。混合回
路９はビデオディスクプレ―ヤ等のビデオ信号源１０か
らの演奏ビデオ信号を減衰させるＡＴＴ９１と、エンコ
ーダ８からのグラフィックスビデオ信号を減衰させるＡ
ＴＴ９２と、後述するフェ―ドコントロ―ル回路１４に
よって中継されたフェ―ド制御デ―タＦＤ０〜ＦＤ５を
反転させるインバータ９３と、ＡＴＴ９１，９２の出力
ビデオ信号を加算する加算器９４とからなる。ＡＴＴ９
１の減衰度は供給されたフェ―ド制御デ―タＦＤ０〜Ｆ
Ｄ５に応じて変化し、ＡＴＴ９２の減衰度はインバータ
９３による反転データに応じて変化する。ＡＴＴ９１，
９２の出力信号が加算器９４を介してＣＲＴディスプレ
イ（図示せず）に供給される。なお、ＡＴＴ９１，９２
各々は例えば、ビデオ信号ラインに設けられたＶＣＡ
（電圧制御増幅器）と、フェ―ド制御デ―タ又は反転デ
―タをアナログ信号に変換して制御電圧としてＶＣＡに
供給するＤ／Ａ変換器とからなる。

【００１３】デ―タセレクタ６は２つのレジスタ６１，
６２と、そのレジスタ６１，６２に接続されたラッチ回
路６３，６４とを備えている。レジスタ６１にはＣＰＵ
１からデ―タバスＢ１及びアドレスバスＢ２を介してプ
ライオリティデ―タ及びアドレスデ―タが供給される。
アドレスデ―タによってレジスタ６１が指定されると、
そのレジスタ６１にプライオリティデ―タは保持され
る。プライオリティデ―タは４ビットＰ０〜Ｐ３からな
り、Ｐ０，Ｐ１は上記したスクリ―ンＡ〜Ｃとビデオ信
号源１０からの演奏ビデオ信号によるスクリ―ンＤとの
うちの優先表示順位を表わす優先テ―ブル信号である。
下記の表２はＰ０，Ｐ１に対応する優先表示順位を示し
ている。Ｐ２は優先表示順位の反転か否かを示し、Ｐ３
はフェ―ドを施さない領域をグラフィックス映像及び演
奏ビデオ映像のうちのいずれにするかを示し、これが６
ビットのフェ―ド停止デ―タとして後述の切替スイッチ
１４Ａ〜１４Ｆに供給される。なお、このプライオリテ
ィデ―タはプライオリティ回路４３に供給されるプライ
オリティ信号とは異なるものである。

【００１４】

【表２】

【００１５】レジスタ６２にはＣＰＵ１からデ―タバス
Ｂ１及びアドレスバスＢ２を介してフェ―ドデ―タ及び
アドレスデ―タが供給される。アドレスデ―タによって
レジスタ６２が指定されると、そのレジスタ６２に６ビ
ットのフェ―ドデ―タＦ０〜Ｆ５は保持される。レジス
タ６１，６２の保持デ―タは水平同期信号ＨＳＹＮＣに
応じて対応するラッチ回路６３，６４に更に保持され
る。ラッチ回路６３，６４の出力にはプライオリティ回
路１３及びフェ―ドコントロ―ル回路１４が接続されて
いる。

【００１６】画像判別回路７は供給される９ビットの画
像デ―タが上記したスクリ―ンＡ，Ｂ，Ｃのいずれに対
応するものであるかを判別するものである。画像デ―タ
ＶＤ０〜ＶＤ８のうちのＶＤ０〜ＶＤ７のビットの論理
和をとるＯＲ回路からなり、そのＯＲ回路の出力とＶＤ
８との２ビットが出力信号となる。その出力信号がプラ
イオリティ回路１３の制御信号となる。

【００１７】プライオリティ回路１３及びフェ―ドコン
トロ―ル回路１４は図３に示すように構成されている。
プライオリティ回路１３においては、４つのＮＯＲ回路
１３１〜１３４、ＯＲ回路１３５〜１３７、シフトレジ
スタ１３８、可変抵抗器ＶＲ１及びコンデンサＣ１から
なる積分回路１３９及び波形整形用のバッファアンプ１
４０が設けられている。ＮＯＲ回路１３１はプライオリ
ティデ―タのビットＰ０とＰ１との否定的論理和をと
り、ＮＯＲ回路１３２は画像判別回路７のビットＶＤ８
そのままの出力とビットＰ１との否定的論理和をとり、
ＮＯＲ回路１３３はビットＰ０と画像判別回路７による
ＶＤ０〜ＶＤ７のＯＲ出力との否定的論理和をとり、Ｎ
ＯＲ回路１３４はビットＰ１と画像判別回路７によるＶ
Ｄ０〜ＶＤ７のＯＲ出力との否定的論理和をとる。ＯＲ
回路１３５はＮＯＲ回路１３１，１３２の各出力の論理
和をとり、ＯＲ回路１３６はＮＯＲ回路１３３，１３４
の各出力の論理和をとり、ＯＲ回路１３７は更にＯＲ回
路１３５，１３６の各出力の論理和をとる。この構成の
論理回路により、ＯＲ回路１３７は演奏ビデオ映像のス
クリ―ンＤを優先するときには“１”を示す高レベル出
力となり、グラフィックス映像のスクリ―ンＡ〜Ｃのい
ずれかを優先するときには“０”を示す低レベル出力と
なり、これが演奏ビデオ映像及びグラフィックス映像の
うちのいずれを優先表示すべきかを示す映像選択信号と
なる。シフトレジスタ１３８は基準クロック信号ＣＬＫ
を計数して所定の時間だけＯＲ回路１３７の出力信号を
遅延させる。このシフトレジスタ１３８の出力信号は積
分回路１３９を介してバッファアンプ１４０に供給され
る。シフトレジスタ１３８、積分回路１３９及びバッフ
ァアンプ１４０は各映像の位置合せのために設けられ、
バッファアンプ１４０の出力信号が映像選択信号を遅延
させた信号としてフェ―ドコントロ―ル回路１４に供給
される。なお、積分回路１３９の可変抵抗器ＶＲ１の抵
抗値は手動操作によって変化されるようになっている。

【００１８】フェ―ドコントロ―ル回路１４において
は、ＥＸ（排他的）−ＯＲ回路１４１、ＯＲ回路１４
２，１４３、インバ―タ１４４、ＡＮＤ回路１４５及び
６つの切替スイッチ１４Ａ〜１４Ｆが設けられている。
ＥＸ−ＯＲ回路１４１はシフトレジスタ１３８の出力と
プライオリティデ―タのビットＰ２との排他的論理和を
とり、その出力がＯＲ回路１４３を介して切替スイッチ
１４Ａ〜１４Ｆにその切替制御信号として供給される。
ＯＲ回路１４２にはプライオリティデ―タのビットＰ３
が供給され、ＯＲ回路１４２の出力は切替スイッチ１４
Ａ〜１４Ｆの各固定接点ｂに供給される。切替スイッチ
１４Ａ〜１４Ｆの各固定接点ａにフェ―ドデ―タの各ビ
ットＦ０〜Ｆ５がその順に供給される。ＡＮＤ回路１４
５には水平ゲ―ト信号ＨＧＡＴＥ及び垂直ゲ―ト信号Ｖ
ＧＡＴＥが供給され、それら信号のいずれか一方が発生
しているときＡＮＤ回路１４５の出力は低レベルにな
る。ＡＮＤ回路１４５の出力信号はＯＲ回路１４２に供
給されると共にインバ―タ１４４を介してＯＲ回路１４
３に供給される。水平ゲ―ト信号ＨＧＡＴＥ及び垂直ゲ
―ト信号ＶＧＡＴＥの発生時に切替スイッチ１４Ａ〜１
４Ｆを強制的に固定接点ｂ側に切替させることにより、
水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに
フェ―ド動作の影響が及ばないようにしている。切替ス
イッチ１４Ａ〜１４Ｆの中継出力は混合回路９に供給さ
れる。

【００１９】かかる構成において、ＣＰＵ１は先ず、Ｒ
ＯＭ２から得られたプログラムに従ってＲＯＭ２から表
示色を示すカラ―デ―タ及び人物等のキャラクタデ―タ
を読み出してアドレスデ―タと共にＶＤＣ４に供給す
る。ＶＤＣ４は供給されたデ―タ毎にデ―タをそれに対
応するアドレスデ―タで指定されるＶ−ＲＡＭ１２の記
憶位置に記憶させる。

【００２０】ＶＤＣ４において、図示しないスプライト
アトリビュ―トテ―ブルバッファに記憶されたパタ―ン
番号及びスプライトカラ―が読み出され、それに基づい
てＶ−ＲＡＭ１２の記憶位置からカラ―デ―タ及びキャ
ラクタデ―タが読み出されてスプライトレジスタ４１に
１ドットの画像デ―タとして保持される。また、ラスタ
位置からアドレスデ―タが得られ、そのアドレスデ―タ
に応じたＶ−ＲＡＭ１２のカラ―デ―タ及びキャラクタ
デ―タが得られ、更にキャラクタデ―タによって定まる
アドレス位置からデ―タを得てカラ―デ―タと共にバッ
クグラウンドレジスタ４２に１ドットの画像デ―タとし
て保持される。スプライトレジスタ４１及びバックグラ
ウンドレジスタ４２の保持画像デ―タＶＤ０〜ＶＤ７は
随時、例えば、ドットクロック毎に更新されて変化す
る。このＶＤＣ４とＶ−ＲＡＭ１２との間におけるデ―
タ転送についての具体的な動作は上記した特開昭６４−
７８３１９号公報に開示されているので、ここでの詳細
な動作説明は省略する。

【００２１】ＣＰＵ１はＲＯＭ２に記憶されたプログラ
ムに従ってドットクロック信号ＤＣＬＫ毎にプライオリ
ティ信号を発生し、プライオリティ回路４３はプライオ
リティ信号が示す優先順位でレジスタ４１，４２に保持
された画像デ―タのいずれか１を選択的に出力する。画
像デ―タには上記したようにスクリ―ンＡ，Ｂ，Ｃに対
し予め定められた１ビットＶＤ８が各レジスタ４１，４
２でデ―タ出力の際に付加されるので、選択された画像
デ―タはＶＤ０〜ＶＤ８の９ビットとなってプライオリ
ティ回路４３から１ドット毎に出力される。

【００２２】ＶＤＣ４から出力された画像デ―タはカラ
―テ―ブルメモリ５１のカラ―テ―ブルによって対応す
るＲＧＢデ―タに変換された後、更にＲＧＢ−Ｄ／Ａ変
換回路５２によってアナログのＲＧＢ信号に変換され
る。このＲＧＢ信号はＲＧＢエンコ―ダ８を介してグラ
フィックスビデオ信号として混合回路９に供給される。
一方、ＣＰＵ１はＲＯＭ２に記憶されたプログラムに従
ってフェ―ドデ―タＦ０〜Ｆ５又はプライオリティデ―
タＰ０〜Ｐ３とアドレスデ―タとをデ―タセレクタ６に
適宜供給する。アドレスデ―タによりレジスタ６１が指
定されるとレジスタ６１にはプライオリティデ―タＰ０
〜Ｐ３が保持される。そのレジスタ６１に既にプライオ
リティデ―タが保持されていた場合には供給されたプラ
イオリティデ―タＰ０〜Ｐ３によって更新される。ラッ
チ回路６３には水平同期信号ＨＳＹＮＣが供給されるの
で、水平同期信号ＨＳＹＮＣの立上りに応じてラッチ回
路６３はレジスタ６１の保持プライオリティデ―タＰ０
〜Ｐ３を受け入れ、水平同期信号ＨＳＹＮＣの立上り時
に更新保持する。

【００２３】図４(a) に示すように水平同期信号ＨＳＹ
ＮＣが発生している場合において、図４(b) はカラ―バ
―スト信号の発生を示している。図４(c) は実際にＣＲ
Ｔディスプレイの画面に表示される期間Ｔを示してい
る。図５は図４における期間Ｔ１の部分におけるプライ
オリティデ―タの変化を拡大して示している。具体的に
は図５(a) はドットクロック信号ＤＣＬＫであり、図５
(b) は図４(a) と同様に水平同期信号ＨＳＹＮＣであ
る。図５(c) はレジスタ６１の保持デ―タがＣＰＵ１か
ら供給されるプライオリティデ―タＰ０〜Ｐ３によって
更新されるタイミングを示し、図５(d) は水平同期信号
ＨＳＹＮＣの立上り時におけるラッチ回路５３のデ―タ
更新タイミングを示している。すなわち、図５(c) にハ
ッチングで示した期間にレジスタ６１に保持されている
プライオリティデ―タＰ０〜Ｐ３に等しいデ―タが図５
(d) にハッチングで示した期間においてラッチ回路６３
において保持される。

【００２４】アドレスデ―タによりレジスタ６２が指定
されるとレジスタ６２にはフェ―ドデ―タＦ０〜Ｆ５が
保持される。上記したプライオリティデ―タの場合と同
様に、そのレジスタ６２に既にフェ―ドデ―タＦ０〜Ｆ
５が保持されていた場合には供給されたフェ―ドデ―タ
Ｆ０〜Ｆ５によって更新される。ラッチ回路６４には水
平同期信号ＨＳＹＮＣが供給されるので、水平同期信号
ＨＳＹＮＣの立上りに応じてラッチ回路６４はレジスタ
６２の保持フェ―ドデ―タＦ０〜Ｆ５を受け入れ、水平
同期信号ＨＳＹＮＣの立上り時に更新保持する。ラッチ
回路６４に保持されたフェ―ドデ―タＦ０〜Ｆ５は切替
スイッチ１４Ａ〜１４Ｆの固定接点ａに供給される。

【００２５】また、ＶＤＣ４から出力された画像デ―タ
に応じて画像判別回路７においてスクリ―ンＡ，Ｂ，Ｃ
が判別され、画像デ―タのビットＶＤ０〜ＶＤ７のＯＲ
出力と最上位ビットＶＤ８とからなる２ビットが判別結
果としてプライオリティ回路１３に供給される。例え
ば、ＶＤＣ４から出力された画像デ―タの最上位ビット
ＶＤ８が図５(e) に示すように、また、そのビットＶＤ
０〜ＶＤ７のＯＲ出力が図５(f) に示すように１ドット
毎に変化する場合には、画像判別回路７において図５
(g) に示す如くスクリ―ンＡ〜Ｃが判別される。

【００２６】プライオリティ回路１３においては、ラッ
チ回路６３に保持されたプライオリティデ―タのうちの
Ｐ０，Ｐ１、画像デ―タのビットＶＤ０〜ＶＤ７のＯＲ
出力及び最上位ビットＶＤ８に応じてドット毎にスクリ
―ンＡ〜Ｄのうちのいずれを優先表示させるべきである
か判別する。すなわち、ビットＶＤ０〜ＶＤ７のＯＲ出
力及び最上位ビットＶＤ８はＶＤＣ４から現時点におい
て新たに出力された画像デ―タがスクリ―ンＡ〜Ｃのう
ちのいずれの１のスクリ―ンであるかを示しているの
で、その１のスクリ―ンと演奏ビデオ映像のスクリ―ン
Ｄとのうちのいずれを優先表示するかがＰ０，Ｐ１の内
容から決定される。例えば、Ｐ０＝０，Ｐ１＝０なら
ば、表２から分かるように、ＶＤＣ４から出力された画
像デ―タが示すスクリ―ンがスクリ―ンＡ〜Ｃのいずれ
であってもスクリ―ンＤが優先される。Ｐ０＝１，Ｐ１
＝０で、出力された画像デ―タが示すスクリ―ンがスク
リ―ンＡであるならば、スクリ―ンＡがスクリ―ンＤよ
り優先される。また、Ｐ０＝０，Ｐ１＝１で、出力され
た画像デ―タが示すスクリ―ンがスクリ―ンＢであるな
らば、スクリ―ンＢがスクリ―ンＤより優先される。よ
って、ＯＲ回路１３７の出力レベルは図５(j) に示すよ
うにスクリ―ンＡ〜Ｃのいずれかのグラフィックス映像
Ｇが優先される場合には低レベルとなり、スクリ―ンＤ
の演奏ビデオ映像Ｐが優先される場合には高レベルとな
る。なお、図５(h) はＰ１が“０”を継続している状態
を示し、図５(i) は水平同期信号ＨＳＹＮＣの立上り時
にＰ０が“０”から“１”に反転した状態を示してい
る。

【００２７】ＯＲ回路１３７の出力信号である映像選択
信号はシフトレジスタ１３８及び積分回路１３９によっ
て遅延された後、その遅延された信号がバッファアンプ
１４０にて波形整形される。バッファアンプ１４０の出
力信号はフエ―ドコントロ―ル回路１４に供給される。
プライオリティデ―タのビットＰ２は優先表示順位の逆
転を示すとき“１”となり、逆転しないとき“０”とな
る。Ｐ２＝０で各ゲ―ト信号ＨＧＡＴＥ及びＶＧＡＴＥ
の非発生時ならば、プライオリティ回路１３の出力信号
はそのレベルが反転することなくＥＸ−ＯＲ回路１４１
及びＯＲ回路１４３を経て切替スイッチ１４Ａ〜１４Ｆ
に供給される。Ｐ２＝１で各ゲ―ト信号ＨＧＡＴＥ及び
ＶＧＡＴＥの非発生時ならば、プライオリティ回路１３
の出力信号はそのレベルがＥＸ−ＯＲ回路１４１にて反
転された後、ＯＲ回路１４３を経て切替スイッチ１４Ａ
〜１４Ｆに供給される。切替スイッチ１４Ａ〜１４Ｆは
ＯＲ回路１４３の出力レベルが高レベルにあるとき固定
接点ｂ側に切替られ、プライオリティデ―タのビットＰ
３を６ビットのフェ―ド制御デ―タＦＤ０〜ＦＤ５（全
てが０又は１）として中継する。一方、低レベルにある
とき固定接点ａ側に切替られ、ラッチ回路６４に保持さ
れたフェ―ドデ―タＦ０〜Ｆ５をフェ―ド制御デ―タＦ
Ｄ０〜ＦＤ５として混合回路９に中継する。

【００２８】混合回路９においては、演奏ビデオ信号を
減衰させるＡＴＴ９１の減衰度はフェ―ド制御デ―タＦ
Ｄ０〜ＦＤ５に応じて変化し、グラフィックスビデオ信
号を減衰させるＡＴＴ９２の減衰度はインバ―タ９３に
よる反転デ―タに応じて変化する。フェ―ド制御デ―タ
ＦＤ０〜ＦＤ５が完全透明状態の“００００００”を示
すならば、ＡＴＴ９２の減衰度が最低となりＡＴＴ９１
の減衰度が最高となり、グラフィックスビデオ信号がそ
のまま混合回路９から出力され、フェ―ド制御デ―タＦ
Ｄ０〜ＦＤ５が不透明状態“１１１１１１”を示すなら
ば、ＡＴＴ９２の減衰度が最高となりＡＴＴ９１の減衰
度が最低となり、演奏ビデオ信号がそのまま混合回路９
から出力される。よって、フェ―ド制御デ―タＦＤ０〜
ＦＤ５が透明度を増したデ―タであるほど、ＡＴＴ９１
の減衰度が上昇し、ＡＴＴ９２の減衰度が低下する。透
明度が大きくなるほど演奏ビデオ画像にグラフィックス
画像を重ね合せる具合が大きくなる。ＡＴＴ９１，９２
の出力信号が加算器９４を介してＣＲＴディスプレイに
供給され、ＣＲＴディスプレイの画面には例えば、動画
等の演奏ビデオ画像にグラフィックス画像が加えられた
映像が表示され、その映像は１画面において最大で１ラ
イン毎に演奏ビデオ画像とグラフィックス画像との混合
具合が変化する。

【００２９】プライオリティ回路１３の出力レベルが高
レベルである場合に、Ｐ２＝０で各ゲ―ト信号ＨＧＡＴ
Ｅ及びＶＧＡＴＥの非発生時ならば、スクリ―ンＤ、す
なわち演奏ビデオ映像が優先されるので、切替スイッチ
１４Ａ〜１４Ｆはプライオリティデ―タのビットＰ３を
６ビットのフェ―ド制御デ―タＦＤ０〜ＦＤ５として中
継する。これにより、プライオリティデ―タのビットＰ
３に応じて演奏ビデオ信号及びグラフィックスビデオ信
号のいずれか一方が出力される。例えば、Ｐ３＝０なら
ば、優先順位通りに演奏ビデオ信号がそのまま混合回路
９から出力され、Ｐ３＝１ならば、グラフィックスビデ
オ信号がそのまま混合回路９から出力される。一方、プ
ライオリティ回路１３の出力レベルが低レベルである場
合に、Ｐ２＝０で各ゲ―ト信号ＨＧＡＴＥ及びＶＧＡＴ
Ｅの非発生時ならば、スクリ―ンＡ〜Ｃのいずれか１の
スクリ―ンが優先されるので、切替スイッチ１４Ａ〜１
４Ｆはフェ―ドデ―タＦ０〜Ｆ５を中継出力し、フェ―
ドデ―タＦ０〜Ｆ５に応じた混合比で演奏ビデオ信号と
グラフィックスビデオ信号とが混合される。

【００３０】Ｐ２＝１で各ゲ―ト信号ＨＧＡＴＥ及びＶ
ＧＡＴＥの非発生時ならば、優先表示順位が逆転するの
で、プライオリティ回路１３の出力レベルが高レベルで
ある場合に、フェ―ドデ―タＦ０〜Ｆ５に応じた混合比
で演奏ビデオ信号とグラフィックスビデオ信号とが混合
され、プライオリティ回路１３の出力レベルが低レベル
である場合に、プライオリティデ―タのビットＰ３に応
じて演奏ビデオ信号およびグラフィックスビデオ信号の
いずれか一方が出力される。

【００３１】また、ゲ―ト信号ＨＧＡＴＥ又はＶＧＡＴ
Ｅの発生時にはＡＮＤ回路１４５の出力レベルが低レベ
ルになるので、その低レベル出力はインバ―タ１４４を
介して高レベル信号となってＯＲ回路１４３に供給され
る。よって、ＯＲ回路１４３の出力レベルはプライオリ
ティ回路１３の出力レベルに無関係に高レベルとなるの
で、混合回路９にはプライオリティデ―タのビットＰ３
が６ビットのフェ―ド制御デ―タＦＤ０〜ＦＤ５として
中継される。

【００３２】次に、映像の位置合せのために可変抵抗器
ＶＲ１の調整方法について説明する。この場合、ＲＯＭ
２としてテストデ―タが記録されたものが用いられる。
ＣＰＵ１はテスト開始指令の発生後、ＲＯＭ２から得ら
れたテストプログラムに従ってＲＯＭ２から表示色を示
すカラ―デ―タ及びキャラクタデ―タを読み出してアド
レスデ―タと共にＶＤＣ４に供給する。ＶＤＣ４は供給
されたデ―タ毎にデ―タをそれに対応するアドレスデ―
タで指定されるＶ−ＲＡＭ１２の記憶位置に記憶させ
る。その後、ＣＰＵ１はテストプログラムに従ってドッ
トクロック信号ＤＣＬＫ毎にＶＤＣ４にＶ−ＲＡＭ１２
からデ―タを読み出させてレジスタ４１にテスト用の画
像デ―タを保持させる。またＣＰＵ１はＡ＞Ｂ＞Ｃを示
すプライオリティ信号を発生し、プライオリティ回路４
３はプライオリティ信号が示すスクリ―ンＡを優先とす
るのでレジスタ４１に保持されたテスト用の画像デ―タ
を出力する。テスト用の画像デ―タは１Ｈ毎に水平同期
信号ＨＳＹＮＣの発生から所定のドット数後に単一色を
表示するものである。

【００３３】また、プライオリティデ―タとしてＰ０＝
１，Ｐ１＝０とされるデ―タが画像判別回路７に供給さ
れるので、プライオリティ回路１３においては１Ｈにお
いてスクリ―ンＡを示す画像デ―タ（実際にはＶＤ０〜
ＶＤ７のＯＲ出力及びＶＤ８）が供給されると、それに
応じてＯＲ回路１３７の出力レベルが図６(a) に示すよ
うに立下る。この立下り時をｔ1 とするとその立下り時
ｔ1 はシフトレジスタ１３７及び積分回路１３８により
遅延されてバッファアンプ１４０に供給されるので、バ
ッファアンプ１４０の出力レベルは図６(b) に示すよう
に立下り時ｔ2において立下る。一方、ＲＧＢエンコ―
ダ８から得られるグラフィックスビデオ信号は図６(c)
に示すようになり、時点ｔ3 からスクリ―ンＡのテスト
用の画像デ―タに対する信号成分が立上る。時点ｔ3 と
時点ｔ1 との差がＶＣＥ５においてテスト用の画像デ―
タに対してグラフィックスビデオ信号をＲＧＢエンコ―
ダ８を介して出力するために必要な時間にほぼ等しい。
よって、この図６(b) 及び(c) の信号波形を調整者はオ
シロスコ―プで観察して、立下り時ｔ2 が破線Ｅで示し
たように時点ｔ3 と同一時点になるように可変抵抗器Ｖ
Ｒ１を操作し、積分回路１３９による遅延時間を設定す
るのである。これにより、１の画像デ―タに対してグラ
フィックスビデオ信号及びフェ―ドデ―タの混合回路９
への供給時点を一致させることができ、グラフィックス
映像と演奏ビデオ映像との適切な位置合せをなすことが
できる。

【００３４】図７は本発明の他の実施例としてグラフィ
ックス映像と演奏ビデオ映像との適切な位置合せを自動
的になすことができるものを示している。この図７に示
した装置のプライオリティ回路１３においては、ＯＲ回
路１３７の出力にはシフトレジスタ２１が接続されてい
る。このシフトレジスタ２１はドットクロック信号ＤＣ
ＬＫを計数して異なる４つの遅延時間ＤＬ１〜ＤＬ４を
得て、ＯＲ回路１３７から供給される信号を遅延時間Ｄ
Ｌ１〜ＤＬ４だけ個別に遅延させて出力端子ＯＵＴ１〜
ＯＵＴ４から各々出力する。例えば、ＤＬ１＝４８０ns
ec、ＤＬ２＝４９０nsec、ＤＬ３＝５００nsec、ＤＬ４
＝５１０nsecである。その出力端子ＯＵＴ１〜ＯＵＴ４
には切替スイッチ２２が接続され、出力端子ＯＵＴ１〜
ＯＵＴ４の各出力信号のうちのいずれか１の信号が選択
的にフェ―ドコントロ―ル１４に中継される。切替スイ
ッチ２２の切替制御信号はＣＰＵ１から供給される。ま
た、この装置においては、ＲＧＢエンコ―ダ８の出力ビ
デオ信号、すなわちグラフィックスビデオ信号が供給さ
れるコンパレ―タ２３が設けられている。コンパレ―タ
２３はグラフィックスビデオ信号が所定値以上のとき高
レベル信号を発生する。この所定値はテスト用の画像デ
―タに対してＲＧＢエンコ―ダ８から出力されるグラフ
ィックスビデオ信号成分レベルより若干低く設定され
る。ＣＰＵ１には図１に示したバスＢ１及びＢ２を介し
て供給されるデ―タの他に同期信号ＨＳＹＮＣ、ドット
クロック信号ＤＣＬＫ、コンパレ―タ２３の出力信号及
びＯＲ回路１３７出力信号が供給される。その他の構成
は図２及び図３に示したものと同様である。

【００３５】この場合も、ＲＯＭ２としてテストデ―タ
が記録されたものが用いられ、テスト開始指令の発生後
に上記した可変抵抗器ＶＲ１の調整方法の場合と同様
に、ＶＤＣ４からはスクリ―ンＡを示すテスト用の画像
デ―タが１Ｈ毎に出力される。ＣＰＵ１はテスト開始指
令の発生後に割込み動作により水平同期信号ＨＳＹＮＣ
が立上りを監視しておき、図９(c) に示す如く水平同期
信号ＨＳＹＮＣが立上ると、それを検出して図８に示し
たル―チンを実行する。このル―チンにおいて、ＣＰＵ
１は先ず、計数値Ｎをリセットして０とし（ステップＳ
１）、ＯＲ回路１３７の出力信号レベルは立下ったか否
かを判別する（ステップＳ２）。

【００３６】ＯＲ回路１３７の出力信号レベルが図９
(d) に示すように立下ったならば、テスト用の画像デ―
タが供給されたので、ドットクロック信号ＤＣＬＫ（図
９(e))が立上ったか否かを判別する（ステップＳ３）。
ドットクロック信号ＤＣＬＫが立上ったならば、計数値
Ｎに１を加算する（ステップＳ４）。ステップＳ４の実
行後、コンパレ―タ２３の出力信号が立上ったか否かを
判別する（ステップＳ５）。ステップＳ３においてドッ
トクロック信号ＤＣＬＫが立上らならない場合もステッ
プＳ５を実行する。コンパレ―タ２３の出力信号レベル
が低レベルのままならば、ステップＳ３に戻る。一方、
図９(a）に示すようにグラフィックスビデオ信号が所定
値以上となり、コンパレ―タ２３の出力信号が図９(b)
に示すように立上って高レベルになったならば、テスト
用の画像デ―タに対応するグラフィックスビデオ信号成
分がエンコ―ダ８から出力された訳であるので、そのと
きの計数値ＮはＯＲ回路１３７の出力信号の立下り時点
ｔ4 からコンパレ―タ２３の出力信号の立上り時点ｔ5
まで時間的長さＴ2 を示す。よって、ＣＰＵ１は計数値
Ｎに対応する切替制御信号を発生する（ステップＳ
６）。例えば、計数値Ｎが０〜２ならば出力端子ＯＵＴ
１、Ｎが３〜４ならば出力端子ＯＵＴ２、Ｎが５〜６な
らば出力端子ＯＵＴ３、Ｎが７以上ならば出力端子ＯＵ
Ｔ４がスイッチ２２によって選択されるように切替制御
信号を発生する。これにより、プライオリティ回路１３
の出力信号に対する適切な遅延時間が得られ、時間差ｔ
5 −ｔ4 が自動的に減少されることになり、映像の位置
合せテストが終了する。

【００３７】なお、テスト用の画像デ―タは装置に設け
られたキ―の操作による指示により発生させても良く、
またＲＯＭ２に記録されたプログラムによりＣＰＵ１に
おいて予め設定されたタイミングで自動的に発生させる
ことも可能である。また、映像の位置合せテストはビデ
オ機器への電源投入時、ＲＯＭ２の交換後の一定時間、
又はビデオ機器のポ―ズ状態にある時に自動的に開始し
ても良い。

【００３８】上記したＲＯＭ２はテストプログラム専用
のものではなく、本来のグラフィックス映像用のプログ
ラムと共にテストプログラムを予め記憶させたものでも
良い。更に、ＲＯＭ２としては記憶素子に限らず、ＣＤ
−ＲＯＭ等の記録媒体を用いても良い。また、上記した
実施例においてはＲＯＭ２は着脱自在な場合について示
したが、テストデ―タが記録されたＲＯＭを装置内に別
途設けても良い。

【００３９】

【発明の効果】以上の如く、本発明の映像合成エフェク
ト装置においては、デ―タ出力手段から出力された画像
デ―タに基づいて発生される映像選択信号が遅延手段に
よって遅延され、その遅延手段の遅延時間が調整自在に
されている。そのデ―タ出力手段からテスト用の画像デ
―タを出力させることにより、それがグラフィックスビ
デオ信号に変換されて変換手段から出力された時点にテ
スト用の画像デ―タに基づいた映像選択信号の発生時点
が一致するように遅延手段の遅延時間を手動により又は
自動的に調整することができる。よって、画像デ―タに
対してグラフィックスビデオ信号を発生するためにエン
コ―ダにおいて必要な時間と、画像の種類を選択するた
めに必要な時間とが異なっても画面内において合成する
グラフィックス映像と演奏ビデオ映像との適切な位置合
せをなすことができる。

【図面の簡単な説明】

【図１】グラフィックス映像と演奏ビデオ映像との位置
ずれを示す図である。

【図２】本発明の実施例を示すブロック図である。

【図３】図２の装置内のプライオリティ回路及びフェ―
ドコントロ―ル回路の具体的構成を示すブロック図であ
る。

【図４】図２の装置の各部の動作波形を示す図である。

【図５】図２の装置の各部の動作状態を示す図である。

【図６】図３の装置の各部の動作状態を示す図である。

【図７】本発明の他の実施例を示すブロック図である。

【図８】図７の装置中のＣＰＵの動作を示すフロ―図で
ある。

【図９】図７の装置の各部の動作状態を示す図である。

【主要部分の符号の説明】

１ＣＰＵ２ＲＯＭ４ＶＤＣ５ＶＣＥ６デ―タセレクタ９混合回路１２Ｖ−ＲＡＭ１３プライオリティ回路１４フェ―ドコントロ―ル回路

【手続補正書】

【提出日】平成４年７月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】

【表１】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【表２】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図３】

【図２】

【図４】

【図５】

【図６】

【図７】

【図９】

【図８】

Claims

【特許請求の範囲】

【請求項１】記録媒体の演奏により得られた演奏ビデ
オ信号とデ―タ処理手段の処理結果に基づいて得られた
グラフィックスビデオ信号とを混合する映像合成エフェ
クト装置であって、画像デ―タを１画素単位で出力する
デ―タ出力手段と、前記デ―タ出力手段から出力された
画像デ―タを前記グラフィックスビデオ信号に変換する
変換手段と、前記デ―タ出力手段から出力された画像デ
―タに基づいて前記演奏ビデオ信号による映像及び前記
グラフィックスビデオ信号による映像のうちのいずれの
映像を表示すべきか判別してその判別結果を示す映像選
択信号を発生する映像判別手段と、前記映像選択信号を
遅延させる遅延手段と、前記遅延手段から出力される映
像選択信号に応じて前記演奏ビデオ信号と前記グラフィ
ックスビデオ信号とを混合する混合手段とを含み、前記
遅延手段の遅延時間が調整自在にされていることを特徴
とする映像合成エフェクト装置。
【請求項２】前記デ―タ出力手段は１水平走査期間に
おいて水平同期信号の発生から所定時間経過後にテスト
用の画像デ―タを出力することを特徴とする請求項１記
載の映像合成エフェクト装置。
【請求項３】前記デ―タ出力手段から出力されたテス
ト用の画像デ―タに対応して前記映像判別手段から映像
選択信号が出力された時点を検出して第１検出信号を発
生する手段と、前記テスト用の画像デ―タに対応してグ
ラフィックスビデオ信号が前記交換手段から出力された
時点を検出して第２検出信号を発生する手段と、前記第
１検出信号の発生時点から前記第２検出信号の発生時点
までの時間的長さを計数する計数手段と、前記計数手段
の計数結果に応じて前記遅延手段の遅延時間を変化させ
る制御手段とを有することを特徴とする請求項１記載の
映像合成エフェクト装置。