JP2003076356A - 表示制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリのアクセス時に起こる消費電流の増加
を抑制し、電源電圧の変動により起こる不安定な回路動
作を防ぎ、色むらや歪みを生じない画像データを出力す
る、安定した動作が可能な表示制御回路を提供する。 【解決手段】 画像データを分割して格納するＲＡＭ３
１〜３ｎと、各ＲＡＭ３１〜３ｎのアクセスタイミング
が重ならないように、各ＲＡＭ３１〜３ｎから画像デー
タを読み出す時分割制御を行うタイミング制御回路１
と、各ＲＡＭ３１〜３ｎから画像データが読み出される
とデータ加工を行い出力する出力制御回路５を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像データのメ
モリアクセス動作等の影響を受けず、表示装置の画面上
に画像歪みなどを生じさせない、安定した画像表示を可
能にする表示制御回路に関するものである。

【０００２】

【従来の技術】図７は従来の表示制御回路を示す構成図
である。図において、２０１は入力された表示クロック
信号から基本クロック信号、及びメモリアクセスに関す
る制御信号を生成し、表示制御回路全体の動作タイミン
グを制御するタイミング制御回路である。２０２はタイ
ミング制御回路２０１で生成される基本クロック信号に
同期して動作し、タイミング制御回路２０１を介して入
力された垂直同期信号と水平同期信号から、表示する画
面上の位置を順次検出し、この画面上（画像中）の位置
に対応する画像データをＲＡＭ２０３から読み出させる
表示位置検出回路である。２０３は画像データ・色情報
を格納するＲＡＭである。２０５はＲＡＭ２０３から読
み出された画像データと色情報を、表示位置検出回路２
０２から出力された画面上の位置に関するデータに基づ
いて、ＣＲＴやＬＣＤ等の画像形成装置で表示可能なデ
ータに加工し、当該画像形成装置へ出力する出力制御回
路である。

【０００３】次に動作について説明する。図８はタイミ
ング制御回路２０１で生成される各信号のタイミング関
係を示す説明図である。図８に示したタイミングチャー
トは、図の左側から右方向に時間経過を表している。図
において示した信号は、外部から表示制御回路へ入力さ
れる表示クロック信号と、タイミング制御回路２０１に
よって生成される各信号によって制御され、データを読
み出す際のＲＡＭ２０３のアクセス信号と、タイミング
制御回路２０１によって制御され、ＲＡＭ２０３から読
み出されたデータを出力制御回路２０５に取り込ませる
ラッチ信号である。表示制御回路は外部との入出力動作
を、前記表示クロック信号に同期させて行う。

【０００４】表示位置検出回路２０２に垂直、及び水平
同期信号が入力されると、表示画面上の位置に対応する
画像データがＲＡＭ２０３から読み出される。この画像
データ読み出しタイミングは、タイミング制御回路２０
１で生成されたＲＡＭアクセス信号によって制御され
る。この信号がアクティブとなると、ＲＡＭ２０３は図
示した時間ｔ０〜ｔ１、及び時間ｔ２〜ｔ３の間アクセ
ス状態となる。ＲＡＭ２０３がアクセス状態の間に、タ
イミング制御回路２０１は、ラッチ信号を出力制御回路
２０５へ出力し、ＲＡＭ２０３から画像データを出力制
御回路２０５へ取り込ませる。

【０００５】図８には、垂直、及び水平同期信号が当該
回路に入力されてから、加工処理された画像データが出
力制御回路２０５から出力されるまでを、１サイクルと
して示したが、この１サイクル中にＲＡＭ２０３から画
像データが読み出される動作は一度（時間ｔ０〜ｔ１の
間）だけ行われる。この時間ｔ０〜ｔ１の間はＲＡＭ２
０３がアクセス状態になるため、ＲＡＭ２０３の消費電
流が増加し、表示制御回路全体の消費電流も大きくな
る。画素や色種類に関するデータの増加に伴って、ＲＡ
Ｍ２０３の記憶容量が大きくなると、アクセス時の消費
電流も大きくなり、大容量のＲＡＭほど、図示した時間
ｔ０〜ｔ１のアクセス時と、例えば時間ｔ１〜ｔ２の非
アクセス時の消費電流値の差が大きくなる。

【０００６】

【発明が解決しようとする課題】従来の表示制御回路は
以上のように構成されているので、ＲＡＭ２０３のアク
セス時と非アクセス時の消費電流値が大きく変動し、表
示制御回路全体の電源電圧が変動する障害が起こり、回
路動作に影響を与えることから、結果として歪みなどを
生じた画像データを画像形成装置へ出力してしまうとい
う課題があった。

【０００７】この発明は、上記のような課題を解決する
ためになされたもので、容量の大きな画像データに対応
しながら、回路動作によって消費電流が大きく変動せ
ず、安定した動作で画像データを出力する表示制御回路
を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る表示制御
回路は、分割された画像データを格納する記憶手段と、
同期信号から検出した表示位置に対応する分割された画
像データの読み出しを記憶手段へ指示する表示位置検出
手段と、記憶手段から読み出された分割された画像デー
タを各々保持する複数の保持手段と、記憶手段から分割
された画像データを読み出すタイミングと、各保持手段
に保持させるタイミングを時分割制御するタイミング制
御手段とを備えたものである。

【０００９】この発明に係る表示制御回路は、記憶手段
の格納領域を複数に分割し、それぞれの格納領域に分割
された画像データを格納したものである。

【００１０】この発明に係る表示制御回路は、記憶手段
が分割された画像データをそれぞれ格納する複数個から
なるものである。

【００１１】この発明に係る表示制御回路は、各保持手
段から画像データを入力し、この画像データをパラレル
データからシリアルデータへ変換して出力する出力制御
手段を備えたものである。

【００１２】この発明に係る表示制御回路は、出力制御
手段はシリアルデータを表示制御回路が接続される画像
形成装置に適した信号へ変換して出力するものである。

【００１３】この発明に係る表示制御回路は、文字コー
ドと色コードとを格納するＲＡＭと、文字コードと対応
する分割された文字データを格納するＲＯＭと、同期信
号から検出した表示位置に対応する文字コードと色コー
ドの読み出しをＲＡＭへ指示する表示位置検出手段と、
ＲＡＭから読み出された文字コードに対応してＲＯＭか
ら読み出された分割された文字データを各々保持する複
数の保持手段と、ＲＯＭから文字データを読み出し、各
保持手段に保持させるタイミングを時分割制御するタイ
ミング制御手段と、ＲＡＭから読み出された色コードと
各保持手段に保持された画像データとを取り込み、画像
形成が可能なデータに加工する出力制御手段とを備えた
ものである。

【００１４】この発明に係る表示制御回路は、ＲＯＭの
格納領域を複数に分割し、それぞれの格納領域に分割さ
れた画像データを格納したものである。

【００１５】この発明に係る表示制御回路は、ＲＯＭが
分割された画像データをそれぞれ格納する複数個からな
るものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
表示制御回路の構成を示す構成図である。図において、
１は垂直同期信号（同期信号）、水平同期信号（同期信
号）、表示クロック信号（同期信号）が表示制御回路外
部から入力され、この表示クロック信号から表示制御回
路全体の動作タイミングを同期させる基本クロック信号
を生成するタイミング制御回路（タイミング制御手段）
である。２は基本クロック信号に同期して動作し、タイ
ミング制御回路１を介して入力された垂直同期信号と水
平同期信号から画面上の位置を検出し、この位置に対応
する画像データを各ＲＡＭから読み出させる表示位置検
出回路（表示位置検出手段）である。３１〜３ｎは画像
データを複数の領域に分割して、それぞれ格納している
ＲＡＭ（記憶手段）、４１〜４ｎはＲＡＭ３１〜ＲＡＭ
３ｎそれぞれから読み出された各画像データを保持する
ラッチ（保持手段）、５はラッチ４１〜ラッチ４ｎに分
割保持されている画像データを取り込み、ＣＲＴ、ＬＣ
Ｄ等の画像形成装置で表示可能なデータへ加工して出力
する出力制御回路（出力制御手段）である。

【００１７】次に動作について説明する。実施の形態１
による表示制御回路は、外部との入出力動作を表示クロ
ック信号に同期させて行う。また、表示制御回路を構成
する各回路は、タイミング制御回路１によって、表示ク
ロック信号から生成される基本クロック信号に同期させ
て動作する。図２は外部から入力される表示クロック信
号、タイミング制御回路１で生成されるＲＡＭ３１〜Ｒ
ＡＭ３ｎのアクセス信号、ラッチ４１〜ラッチ４ｎのラ
ッチ信号、及び出力制御回路５へのラッチ信号につい
て、それぞれのタイミング関係を示す説明図である。以
下、図示した信号に基づいて各回路の動作を説明する。

【００１８】タイミング制御回路１は、外部から入力さ
れた表示クロック信号から基本クロック信号を生成し、
この基本クロック信号に同期させて自ら備える、あるい
は別途設けられるシフト回路（図示省略）を用いて、Ｒ
ＡＭ３１〜３ｎのアクセスタイミングを調整し、それぞ
れのＲＡＭ３１〜３ｎに送るアクセス信号を生成する。
各ＲＡＭ３１〜３ｎのアクセスタイミングは図２に示し
たように、アクセス可能にアクティブとなるタイミング
が、他のＲＡＭと重ならないように各アクセス信号が調
整される。ここで例示したものは、ＲＡＭ３１からＲＡ
Ｍ３ｎへ、順次アクセスするように制御が行われる。

【００１９】表示位置検出回路２は、タイミング制御回
路１を介して外部から入力された、垂直同期信号と水平
同期信号、及び表示クロック信号から各画像データの表
示位置を検出し、この表示位置に対応する画像データを
判断して、この画像データが格納されているアドレスへ
アクセスする。例えば、表示位置検出回路２がＲＡＭ３
１のアドレスへアクセスすると、ＲＡＭ３１は、指示さ
れたアドレスに記憶されているデータを読み出し、タイ
ミング制御回路１から入力されているＲＡＭ３１アクセ
ス信号がアクティブの間、このデータをラッチ４１へ出
力する。タイミング制御回路１はＲＡＭ３１アクセス信
号をアクティブにしておき、この間にラッチ４１信号を
アクティブに反転する。アクティブにされたラッチ４１
信号を入力したラッチ４１は、このときＲＡＭ３１から
出力されているデータを入力し保持する。

【００２０】次に、タイミング制御回路１は、ＲＡＭ３
２アクセス信号をアクティブにし、この信号を受けたＲ
ＡＭ３２は、前記ＲＡＭ３１の説明と同様に表示位置検
出回路２により指示されたアドレスのデータを読み出
し、ラッチ４２へ出力する。タイミング制御回路１は、
ＲＡＭ３２アクセス信号をアクティブにしている間に、
ラッチ４２信号をアクティブに反転し、このラッチ４２
信号を受けたラッチ４２は、ＲＡＭ３２から出力されて
いるデータを入力し保持する。タイミング制御回路１
は、ＲＡＭ３１からＲＡＭ３ｎまで独立したタイミング
で制御し、これらに記憶されているデータを、ラッチ４
１からラッチ４ｎに順次保持させる。このとき、各ＲＡ
Ｍ３１〜３ｎから読み出されるデータは、表示位置検出
回路２がアクセスするアドレスによって決定される。

【００２１】タイミング制御回路１は、一連の分割され
た画像データが読み出され、ラッチ４１からラッチ４ｎ
に各データラッチが完了すると、出力制御回路５へラッ
チ信号を送り、各ラッチ４１〜４ｎの内容を入力させ
る。出力制御回路５は、各ラッチ４１〜４ｎから入力さ
れた分割された画像データを加工し、表示画面を構成す
るようにデータをまとめ、画像形成装置へ出力する。

【００２２】一連の垂直同期信号、及び水平同期信号が
入力されてから、各ＲＡＭ３１〜３ｎに記憶されている
画像データが読み出され、出力制御回路５へ一まとまり
の画像データが各ラッチ４１〜４ｎから入力されるまで
を１サイクルの処理動作とした場合、この１サイクル内
で各ＲＡＭ３１〜３ｎに記憶されているデータが、時分
割にタイミング制御回路１によって読み出す制御がなさ
れ、この後各ラッチ４１〜４ｎに保持されて同時に出力
制御回路５へ入力される。ここで、画像データを分割し
て記憶させた各ＲＡＭ３１〜３ｎは、物理的にハードウ
ェアによって分割されたデータをそれぞれ記憶させたも
ので、ＲＡＭ３１〜３ｎの制御を行う各回路の仕様・構
成によってデータ記憶の態様が決定される。

【００２３】例えば、１ドットの画像データを９つの要
素（Ｒ０〜Ｒ２、Ｇ０〜Ｇ２，Ｂ０〜Ｂ２）で表す場合
は、それぞれ要素別に、９つの領域に分割したＲＡＭに
記憶させる。図１に基づいて例示すると、ＲＡＭ３１を
Ｒ（Ｒｅｄ）０用メモリ、ＲＡＭ３２をＲ１用メモリ、
ＲＡＭ３３をＲ２用メモリ、ＲＡＭ３４をＧ（Ｇｒｅｅ
ｎ）０用メモリ、ＲＡＭ３５をＧ１用メモリ、ＲＡＭ３
６をＧ２用メモリ、ＲＡＭ３７をＢ（Ｂｌｕｅ）０用メ
モリ、ＲＡＭ３８をＢ１用メモリ、ＲＡＭ３９をＢ２用
メモリとし、１つのＲＡＭについてアドレスを分割し
て、それぞれのメモリとして用いる。例えば、Ｒ０用メ
モリは１０００Ｈ〜、Ｒ１用メモリは２０００Ｈ〜、Ｒ
２用メモリは３０００Ｈ〜、Ｇ０用メモリは４０００Ｈ
〜、Ｇ１用メモリは５０００Ｈ〜、Ｇ２用メモリは６０
００Ｈ〜、Ｂ０用メモリは７０００Ｈ〜、Ｂ１用メモリ
は８０００Ｈ〜、Ｂ２用メモリは９０００Ｈ〜（Ｈは１
６進数を示す）のようにアドレスを分割して使用する。

【００２４】また、ここでは１つのＲＡＭについて、ア
ドレスを分割して用いるように構成したものを例示した
が、複数個のＲＡＭを備え、同様の作用効果が得られる
ように構成してもよい。この場合もアドレスを割り振る
ことで、個々のＲＡＭを識別することができる。なお、
これらメモリのアドレスや画像データの分割方法は一例
であり、同様な作用効果を得られるものであればどのよ
うなものでもよく、ここに例示したものに限定されな
い。

【００２５】次に、分割された画像データが入力される
出力制御回路５について説明する。図３は、出力制御回
路５の一例を示す構成図である。図において、６１〜６
ｎはパラレル形式のデータをシリアル形式のデータへ変
換するパラレルシリアル変換回路、７１〜７ｎは論理積
（ＮＡＮＤ）回路のゲートである。

【００２６】例えば、ＲＡＭ３１のアドレス１０００Ｈ
には、１６ビットの画像データが記憶される。アドレス
１０００Ｈの１６ビットのデータは、表示画面上の１６
ドット分の要素Ｒ０に関するデータである。また、ＲＡ
Ｍ３２のアドレス２０００Ｈには、１６ドット（１６ビ
ット）分のＲ１に関するデータが記憶されている。この
ように、各ＲＡＭ３１〜３ｎにはアドレス毎に１６ドッ
ト分の画像領域のデータが記憶されている。また、各Ｒ
ＡＭ３１〜３ｎの下位アドレスを揃え、即ち、所定の下
位数ビットを同一の値として、同じドットに関する各要
素Ｒ０〜Ｂ２を関連付けて記憶させる。全ＲＡＭ３１〜
３ｎからデータを読み出す場合、下位アドレスを揃えて
指定することで同一ドットの各要素を示すデータが、そ
れぞれのＲＡＭ３１〜３ｎから読み出されることにな
る。

【００２７】各ＲＡＭ３１〜３ｎからは、アドレスごと
（１６ビットごと）の画像データが、それぞれのラッチ
４１〜４ｎへ１６ビットのパラレルバスを介して送られ
る。各ラッチ４１〜４ｎは１６ビットのデータをラッチ
可能なもので、例えば、図１のラッチ４１から出力され
る１６ビットのパラレルデータは、図３に示すパラレル
シリアル変換回路６１へ入力される。また、ラッチ４２
の出力はパラレルシリアル変換回路６２へ入力され、ラ
ッチ４ｎとパラレルシリアル変換回路６ｎまで同様に接
続・構成される。パラレルシリアル変換回路６１から出
力されるシリアルデータは、ゲート７１を介して出力制
御回路５の外部へ出力される。また、パラレルシリアル
変換回路６２の出力はゲート７２を介して出力制御回路
５外部へ出力され、パラレルシリアル変換回路６ｎとゲ
ート７ｎまで同様に構成される。

【００２８】あるアドレスについて、その内容である１
６ビットデータがＲＡＭ３１〜３ｎのからパラレル形式
で読み出され、当該ラッチ４１〜４ｎに保持される。こ
の後、タイミング制御回路１は、出力制御回路５へ、画
像形成に必要なデータが揃ったことを知らせるラッチ信
号を送る。図２では、ここまでの動作を１サイクルとし
て示している。この後、出力制御回路５が画像形成装置
等へ各画像データを出力するまで（パラレルシリアル変
換など）の処理を、次の１サイクルで行う。

【００２９】前記ラッチ信号を受けた出力制御回路５
は、それぞれのパラレルシリアル変換回路６１〜６ｎを
用いて、パラレル形式の画像データをシリアル形式のデ
ータへ変換させる。このシリアルデータは、例えば、パ
ラレルシリアル変換回路６１の出力はゲート７１へ入力
され、ゲート７１に加えられる外部からの信号によっ
て、出力制御回路５からの出力の有無（オン／オフ）が
制御される。この外部からの信号は、図示されない上位
の制御手段等によってレジスタ等に設定され、その内容
に基づいて、各パラレルシリアル変換回路６１〜６ｎの
出力ごとに制御が行なわれるものである。

【００３０】次に、図４の構成図に示す、出力制御回路
５の他の一例について説明する。図３に示した出力制御
回路５の一例と同一部分には同じ符号を用い、その詳細
な説明を省略する。図において、８１〜８ｎはシリアル
形式のデジタルデータをアナログ信号に変換するＤＡコ
ンバータ（以下、ＤＡＣと記載する）である。図４で
は、Ｒｅｄアナログ信号出力を行うＤＡＣ８１、Ｇｒｅ
ｅｎアナログ信号出力を行うＤＡＣ８２、Ｂｌｕｅアナ
ログ信号出力を行うＤＡＣ８ｎを図示したが、画像形成
装置の構成に応じて、その種類、個数を変えて備えても
よい。

【００３１】図３に示した出力制御回路は、１サイクル
に１６ビットのシリアルデータを、画像のドット要素ご
とに出力するものであったが、図４の出力制御回路５で
は、アナログのＲＧＢ信号を出力するように構成したも
ので、出力制御回路５に接続される画像形成装置等の仕
様などに合わせ、その出力様式を変更したものである。

【００３２】以上の説明では、１つのドットについて９
つの要素（ビット）を設定し、また、複数のメモリへ分
割して記憶する際に、１つのアドレスに１６ビット（１
６ドット）ごと画像領域を分割したものを例示した。ま
た、この実施の形態１による表示制御回路は、１６ビッ
トのシリアルデータを出力することを主眼においたもの
で、１サイクルの出力を１６ビット毎としたことから、
１サイクルは基本クロック信号が１６クロック分最小限
必要になる。そこで、ここに例示したものは図２に示し
たように、１サイクルを１６クロック信号とし、１サイ
クルで各メモリからデータを順次読み出し、次の１サイ
クルでパラレルデータをシリアルデータへ変換して出力
するように動作制御が行われるようにした。なお、１６
ビット（１６ドット）ごとに分割するデータや、１ドッ
トの画素について９ビットの要素を設け、これに対応さ
せて複数のメモリを備えることに限定されず、同様な作
用効果を得られるものであれば、この他の条件でデータ
を分割格納し、これに対応する構成としてもよい。

【００３３】以上のように、実施の形態１によれば、複
数の領域に分割したＲＡＭへ画像データを分割して格納
しておき、各ＲＡＭの領域から同時に読み出しを行わな
いようにタイミングを制御し、必要なデータが全て読み
出されて保持されると、シリアルデータとして出力する
ように構成したので、ＲＡＭの各領域から読み出し動作
を行うアクセス時間を均等に分割することができ、順次
データ読み出しが行われることでメモリアクセス時の消
費電流の増加が抑えられ、回路全体の消費電流値の変動
が小さくなることから、安定した動作により画像形成時
に色むらや歪みなどを生じない画像データを出力するこ
とができる効果が得られる。

【００３４】実施の形態２．図５はこの発明の実施の形
態２による表示制御回路を示す構成図である。実施の形
態１で説明した表示制御回路と同様、または相当する部
分には同じ符号を用い、その詳細な説明を省略する。こ
こでは実施の形態１で説明した表示制御回路と異なる部
分について説明し、タイミング制御回路１と同様に構成
されたタイミング制御回路（タイミング制御手段）１
ａ、表示位置検出回路２と同様に構成された表示位置検
出回路（表示位置検出手段）２ａの詳細な説明を省略す
る。図において、９は表示する１画面分の文字コード
（文字フォント、文字サイズ等を指定するコード）及び
色コードを格納しているＲＡＭ、１０１〜１０ｎは１文
字分のデータについて分割した各データをそれぞれ格納
するＲＯＭである。なお、ＲＯＭ１０１〜１０ｎは、１
つのＲＯＭの記憶領域を分割したもので、実施の形態１
で説明したＲＡＭ３１〜３ｎと同様にアドレス等を区分
けして用いるようにしたものである。

【００３５】ＲＡＭ９は表示位置検出回路２ａが入力側
に接続され、出力側には各ＲＯＭ１０１〜ＲＯＭ１０ｎ
の入力側が接続される。ＲＯＭ１０１の出力側にはラッ
チ４１が接続され、ＲＯＭ１０２にはラッチ４２が接続
され、同様にＲＯＭ１０ｎからラッチ４ｎまで接続構成
されている。ラッチ４１〜ラッチ４ｎの出力側は実施の
形態１と同様に出力制御回路５が接続されている。

【００３６】次に動作について説明する。図６はタイミ
ング制御回路１ａに入力される表示クロック信号と、タ
イミング制御回路１ａによって表示クロック信号から生
成された基本クロック信号（図示省略）に基づいて生成
される各制御信号のタイミング関係を示す説明図（タイ
ミングチャート）で、この図を用いて各動作を説明す
る。なお、表示クロック信号は実施の形態１で説明した
ように、表示制御回路外部から供給される信号で、当該
表示制御回路が含まれる装置全体の動作を司るものであ
る。

【００３７】初めに、この実施の形態２による表示制御
回路の基本的な動作を説明する。タイミング制御回路１
ａは、外部から垂直同期信号と、水平同期信号と、表示
クロック信号が入力され、前記表示クロック信号から生
成した基本クロック信号に基づいて、タイミング制御回
路１ａ内部または外部に備えられたシフト回路によって
ＲＡＭ９の動作タイミングを制御するＲＡＭアクセス信
号、各ＲＯＭ１０１〜１０ｎの動作タイミングを制御す
るＲＯＭ１０１アクセス信号〜ＲＯＭ１０ｎアクセス信
号、各ラッチ４１〜４ｎの動作タイミングを制御するラ
ッチ４１信号〜ラッチ４ｎ信号、出力制御回路５の動作
タイミングを制御するラッチ信号を生成し各当該回路へ
出力する。

【００３８】表示位置検出回路２ａは、タイミング制御
回路１ａを介して垂直同期信号と水平同期信号と表示ク
ロック信号を入力し、これら信号から画面の表示位置を
検出する。また、検出した表示位置に対応する（表示す
る）文字コード及び色コードが格納されているＲＡＭ９
のアドレスを適宜指示する。表示位置検出回路２ａにア
ドレスを指示されたＲＡＭ９は、当該アドレスに格納さ
れている文字コード、また色コードを読み出し、この文
字コードに対応する文字データ（文字フォントパターン
等）が格納されているＲＯＭ１０１〜１０ｎへアクセス
する。ここで、ＲＡＭ９から読み出される文字コードは
ＲＯＭ１０１〜１０ｎのアドレスを示すものである。Ｒ
ＡＭ９から読み出されたアドレスに格納されている文字
データは、ＲＯＭ１０１〜１０ｎから読み出された後ラ
ッチ４１〜４ｎに入力される。ラッチ４１〜４ｎに保持
された文字データは、タイミング制御回路１によって適
宜ラッチ４１〜４ｎから出力制御回路５へ出力される。

【００３９】次に、前記説明にあるＲＯＭ１０１〜ＲＯ
Ｍ１０ｎ、ラッチ４１〜ラッチ４ｎの動作の詳細を説明
する。ＲＡＭ９によって各ＲＯＭ１０１〜１０ｎにアド
レス指定がなされ、それぞれのＲＯＭ１０１〜１０ｎか
らデータが読み出される動作（アクセス）タイミング
は、図６に示すように各ＲＯＭ１０１〜１０ｎが同時に
動作しないように、タイミング制御回路１ａによって制
御される。タイミング制御回路１ａはＲＡＭ９へＲＡＭ
アクセス信号を送り、ＲＡＭ９を動作状態とし、表示位
置検出回路２ａによって指示された文字コード及び色コ
ードを読み出させる。するとＲＡＭ９は読み出した文字
コードに対応する文字データを得るため、この文字デー
タが格納されているＲＯＭ１０１〜１０ｎへ格納先のア
ドレスへアクセスする。

【００４０】タイミング制御回路１ａは、ＲＡＭ９によ
ってＲＯＭ１０１〜１０ｎにアドレスが指定されると、
ＲＯＭ１０１にＲＯＭ１０１アクセス信号をアクティブ
にして送り、ＲＡＭ９から出力された文字コードが示す
アドレスに格納されている文字データを読み出し可能に
する。ＲＯＭ１０１がアクセス可能となっている間に、
タイミング制御回路１ａはラッチ４１信号をアクティブ
に反転してラッチ４１へ送り、ＲＯＭ１０１から文字デ
ータをラッチ４１へ入力させる。次に、タイミング制御
回路１ａはＲＯＭ１０２アクセス信号をアクティブにし
てＲＯＭ１０２へ送り、ＲＯＭ１０２アクセス信号がア
クティブとなっている間に、ラッチ４２信号をアクティ
ブに反転してラッチ４２へ送り、ＲＯＭ１０２から文字
データをラッチ４２へ入力させる。同様にして、タイミ
ング制御回路１ａは、ラッチ４３信号からラッチ４ｎ信
号まで出力し、ＲＯＭ１０ｎからラッチ４ｎへの文字デ
ータ入力までを行わせる。

【００４１】ラッチ４１からラッチ４ｎまで各文字デー
タがラッチされ、一連の文字データが揃うと、タイミン
グ制御回路１ａは出力制御回路５へラッチ信号を送り、
ラッチ４１〜ラッチ４ｎが保持している文字データ、及
びＲＡＭ９から出力されている色コードとを出力制御回
路５へ取り込ませる。

【００４２】図６では、タイミング制御回路１ａへ外部
から各同期信号が入力され、ＲＡＭ９がアクセス状態と
なってから、出力制御回路５へラッチ４１〜ラッチ４ｎ
の保持データが入力されるまでを１サイクルとして示し
ている。

【００４３】初めの１サイクルで、ＲＡＭ９、及びＲＯ
Ｍ１０１〜ＲＯＭ１０ｎは、それぞれ同時に複数のデバ
イスがアクティブ状態とならないように、各文字データ
の読み出しがタイミング制御回路１ａによって制御さ
れ、これらの動作タイミングに沿うように、時分割で順
次ラッチ４１〜ラッチ４ｎへ各文字データが入力され
る。これらのラッチ４１〜４ｎに保持された各文字デー
タは、同時に出力制御回路５へ取り込まれると、実施の
形態１で説明したように、次の１サイクルで出力制御回
路５によって、パラレル形式のデータがシリアル形式の
データへ変換され、表示制御回路外部へ出力される（あ
るいは、図４に示した出力制御回路５によって、ＲＧＢ
アナログ信号が出力される）。また、この実施の形態２
による出力制御回路５は、各データ変換等の動作処理に
おいて、文字データと色コードとを加工し、画像形成装
置において画像形成が可能な様式のデータ（画像情報信
号）を生成する。

【００４４】次に、ＲＯＭ１０１〜１０ｎに分割して記
憶されている文字データについて説明する。ここでは、
文字などの１キャラクタを表現するデータ（文字デー
タ）を、水平方向のドット数を１２としたものを例示し
て説明する。例えば、ＲＯＭ１０１のアドレス毎に、あ
るキャラクタについて、水平方向に並んだドットパター
ンを記憶させるには、１２ドットを表現するため１２ビ
ットが必要になる。このことから、アドレス毎のデータ
は１２ビット構成となる。図６に示した１サイクルを１
２クロックとしたタイミング制御は、１２ドット（１２
ビット）毎にデータを処理（パラレルデータからシリア
ルデータへの変換）するためで、時分割でタイミング制
御されるＲＯＭ１０１〜１０ｎ（またはラッチ４１〜４
ｎ）の数は最大１２個となる。なお、キャラクタを表現
するドット数は、ここで例示したものに限定されず、ま
た、ＲＯＭ１０１〜１０ｎのアドレス毎のデータビット
数も同様で、さらに表示制御回路に備えられるＲＯＭ１
０１〜１０ｎ（ラッチ４１〜４ｎ）の数も同様に限定さ
れるものではない。

【００４５】また、ＲＯＭ１０１〜１０ｎは、１つのＲ
ＯＭの記憶領域を分割して設けたものを例示して説明し
たが、複数個のＲＯＭをＲＯＭ１０１〜１０ｎとして備
えた構成でも、同様な作用効果が得られるものであれば
いずれのように構成してもよい。

【００４６】以上のように、この実施の形態２によれ
ば、文字データを分割してＲＯＭ１０１〜１０ｎに記憶
させておき、ＲＡＭ９から文字コードが読み出される
と、この文字コードに対応する文字データを、ＲＯＭ１
０１〜１０ｎから時分割に制御して読み出し、画像表示
可能なデータへ加工して出力するように構成したので、
多くの文字データを記憶しながら、これら文字データを
読み出す際（アクセス時）の消費電流の変化を抑制する
ことができ、また、消費電流を小さく抑えることができ
ることから表示制御回路の動作を安定させることがで
き、画像形成時に色むらや歪みを生じない安定した画像
情報を出力することができる効果が得られる。

【００４７】

【発明の効果】以上のように、この発明によれば、分割
された画像データを格納する記憶手段と、同期信号から
検出した表示位置に対応する分割された画像データの読
み出しを記憶手段へ指示する表示位置検出手段と、記憶
手段から読み出された分割された画像データを各々保持
する複数の保持手段と、記憶手段から分割された画像デ
ータを読み出すタイミングと、各保持手段に保持させる
タイミングを時分割制御するタイミング制御手段とを備
えたので、画像データ読み出し時の消費電流が抑制さ
れ、電源電圧の変動を抑えることから安定した画像デー
タが得られるという効果がある。

【００４８】この発明によれば、記憶手段の格納領域を
複数に分割し、それぞれの格納領域に分割された画像デ
ータを格納したので、画像データ読み出し時の消費電流
が抑制され、電源電圧の変動を抑えることから安定した
画像データが得られるという効果がある。

【００４９】この発明によれば、記憶手段を分割された
画像データをそれぞれ格納する複数個からなるようにし
たので、画像データ読み出し時の消費電流が抑制され、
電源電圧の変動を抑えることから安定した画像データが
得られるという効果がある。

【００５０】この発明に係る表示制御回路は、各保持手
段から画像データを入力し、この画像データをパラレル
データからシリアルデータへ変換して出力する出力制御
手段を備えたので、表示制御回路に接続される画像形成
装置で表示可能な出力信号が得られるという効果があ
る。

【００５１】この発明によれば、出力制御手段はシリア
ルデータを表示制御回路が接続される画像形成装置に適
した信号へ変換して出力するようにしたので、画像形成
装置の仕様に合わせた出力信号が得られるという効果が
ある。

【００５２】この発明によれば、文字コードと色コード
とを格納するＲＡＭと、文字コードと対応する分割され
た文字データを格納するＲＯＭと、同期信号から検出し
た表示位置に対応する文字コードと色コードの読み出し
をＲＡＭへ指示する表示位置検出手段と、ＲＡＭから読
み出された文字コードに対応してＲＯＭから読み出され
た分割された文字データを各々保持する複数の保持手段
と、ＲＯＭから文字データを読み出すタイミングと、各
保持手段に保持させるタイミングを時分割制御するタイ
ミング制御手段と、ＲＡＭから読み出された色コードと
各保持手段に保持された画像データとを取り込み、画像
形成が可能なデータに加工する出力制御手段とを備えた
ので、画像データ読み出し時の消費電流が抑制され、電
源電圧の変動を抑えることから安定した画像データが得
られるという効果がある。

【００５３】この発明によれば、ＲＯＭの格納領域を複
数に分割し、それぞれの格納領域に分割された画像デー
タを格納したので、画像データ読み出し時の消費電流が
抑制され、電源電圧の変動を抑えることから安定した画
像データが得られるという効果がある。

【００５４】この発明によれば、ＲＯＭを分割された画
像データをそれぞれ格納する複数個からなるようにした
ので、画像データ読み出し時の消費電流が抑制され、電
源電圧の変動を抑えることから安定した画像データを得
られるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による表示制御回路
を示す構成図である。

【図２】 タイミング制御回路で生成される各制御信号
のタイミング関係を示す説明図である。

【図３】 出力制御回路の一例を示す構成図である。

【図４】 出力制御回路の他の一例を示す構成図であ
る。

【図５】 この発明の実施の形態２による表示制御回路
を示す構成図である。

【図６】 タイミング制御回路で生成される各制御信号
のタイミング関係を示す説明図である。

【図７】 従来の表示制御回路を示す構成図である。

【図８】 タイミング制御回路で生成される各信号のタ
イミング関係を示す説明図である。

【符号の説明】

１，１ａ タイミング制御回路（タイミング制御手
段）、２，２ａ 表示位置検出回路（表示位置検出手
段）、３１〜３ｎ ＲＡＭ（記憶手段）、４１〜４ｎラ
ッチ（保持手段）、５ 出力制御回路（出力制御手
段）、６１〜６ｎ パラレルシリアル変換回路、７１〜
７ｎ ゲート、８１〜８ｎ ＤＡＣ、９ ＲＡＭ、１０
１〜１０ｎ ＲＯＭ。

フロントページの続き (72)発明者 高橋 早苗 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5B069 AA01 BA01 BA04 BB16 BC02 LA12 5C082 AA01 BA02 BA12 BB12 BB15 BB22 BB32 CA85 DA35 DA55 DA65 MM02

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から入力される同期信号に基づい
   て、記憶している画像データを外部へ出力する表示制御
   回路であって、 分割された画像データを格納する記憶手段と、 前記同期信号から検出した表示位置に対応する分割され
   た画像データの読み出しを前記記憶手段へ指示する表示
   位置検出手段と、 前記記憶手段から読み出された前記分割された画像デー
   タを各々保持する複数の保持手段と、 前記記憶手段から分割された画像データを読み出すタイ
   ミングと、前記各保持手段に保持させるタイミングを時
   分割制御するタイミング制御手段とを備えたことを特徴
   とする表示制御回路。
2. 【請求項２】 記憶手段は格納領域を複数に分割し、そ
   れぞれの格納領域に分割された画像データを格納したこ
   とを特徴とする請求項１記載の表示制御回路。
3. 【請求項３】 記憶手段は、分割された画像データをそ
   れぞれ格納する複数個からなることを特徴とする請求項
   １記載の表示制御回路。
4. 【請求項４】 各保持手段から画像データを入力し、こ
   の画像データをパラレルデータからシリアルデータへ変
   換して出力する出力制御手段を備えたことを特徴とする
   請求項１記載の表示制御回路。
5. 【請求項５】 出力制御手段は、シリアルデータを当該
   表示制御回路が接続される画像形成装置に適した信号へ
   変換して出力することを特徴とする請求項４記載の表示
   制御回路。
6. 【請求項６】 外部から入力される同期信号に基づい
   て、記憶している画像データを外部へ出力する表示制御
   回路であって、 文字コードと色コードとを格納するＲＡＭと、 前記文字コードと対応する分割された文字データを格納
   するＲＯＭと、 前記同期信号から検出した表示位置に対応する文字コー
   ドと色コードの読み出しを前記ＲＡＭへ指示する表示位
   置検出手段と、 前記ＲＡＭから読み出された文字コードに対応して前記
   ＲＯＭから読み出された分割された文字データを各々保
   持する複数の保持手段と、 前記ＲＯＭから分割された文字データを読み出すタイミ
   ングと、前記各保持手段に保持させるタイミングを時分
   割制御するタイミング制御手段と、 前記ＲＡＭから読み出された色コードと前記各保持手段
   に保持された画像データとを取り込み、画像形成が可能
   なデータに加工する出力制御手段とを備えたことを特徴
   とする表示制御回路。
7. 【請求項７】 ＲＯＭは格納領域を複数に分割し、それ
   ぞれの格納領域に分割された画像データを格納したこと
   を特徴とする請求項６記載の表示制御回路。
8. 【請求項８】 ＲＯＭは、分割された画像データをそれ
   ぞれ格納する複数個からなることを特徴とする請求項６
   記載の表示制御回路。