JPH05336368A - データ通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵから独立したＤＭＡによってＲＡＭエ
リアとモデム間のデータ転送を行なうことにより、ＣＰ
Ｕの負担を軽減したうえで高速なモデム制御を実現でき
るデータ通信装置を提供することを目的としている。 【構成】 非ＥＣＭ送信時にモデム１８からのデータ入
力要求がある度に、ＤＭＡコントローラ２２によってＦ
ＩＦＯメモリ２１からモデム１８に所定バイト数のデー
タを転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えばファクシミリ装置
のようにモデムを用いてデータを送受信するデータ通信
装置に関し、特にモデムの高速化に対処して尚且つＣＰ
Ｕの負担を軽減するデータ通信装置に関する。

【０００２】

【従来の技術】従来、ファクシミリ装置等のデータ通信
装置が多用されているが、このデータ通信装置たとえば
ファクシミリ装置において、モデムに対するデータの入
出力は、モデムが発生する割り込み要求を基にソフトウ
ェアにて、ＣＰＵの割り込み処理の中で行なっていた。

【０００３】しかし、近年、送信中でもコピーや次の原
稿の読取およびメモリ蓄積などができるデュアルアクセ
ス等の機能が増大し、ＣＰＵの負担が増大している。ま
た、モデムの送受信スピードも高速化の傾向にあり、も
はや１４４００ｂｐｓのモデムを搭載したファクシミリ
装置が常識化している。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータ通信装置にあっては、モデムのスピー
ドが上がるにつれてＣＰＵへの割り込み要求の頻度も上
がり、これに前述したような送受信以外の制御が重なっ
た場合、モデムのデータ送受信サイクルにＣＰＵからの
データ入出力が間に合わなくなってしまうという問題が
あった。

【０００５】そこで、請求項１〜４いずれかに記載の発
明は、ＣＰＵから独立したＤＭＡによってＲＡＭエリア
とモデム間のデータ転送を行なうことにより、ＣＰＵの
負担を軽減したうえで高速なモデム制御を実現できるデ
ータ通信装置を提供することを目的としている。次に、
前記請求項１〜４いずれかに記載の発明を実現したデー
タ通信装置にあっては、ＣＰＵの負担を軽減したうえで
高速なモデム制御が可能となるが、この構成だとハード
ウェアに依存する部分が多いため、イレギュラなフレー
ムを受信したような場合に柔軟な対応が難しくなる虞れ
がある。

【０００６】そこで、請求項５〜７いずれかに記載の発
明は、ＲＡＭエリアとモデム間でデータを中継するデー
タバッファを設け、ＲＡＭエリアとデータバッファ間で
はＣＰＵによってデータを転送し、またデータバッファ
とモデム間ではＤＭＡによってデータを転送することに
より、高速なモデム制御を実現したうえでハードウェア
の負担を軽減するデータ通信装置を提供することを目的
としている。

【０００７】次に、前記請求項１〜４いずれかに記載の
発明を実現した場合であっても、制御およびハードウェ
アのより一層の単純化が望まれ、また前記請求項５〜７
いずれかに記載の発明を実現した場合であっても、モデ
ムの割り込みから次の割り込みまでの１バイト時間以内
にデータ転送制御を実行しなければならないという制約
があるので、システムの負荷をかなり軽減できるという
もののリスクは残る。

【０００８】そこで、請求項８〜１１いずれかに記載の
発明は、ＤＭＡのスタートアドレスと転送バイト数を設
定するポートを複数設け、これらのポートを用いてＤＭ
Ａの動作を設定することにより、ＣＰＵの負担を軽減し
システムのリスクをも軽減するデータ通信装置を提供す
ることを目的としている。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
上記目的を達成するために、画情報の正誤判定機能を有
するエラーコレクションモードＥＣＭと非ＥＣＭとを設
け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受
信するモデムと、このモデムによって送受信されるＥＣ
Ｍデータを格納するＥＣＭバッファと、前記モデムによ
って送受信される非ＥＣＭデータを格納するＦＩＦＯメ
モリと、このＦＩＦＯメモリとモデム間または前記ＥＣ
Ｍバッファとモデム間のデータ転送を制御するＣＰＵ
と、を備えたデータ通信装置において、前記モデムから
の要求に応えて前記ＦＩＦＯメモリとモデム間またはＥ
ＣＭバッファとモデム間のデータ転送を制御するＤＭＡ
コントローラを設け、非ＥＣＭ送信時に前記モデムから
のデータ入力要求がある度に前記ＤＭＡコントローラに
よってＦＩＦＯメモリからモデムに所定バイト数のデー
タを転送することを特徴とする。

【００１０】また、請求項２記載の発明は、上記目的を
達成するために、請求項１記載のデータ通信装置におい
て、非ＥＣＭ受信時に前記モデムからのデータ出力要求
がある度に前記ＤＭＡコントローラによってモデムから
ＦＩＦＯメモリに所定バイト数のデータを転送すること
を特徴とする。また、請求項３記載の発明は、上記目的
を達成するために、請求項１または２記載のデータ通信
装置において、ハイレベル・データリンク制御手順ＨＤ
ＬＣで規定されるフレームを構成するアドレスフィール
ドＡＦ、コントロールフィールドＣＦ、およびファクシ
ミリコントロールフィールドＦＣＦの各情報を発生する
フィールド情報発生部と、ＥＣＭバッファにおけるデー
タの格納アドレスに対応させて前記ＨＤＬＣにおけるフ
レーム番号を生成するアドレス／フレーム番号変換部
と、を設け、ＥＣＭ送信時に前記モデムからのデータ入
力要求がある度に前記ＤＭＡコントローラによってＥＣ
Ｍバッファからモデムに順次データを転送し、このデー
タを前記フレーム番号に従ってＨＤＬＣにフレーミング
することを特徴とする。

【００１１】また、請求項４記載の発明は、上記目的を
達成するために、請求項３記載のデータ通信装置におい
て、ＨＤＬＣで規定されるフレームを構成するアドレス
フィールドＡＦ、コントロールフィールドＣＦ、および
ファクシミリコントロールフィールドＦＣＦを認識する
フィールド認識部と、認識されたＦＣＦの内容に基づい
て前記ＨＤＬＣにフレーミングされているデータが画情
報か画情報以外かを識別するデータ識別部と、画情報と
識別されたデータの前記ＨＤＬＣにおけるフレーム番号
に対応させて前記ＥＣＭバッファの格納アドレスを自動
発生するフレーム番号／アドレス変換部と、を設け、Ｅ
ＣＭ受信時に前記モデムからのデータ出力要求がある度
に前記ＤＭＡコントローラによってモデムからＥＣＭバ
ッファに順次データを転送し、このデータを前記格納ア
ドレスに従ってＥＣＭバッファに格納することを特徴と
する。

【００１２】また、請求項５記載の発明は、上記目的を
達成するために、画情報の正誤判定機能を有するエラー
コレクションモードＥＣＭを設け、このＥＣＭの画情報
をデータとして送受信するモデムと、このモデムによっ
て送受信されるデータを格納するＥＣＭバッファと、こ
のＥＣＭバッファとモデム間のデータ転送を制御するＣ
ＰＵと、を備えたデータ通信装置において、前記ＥＣＭ
バッファとモデム間でデータを中継するデータバッファ
と、このデータバッファとモデム間で該モデムからの要
求に応えてデータを転送するＤＭＡコントローラと、を
設け、ＥＣＭ送信時に前記ＣＰＵによってＥＣＭバッフ
ァからデータバッファにデータをコピーし、データバッ
ファにコピーされたデータを前記ＤＭＡコントローラに
よってモデムに転送することを特徴とする。

【００１３】また、請求項６記載の発明は、上記目的を
達成するために、請求項５記載のデータ通信装置におい
て、ＥＣＭ受信時にＤＭＡコントローラによってモデム
からデータバッファにデータを転送し、データバッファ
に転送されたデータをＣＰＵによってＥＣＭバッファに
コピーすることを特徴とする。また、請求項７記載の発
明は、上記目的を達成するために、請求項５または６記
載のデータ通信装置において、ＣＣＩＴＴ勧告Ｖ．２１
に従って送受信するデータをＥＣＭバッファとデータバ
ッファ間ではＣＰＵによって転送し、データバッファと
モデム間ではＤＭＡコントローラによって転送すること
を特徴とする。

【００１４】また、請求項８記載の発明は、上記目的を
達成するために、画情報の正誤判定機能を有するエラー
コレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭ
または非ＥＣＭの画情報をデータとして送受信するモデ
ムと、このモデムによって送受信されるＥＣＭデータを
格納するＥＣＭバッファと、前記モデムによって送受信
される非ＥＣＭデータを格納するＦＩＦＯメモリと、前
記モデムからの要求に応えて前記ＦＩＦＯメモリとモデ
ム間またはＥＣＭバッファとモデム間のデータ転送を制
御するＤＭＡコントローラと、を備えたデータ通信装置
において、前記ＤＭＡコントローラによるスタートアド
レスと転送バイト数を設定するポートを複数設け、設定
に使用するポートを指定する指定部と、指定されたポー
トを使用してのＤＭＡが終了した時点でＤＭＡを停止す
るか継続するかを選択する選択部と、を備え、ＥＣＭの
送信データを前記ＤＭＡコントローラによりＥＣＭバッ
ファからモデムに転送することを特徴とする。

【００１５】また、請求項９記載の発明は、上記目的を
達成するために、請求項８記載のデータ通信装置におい
て、ＥＣＭの受信データをＤＭＡコントローラによりモ
デムからＥＣＭバッファに転送することを特徴とする。
また、請求項１０記載の発明は、上記目的を達成するた
めに、請求項８記載のデータ通信装置において、非ＥＣ
Ｍの送信データをＤＭＡコントローラによりＦＩＦＯメ
モリからモデムに転送することを特徴とする。

【００１６】また、請求項１１記載の発明は、上記目的
を達成するために、請求項８記載のデータ通信装置にお
いて、非ＥＣＭの受信データをＤＭＡコントローラによ
りモデムからＦＩＦＯメモリに転送することを特徴とす
る。

【００１７】

【作用】上記構成を有する請求項１記載の発明において
は、モデムからの要求に応えてＦＩＦＯメモリとモデム
間またはＥＣＭバッファとモデム間のデータ転送を制御
するＤＭＡコントローラを設け、非ＥＣＭ送信時にモデ
ムからのデータ入力要求がある度に、ＤＭＡコントロー
ラによってＦＩＦＯメモリからモデムに所定バイト数の
データを転送する。

【００１８】また、上記構成を有する請求項２記載の発
明においては、非ＥＣＭ受信時にモデムからのデータ出
力要求がある度に、ＤＭＡコントローラによってモデム
からＦＩＦＯメモリに所定バイト数のデータを転送す
る。また、上記構成を有する請求項３記載の発明におい
ては、ハイレベル・データリンク制御手順ＨＤＬＣで規
定されるフレームを構成するアドレスフィールドＡＦ、
コントロールフィールドＣＦ、およびファクシミリコン
トロールフィールドＦＣＦの各情報を発生するフィール
ド情報発生部と、ＥＣＭバッファにおけるデータの格納
アドレスに対応させて前記ＨＤＬＣにおけるフレーム番
号を生成するアドレス／フレーム番号変換部と、を設
け、ＥＣＭ送信時にモデムからのデータ入力要求がある
度に、ＤＭＡコントローラによってＥＣＭバッファから
モデムに順次データを転送し、このデータを前記フレー
ム番号に従ってＨＤＬＣにフレーミングする。

【００１９】また、上記構成を有する請求項４記載の発
明においては、ＨＤＬＣで規定されるフレームを構成す
るアドレスフィールドＡＦ、コントロールフィールドＣ
Ｆ、およびファクシミリコントロールフィールドＦＣＦ
を認識するフィールド認識部と、認識されたＦＣＦの内
容に基づいて前記ＨＤＬＣにフレーミングされているデ
ータが画情報か画情報以外かを識別するデータ識別部
と、画情報と識別されたデータの前記ＨＤＬＣにおける
フレーム番号に対応させてＥＣＭバッファの格納アドレ
スを自動発生するフレーム番号／アドレス変換部と、を
設け、ＥＣＭ受信時にモデムからのデータ出力要求があ
る度に、ＤＭＡコントローラによってモデムからＥＣＭ
バッファに順次データを転送し、このデータを前記格納
アドレスに従ってＥＣＭバッファに格納する。

【００２０】また、上記構成を有する請求項５記載の発
明においては、ＥＣＭバッファとモデム間でデータを中
継するデータバッファと、このデータバッファとモデム
間で該モデムからの要求に応えてデータを転送するＤＭ
Ａコントローラと、を設け、ＥＣＭ送信時にＣＰＵによ
ってＥＣＭバッファからデータバッファにデータをコピ
ーし、データバッファにコピーされたデータを前記ＤＭ
Ａコントローラによってモデムに転送する。

【００２１】また、上記構成を有する請求項６記載の発
明においては、ＥＣＭ受信時にＤＭＡコントローラによ
ってモデムからデータバッファにデータを転送し、デー
タバッファに転送されたデータをＣＰＵによってＥＣＭ
バッファにコピーする。また、上記構成を有する請求項
７記載の発明においては、ＣＣＩＴＴ勧告Ｖ．２１に従
って送受信するデータをＥＣＭバッファとデータバッフ
ァ間ではＣＰＵによって転送し、データバッファとモデ
ム間ではＤＭＡコントローラによって転送する。

【００２２】また、上記構成を有する請求項８記載の発
明においては、ＤＭＡコントローラによるスタートアド
レスと転送バイト数を設定するポートを複数設け、設定
に使用するポートを指定する指定部と、指定されたポー
トを使用してのＤＭＡが終了した時点でＤＭＡを停止す
るか継続するかを選択する選択部と、を備え、ＥＣＭの
送信データをＤＭＡコントローラによりＥＣＭバッファ
からモデムに転送する。

【００２３】また、上記構成を有する請求項９記載の発
明においては、ＥＣＭの受信データをＤＭＡコントロー
ラによりモデムからＥＣＭバッファに転送する。また、
上記構成を有する請求項１０記載の発明においては、非
ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦ
Ｏメモリからモデムに転送する。また、上記構成を有す
る請求項１１記載の発明においては、非ＥＣＭの受信デ
ータをＤＭＡコントローラによりモデムからＦＩＦＯメ
モリに転送する。

【００２４】

【実施例】以下、本発明を実施例に基づいて説明する。
図１は請求項１〜４いずれかに記載された発明の一実施
例に係るデータ通信装置としてのファクシミリ装置を示
す図であり、同図（ａ）はそのブロック構成図、同図
（ｂ）はＥＣＭ画情報のＨＤＬＣフレーム構造を示す図
である。

【００２５】まず、構成を説明する。図１（ａ）におい
て、ＣＰＵ（Central Processing Unit）１１は、ＲＯ
Ｍ（Read Only Memory）１２に書き込まれたプログラム
に従って、ファクシミリ装置全体のシステムを制御す
る。ＲＡＭ（Random Access Memory）１３は、ＣＰＵ１
１の動作に必要なワークエリアやデータを記憶する。ス
キャナ１４は、例えば送信原稿やコピー原稿を所定の解
像度で読み取る。プロッタ１５は、受信した画情報また
は受信したことを知らせるための受信レポート等をプリ
ントアウトする。オペポート１６は、本ファクシミリ装
置を操作するために必要な表示装置またはキー入力装置
等から構成されている操作表示部である。ＤＣＲ（符号
化復号化部）１７は、送信する画情報を所定の方式で符
号化してその情報量を圧縮すると共に、受信時に符号化
されている画情報を復号化して元の画情報に復元する。

【００２６】モデム（変復調装置）１８は、ファクシミ
リ通信に係る変復調を行なうものであり、画情報をデー
タとして送受信するデータ送受信部１９と、ハイレベル
・データリンク制御手順ＨＤＬＣに従ってフレーム処理
するＨＤＬＣ処理部２０とを備えている。ＨＤＬＣのフ
レーム構造が図１（ｂ）に示され、フレームＮｏ．に対
応させて２５６または６４バイトの画情報がフレーミン
グされる。ここで、フレーミングされる画情報は、画情
報の制御判定機能を有するエラーコレクションモードＥ
ＣＭの画情報であり、非ＥＣＭの画情報は図示していな
い通常通りのデータ構成となっている。

【００２７】ＦＩＦＯおよびＥＣＭバッファ２１は、前
記モデム１８によって送受信される非ＥＣＭデータを格
納するＦＩＦＯメモリと、ＥＣＭデータを格納するＥＣ
Ｍバッファとを備えたメモリであり、例えば前記ＲＡＭ
１３にエリア設定されている。従来であれば、このＦＩ
ＦＯおよびＥＣＭバッファ２１とモデム１８間、すなわ
ちＦＩＦＯメモリとモデム間またはＥＣＭバッファとモ
デム間のデータ転送はＣＰＵ１１によって制御される
が、本実施例においてはＤＭＡコントローラ２２によっ
て制御する。

【００２８】ＡＦ発生認識部２３は、ＨＤＬＣで規定さ
れるフレームを構成するアドレスフィールドＡＦ（図１
（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、また
ＥＣＭ受信時には識別する。ＣＦ発生認識部２４は、Ｈ
ＤＬＣで規定されるフレームを構成するコントロールフ
ィールドＣＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信
時には発生し、またＥＣＭ受信時には識別する。

【００２９】ＦＣＦ発生認識部２５は、ＨＤＬＣで規定
されるフレームを構成するファクシミリコントロールフ
ィールドＦＣＦ（図１（ｂ）参照）の情報を、ＥＣＭ送
信時には発生し、またＥＣＭ受信時には識別する。スタ
ートアドレス設定部２６は、ＤＭＡコントローラ２２に
よるスタートアドレスを設定する。

【００３０】フレーム番号⇔アドレス変換部２７は、Ｅ
ＣＭ送信時にＥＣＭバッファ２１におけるデータの格納
アドレスに対応させて前記ＨＤＬＣにおけるフレーム番
号を生成し、またＥＣＭ受信時にＨＤＬＣのフレーム番
号に対応させてＥＣＭバッファ２１の格納アドレスを自
動発生する。エンドアドレス設定部２８は、ＤＭＡコン
トローラ２２によるエンドアドレスを設定する。

【００３１】上記構成において、請求項１記載の発明
は、非ＥＣＭ送信時に前記モデム１８からのデータ入力
要求がある度に、前記ＤＭＡコントローラ２２によって
ＦＩＦＯメモリ２１からモデム１８に所定バイト数のデ
ータを転送する。次に、図２のフローチャートに従って
請求項１記載の実施例についてその作用を説明する。な
お、図２は請求項１記載の実施例における１ページ送信
時の制御手順を示すフローチャートである。

【００３２】Ｇ３非ＥＣＭによる画情報送信時は、まず
モデムスピード等から算出したダミーデータをＦＩＦＯ
メモリ２１に格納し（ステップＳ１）、このＦＩＦＯメ
モリ２１の先頭アドレスをスタートアドレス設定部２６
に設定する（ステップＳ２）。次いで、ダミーデータを
ＦＩＦＯメモリ２１に格納した時点でのＦＩＦＯメモリ
２１への書込みポインタをエンドアドレスに設定し（ス
テップＳ３）、ＤＭＡのスタートをかける（ステップＳ
４）。

【００３３】スタートがかけられると、ＤＭＡコントロ
ーラ２２は、モデム１８からのデータ入力要求割り込み
信号を監視し、リクエストがある度にＦＩＦＯメモリ２
１から１バイトずつデータをモデム１８に転送する。こ
のとき、ＤＣＲ１７によってライン毎にライン終端信号
ＥＯＬ（End of Line）（ステップＳ５）、１ライン分
の圧縮データ（ステップＳ６）、および所定のフィルビ
ット（Fill bit）を付加する（ステップＳ７）。

【００３４】続いて、１ラインの処理が終了する度に１
ページのデータ処理が終了したかどうかを判断し（ステ
ップＳ８）、１ページ未了の場合はエンドアドレス設定
部２８によりＤＭＡエンドアドレスを更新して次のライ
ン処理を実行するが（ステップＳ９）、１ページ分のデ
ータの圧縮が終了したら、画情報の終了を示すＲＴＣ
（Return to Control）パターンをＦＩＦＯメモリ２１
に格納し（ステップＳ１０）、エンドアドレス設定部２
８によりＤＭＡエンドアドレスを更新して（ステップＳ
１１）、ＤＭＡコントローラ２２から出力される処理終
了割り込みを待って１ページ分の処理を終了する（ステ
ップＳ１２）。なお、処理終了割り込みは、エンドアド
レス設定部２８によるエンドアドレスに達した時点で、
ＤＭＡコントローラ２２からＣＰＵ１１に出力される。

【００３５】なお、本実施例では１ライン分のデータを
ＦＩＦＯメモリ２１に格納後、ＤＭＡエンドアドレスの
更新を行なっているが、ＦＩＦＯメモリ２１に１バイト
または所定のバイト数分だけ格納する度に更新してもよ
い。また、本実施例では８ビットのＣＰＵ１１で、６４
ｋバイトのＦＩＦＯメモリ２１を用いた場合の例であ
り、アドレスが××ＦＦＦＦ（Ｈ）の後で自動的に××
００００（Ｈ）になるため、特別なＦＩＦＯ管理を行な
っていないが、ＦＩＦＯメモリ２１の容量がこれより少
ない場合は、ＦＩＦＯメモリ２１のエンドアドレスまで
データを入力する都度、ＤＭＡのエンドアドレスをＦＩ
ＦＯメモリ２１のエンドアドレスに設定し、ＤＭＡコン
トローラ２２からの終了割り込みを待ち、その後ＦＩＦ
Ｏメモリ２１の先頭アドレスをＤＭＡのスタートアドレ
スに設定してからＤＭＡの再スタートをかけることが望
ましい。

【００３６】このように、請求項１記載の実施例におい
ては、非ＥＣＭ送信時にモデム１８からのデータ入力要
求がある度に、ＤＭＡコントローラ２２によってＦＩＦ
Ｏメモリ２１からモデム１８に所定バイト数のデータを
転送するので、より処理スピードの高いＣＰＵやマルチ
ＣＰＵ構成というようなコストアップなしに、マルチタ
スク処理を実行でき、高速なモデムの制御が可能とな
る。

【００３７】以下、請求項２記載の発明を実施例に基づ
いて説明する。まず、構成を説明する。図１（ａ）に示
す本実施例において、非ＥＣＭ受信時に前記モデム１８
からのデータ出力要求がある度に、前記ＤＭＡコントロ
ーラ２２によってモデム１８からＦＩＦＯメモリ２１に
所定バイト数のデータを転送する。

【００３８】次に、図３のフローチャートに従って請求
項２記載の実施例についてその作用を説明する。なお、
図３は請求項２記載の実施例における１ページ受信時の
制御手順を示すフローチャートである。まず、Ｇ３非Ｅ
ＣＭによる画情報の受信フローに入ったら、スタートア
ドレス設定部２６にＦＩＦＯメモリ２１の先頭アドレス
をＤＭＡのスタートアドレスとして設定し（ステップＴ
１）、エンドアドレス設定部２８に例えばＦＩＦＯメモ
リ２１のエンドアドレス等の充分に大きな値をＤＭＡの
エンドアドレスとして設定した後（ステップＴ２）、Ｄ
ＭＡのスタートをかける（ステップＴ３）。

【００３９】ＤＭＡコントローラ２２は、スタートがか
けられたら、モデム１８からのデータ出力要求割り込み
信号を監視し、要求がある度に、モデム１８からＦＩＦ
Ｏメモリ２１に受信データを転送する。このとき、ＤＣ
Ｒ１７の復調動作を制御するＣＰＵ１１のデータ復調制
御部（以下、ＤＣＲモジュールとも云う）では、ライン
終端信号ＥＯＬを監視しながら（ステップＴ４）、１ラ
イン復調する毎に（ステップＴ５）、画情報終了信号Ｒ
ＴＣの有無を判断する（ステップＴ６）。ここで、ＲＴ
Ｃが無い場合は１ラインに付加されているフィルビット
を削除し（ステップＴ７）、現在復調を終了したライン
の終了アドレスをＤＭＡのエンドアドレスとしてセット
し（ステップＴ８）、ステップＴ４に戻って次のライン
を復調する。

【００４０】一方、ステップＴ６の判断で画情報終了信
号ＲＴＣを発見した場合は、受信終了と判断し、ＤＭＡ
を強制終了して（ステップＴ９）、処理を終了する。こ
の場合も前記実施例と同様に、１バイトまたは所定のバ
イト数の画情報をＦＩＦＯメモリ２１からＤＣＲ１７が
読み出す都度、ＤＭＡエンドアドレスの設定を行なって
もよい。また、ＦＩＦＯメモリ２１が６４バイトより小
さい場合も前記実施例と同様に、エンドアドレスとスタ
ートアドレスを設定する。

【００４１】このように、請求項２記載の実施例におい
ては、非ＥＣＭ受信時にモデム１８からのデータ出力要
求がある度に、ＤＭＡコントローラ２２によってモデム
１８からＦＩＦＯメモリ２１に所定バイト数のデータを
転送するので、より処理スピードの高いＣＰＵやマルチ
ＣＰＵ構成というようなコストアップなしに、マルチタ
スク処理を実行でき、高速なモデムの制御が可能とな
る。

【００４２】以下、請求項３記載の発明を実施例に基づ
いて説明する。まず、構成を説明する。図１（ａ）に示
す本実施例において、フィールド情報発生部としてＡＦ
発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発
生認識部２５が設けられており、それぞれハイレベル・
データリンク制御手順ＨＤＬＣで規定されるフレームを
構成するアドレスフィールドＡＦ、コントロールフィー
ルドＣＦ、およびファクシミリコントロールフィールド
ＦＣＦの各情報を発生する。また、アドレス／フレーム
番号変換部としてフレーム番号⇔アドレス変換部２７が
設けられており、ＥＣＭバッファ２１におけるデータの
格納アドレスに対応させて前記ＨＤＬＣにおけるフレー
ム番号を生成する。ここで、ＤＭＡコントローラ２２
は、ＥＣＭ送信時に前記モデム１８からのデータ入力要
求がある度に、ＥＣＭバッファ２１からモデム１８に順
次データを転送する。このデータは、モデム１８のＨＤ
ＬＣ処理部２０において、前記フレーム番号に従ってＨ
ＤＬＣにフレーミングされる。

【００４３】次に、図４のフローチャートに従って請求
項３記載の実施例についてその作用を説明する。なお、
図４は請求項３記載の実施例における１ページ送信時の
制御手順を示すフローチャートである。Ｇ３ＥＣＭによ
る画情報送信時は、まずモデム１８をＨＤＬＣフレーミ
ング用にセットアップする（ステップＰ１）。これによ
り、図１（ｂ）に示すＨＤＬＣフレームのフラグ（FLA
G）およびフレームチェックシーケンスＦＣＳ（Frame C
heck Sequence）は、モデム１８のＨＤＬＣ処理部２０
により自動的に出力される。また、画情報送信時にはＣ
ＰＵ１１のデータ圧縮制御部によって、ＡＦ発生認識部
２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２
５に、ＥＣＭ画データであることを示す所定のデータを
セットする（ステップＰ２）。

【００４４】次いで、ＤＣＲ１７により画情報を圧縮し
（ステップＰ３）、１フレーム分のデータの圧縮が終了
する毎に（ステップＰ４）、圧縮データをＥＣＭバッフ
ァ２１に格納し、そのフレームのスタートアドレスをＤ
ＭＡのスタートアドレスに（ステップＰ５）、またその
フレームの終了アドレスをＤＭＡのエンドアドレスにセ
ットし（ステップＰ６）、ＤＭＡのスタートをかける
（ステップＰ７）。

【００４５】スタートがかけられると、ＤＭＡコントロ
ーラ２２は、モデム１８からのデータ入力要求の都度、
順にＡＦ、ＣＦ、ＦＣＦをそれぞれのフィールド情報発
生部２３、２４、２５からモデム１８に転送し、その後
ＤＭＡスタートアドレスから計算したフレーム番号を変
換部２７からモデム１８に転送し、続いてＥＣＭバッフ
ァ２１中の圧縮データをモデム１８に転送する（ステッ
プＰ８）。

【００４６】ＤＭＡエンドアドレスに達すると（ステッ
プＰ９）、ＤＭＡコントローラ２２はＣＰＵ１１に処理
終了を通知し（ステップＰ１０）、ページ終了までステ
ップＰ４からの処理を繰り返す（ステップＰ１１）。一
方、ＣＰＵ１１では処理終了が通知されると、モデム１
８に対し１フレームの終了を通知し、次のフレームの圧
縮が終了するまで待つ。また、モデム１８は、ＨＤＬＣ
フレーミング用にセットアップされていると、それまで
のデータからＣＲＣ（Cyclic Redundancy Check）演算
した結果をＦＣＳとして出力した後、次のフレームのデ
ータが入力されるまでフレーム間フラグを出力し続け
る。

【００４７】ステップＰ１１においてページ終了を判断
すると、ＡＦ発生認識部２３、ＣＦ発生認識部２４、お
よびＦＣＦ発生認識部２５を画情報終了信号ＲＣＰ用に
セットアップして（ステップＰ１２）、図１（ｂ）に示
すＨＤＬＣフレームのＡＦ、ＣＦ、およびＦＣＦにＲＣ
Ｐフレームをセットして送信し（ステップＰ１３）、処
理を終了する。

【００４８】このように、請求項３記載の実施例におい
ては、ハイレベル・データリンク制御手順ＨＤＬＣで規
定されるフレームを構成するアドレスフィールドＡＦ、
コントロールフィールドＣＦ、およびファクシミリコン
トロールフィールドＦＣＦの各情報を発生するフィール
ド情報発生部２３、２４、および２５と、ＥＣＭバッフ
ァ２１におけるデータの格納アドレスに対応させて前記
ＨＤＬＣにおけるフレーム番号を生成するアドレス／フ
レーム番号変換部２７と、を設け、ＥＣＭ送信時に前記
モデム１８からのデータ入力要求がある度に、前記ＤＭ
Ａコントローラ２２によってＥＣＭバッファ２１からモ
デム１８に順次データを転送し、このデータを前記フレ
ーム番号に従ってＨＤＬＣにフレーミングするので、よ
り処理スピードの高いＣＰＵやマルチＣＰＵ構成という
ようなコストアップなしに、マルチタスク処理を実行で
き、高速なモデムの制御が可能となる。

【００４９】以下、請求項４記載の発明を実施例に基づ
いて説明する。まず、構成を説明する。図１（ａ）に示
す本実施例において、フィールド認識部としてＡＦ発生
認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認
識部２５が設けられており、それぞれＨＤＬＣで規定さ
れるフレームを構成するアドレスフィールドＡＦ、コン
トロールフィールドＣＦ、およびファクシミリコントロ
ールフィールドＦＣＦを認識する。なお、ＦＣＦ発生認
識部２５はデータ識別部として、認識されたＦＣＦの内
容に基づいて前記ＨＤＬＣにフレーミングされているデ
ータが画情報か画情報以外かを識別する。また、フレー
ム番号／アドレス変換部としてフレーム番号⇔アドレス
変換部２７が設けられており、前記ＦＣＦ発生認識部２
５によって画情報と識別されたデータの前記ＨＤＬＣに
おけるフレーム番号に対応させて前記ＥＣＭバッファ２
１の格納アドレスを自動発生する。ここで、ＤＭＡコン
トローラ２２は、ＥＣＭ受信時に前記モデム１８からの
データ出力要求がある度に、モデム１８からＥＣＭバッ
ファ２１に順次データを転送する。このデータは、前記
格納アドレスに従ってＥＣＭバッファ２１に格納され
る。

【００５０】次に、図５のフローチャートに従って請求
項４記載の実施例についてその作用を説明する。なお、
図５は請求項４記載の実施例における１ページ受信時の
制御手順を示すフローチャートである。Ｇ３ＥＣＭによ
る画情報受信時は、まずモデム１８をＨＤＬＣフレーム
用にセットアップする（ステップＲ１）。これにより、
モデム１８からは、図１（ｂ）に示すＡＦから画情報ま
でのデータ、およびフレーム終了を示すステータス割り
込みと、そのフレームのＦＣＳからそのフレームが正常
に受信できたか否かのステータスが示される。

【００５１】ＣＰＵ１１では、フレームサイズ（２５６
オクテットまたは６４オクテット）をフレーム番号⇔ア
ドレス変更部２７にセットし（ステップＲ２）、ＤＭＡ
のスタートをかける（ステップＲ３）。スタートがかけ
られると、ＤＭＡコントローラ２２では、フィールド認
識部２３、２４、および２５によってＡＦ、ＣＦ、ＦＣ
Ｆを認識し、画情報であると判断すると次のフレーム番
号から、ＥＣＭバッファ２１へのデータ転送スタートア
ドレスおよびそのスタートアドレスにフレームサイズを
足したＤＭＡ終了アドレスを生成する。そして、モデム
１８からのデータ出力要求の度に、モデム１８から受信
データをＥＣＭバッファ２１に転送する。

【００５２】ＥＣＭバッファ２１に転送されたデータ
は、ＤＣＲ１７によって復調され（ステップＲ４）、フ
レームエンドがチェックされる（ステップＲ５）。エン
ドアドレスに達したら、フレームが正常に受信できたか
どうかをＣＲＣ演算によりチェックし（ステップＲ
６）、合わせてＲＣＰフレームすなわちＡＦ、ＣＦ、Ｆ
ＣＦがＲＣＰフレームにセットされているかどうかを判
断し（ステップＲ７）、正常受信の場合は次のフロック
があるかどうかを判断し（ステップＲ８）、無い場合は
残りの受信データの復調を完了し（ステップＲ９）、処
理を終了する。

【００５３】一方、ステップＲ８の判断で次のブロック
がある場合は、処理の継続を設定するフェーズＤ処理を
行なって（ステップＲ１０）、ステップＲ１に戻って次
のフレーム受信に供える。ＣＰＵ１１は、モデム１８か
らフレーム終了を通知する割り込みが入ると、その時点
でモデム１８から示されるステータスすなわちそのフレ
ームが正常に受信できたか否かを示すステータスを判断
し、そのフレームの再送要求を行なうか否かを決定す
る。

【００５４】このように、請求項４記載の実施例におい
ては、ＨＤＬＣで規定されるフレームを構成するアドレ
スフィールドＡＦ、コントロールフィールドＣＦ、およ
びファクシミリコントロールフィールドＦＣＦを認識す
るフィールド認識部２３、２４、および２５と、認識さ
れたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミン
グされているデータが画情報か画情報以外かを識別する
データ識別部２５と、画情報と識別されたデータの前記
ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭ
バッファの格納アドレスを自動発生するフレーム番号／
アドレス変換部２７と、を設け、ＥＣＭ受信時に前記モ
デム１８からのデータ出力要求がある度に、前記ＤＭＡ
コントローラ２２によってモデム１８からＥＣＭバッフ
ァ２１に順次データを転送し、このデータを前記格納ア
ドレスに従ってＥＣＭバッファ２１に格納するので、よ
り処理スピードの高いＣＰＵやマルチＣＰＵ構成という
ようなコストアップなしに、マルチタスク処理を実行で
き、高速なモデムの制御が可能となる。

【００５５】以下、請求項５〜７いずれかに記載の発明
を実施例に基づいて説明する。図６は請求項５〜７いず
れかに記載された発明の一実施例に係るデータ通信装置
としてファクシミリ装置を示す図であり、同図（ａ）は
そのブロック構成図、同図（ｂ）はＤＭＡデータバッフ
ァの実施例を示す構成図である。なお、本実施例におい
て上述例と同一の構成については、同一符号を付してそ
の具体的な説明を省略する。

【００５６】まず、構成を説明する。図６（ａ）におい
て、モデム１８は、画情報の正誤判定機能を有するエラ
ーコレクションモードＥＣＭの画情報をデータとして送
受信する。このモデム１８によって送受信されるデータ
は、ＥＣＭバッファ２１に格納される。従来であれば、
このＥＣＭバッファ２１とモデム１８間のデータ転送は
ＣＰＵ１１によって制御されるが、本実施例において
は、前記ＥＣＭバッファ２１とモデム１８間でデータを
中継するＤＭＡデータバッファ３１を設け、このＤＭＡ
データバッファ３１とモデム１８間のデータ転送を、モ
デム１８からの要求に応えてＤＭＡコントローラ２２に
よって実行する。

【００５７】なお、図６（ａ）において、網制御装置３
２は、回線の捕捉、発信先電話番号である選択信号の送
出、または着信の検出等を行い、所定の発呼動作および
着信動作を制御する。通信制御部３３は、前記網制御装
置３２とモデム１８を制御して、ＣＣＩＴＴ（国際電信
電話諮問委員会）勧告による例えばＧ３規格に準拠した
所定の伝送制御手順によりファクシミリ伝送を実現す
る。また、ＥＣＭバッファ２１およびＤＭＡバッファ３
１は、例えばＲＡＭ１３にエリア設定されている。

【００５８】上記ＤＭＡバッファ３１の構成例が図６
（ｂ）に示され、本実施例においては、２６０バイトの
ＤＭＡデータバッファ３１を２組備えるものとする。図
示のように、各ＤＭＡデータバッファ３１の先頭にはス
テータスＳＴＳを示すエリアが用意され、ＡＦからＦＩ
Ｆまでの全てのバイト数をセットするエリアが用意され
ている。

【００５９】ここで、ＳＴＳエリアのアサイン例（ビッ
トフラグ方式等にしても良い）を示す。 ［送信時］ ００ｈ：空き状態 ０１ｈ：ＣＰＵ１１のＤＣＲモジュールによりデータ入
力済み ０２ｈ：モデム割り込みによりデータ送出中。モデム１
８によるデータ送出が終了すると再び空き状態（００
ｈ）に戻す。 ［受信時］ １０ｈ：空き状態 １１ｈ：モデム１８によりデータ入力中 １２ｈ：ＣＲＣチェック済み（フレームＯＫ） １３ｈ：ＣＲＣチェック済み（フレームＮＧ）。「ＣＲ
Ｃチェック済み（フレームＯＫ）」の状態になると、Ｃ
ＰＵ１１のＤＣＲモジュールにてＤＭＡデータバッファ
３１からＥＣＭバッファ２１にデータをコピーした後、
空き状態（１０ｈ）に戻す。

【００６０】図７は図６に示すファクシミリ装置におけ
るデータフローを示す図であり、同図（ａ）はＥＣＭ送
信時のデータフロー、同図（ｂ）はＥＣＭ受信時のデー
タフローを示す。

【００６１】図示のように、モデム１８からのデータリ
クエストすなわちＩＲＱ２は、ＤＭＡコントローラ２２
にのみ入力する。また、モデム１８のステータス割り込
み（プログラマブルインタラプト）すなわちＩＲＱ１
は、ＤＭＡコントローラ２２のみに通知される。そし
て、ＤＭＡコントローラ２２からのＤＭＡ終了割り込
み、すなわちＩＲＱ３がＣＰＵ１１に通知される。

【００６２】上記構成において、請求項５記載の発明
は、図７（ａ）に示すＥＣＭ送信時にＣＰＵ１１によっ
てＥＣＭバッファ２１からＤＭＡデータバッファ３１に
データをコピーし、このＤＭＡデータバッファ３１にコ
ピーされたデータを、ＤＭＡコントローラ２２によって
モデム１８に転送する。次に、作用を説明する。 ［ＥＣＭ送信時（パーシャルページ）］図７（ａ）に示
すＥＣＭ送信時において、まずＤＭＡコントローラ２２
をマスクした状態で、モデム１８をＨＤＬＣ高速データ
送信モードにセットアップし、データ送出要求ＲＴＳを
ＯＮする。これにより、モデム１８は、データ入力要求
ＩＲＱ２をかけてもデータが入力されないため、フラグ
を送出し続けることになる。

【００６３】一方、図６（ａ）に示す符号化復号化部Ｄ
ＣＲ１７は、ＣＰＵ１１のＤＣＲモジュールによってコ
ントロールされて、ＲＡＭ１３にあるラインバッファの
データを圧縮し、ＥＣＭバッファ２１に入力する。１フ
レーム分のデータが圧縮し終わると、ＣＰＵ１１は、Ｄ
ＭＡデータバッファ３１のステータスＳＴＳ（図６
（ｂ）参照）をチェックし、空き状態「００ｈ」の時
は、ＡＦ、ＣＦ、ＦＣＦ、フレームナンバーＦＲＭを付
加して、ＥＣＭバッファ２１の１フレーム分の圧縮デー
タをＤＭＡデータバッファ３１にコピーする。

【００６４】コピーし終わったら、ＡＦからＦＩＦまで
のデータのバイト数をセットして、ステータスを「ＤＣ
Ｒによるデータ入力済み」＝０１ｈに設定する。ここ
で、同時に動作するメインフローのプロトコルモジュー
ルにおいて、モデム１８がフラグを出し始めてから２０
０ｍｓ間、ウエイトし、その後、まず１つ目のＤＭＡバ
ッファ３１のステータスをチェックして、データ入力済
み「０２ｈ」の場合は、そのＤＭＡデータバッファ３１
のアドレスをＤＭＡのスタートアドレスとして設定し、
このＤＭＡスタートアドレスにデータのバイト数を足し
た値をＤＭＡエンドアドレスとして設定する。例えば、
２５６オクテットの場合、ＤＭＡスタートアドレスには
１つ目のＤＭＡデータバッファ３１の先頭アドレス、Ｄ
ＭＡエンドアドレスには１つ目のＤＭＡデータバッファ
３１の先頭アドレスに２５６＋４＝２６０バイト足した
アドレスをセットする。このようにアドレス設定後、Ｄ
ＭＡのマスクを解除する。

【００６５】ＤＭＡコントローラ２２は、モデム１８か
らのデータリクエストＩＲＱ２がある度に、ＤＭＡデー
タバッファ３１の中のデータを１バイトずつモデム１８
に転送する。ＤＭＡエンドアドレスに達したら、即座に
割り込みＩＲＱ３にてＣＰＵ１１に知らせる。ＣＰＵ１
１は、ＤＭＡコントローラ２２から割り込みＩＲＱ３に
てＤＭＡの終了が通知されると、割り込みＪＯＢ中でモ
デム１８にそのフレームが終了したことを通知（ＥＯＦ
を立てる）し、ＤＭＡをマスクした後に、そのＤＭＡデ
ータバッファ３１のステータスを「空き状態」＝００ｈ
に戻す。

【００６６】ＣＰＵ１１のプロトコルモジュールでは、
モデム１８による１フレーム分のデータの送出終了を認
識すると、もう１つのＤＭＡデータバッファ３１のステ
ータスをチェックし、「ＤＣＲによるデータ入力済み」
＝００ｈになっていたら、ＤＭＡスタートアドレスとＤ
ＭＡエンドアドレスを上記と同様に設定した後、ＤＭＡ
のマスクを解除する。「ＤＣＲによるデータ入力済み」
＝００ｈになっていなかったら、ＤＭＡのマスクを解除
せずにウェイトする。このようにすることにより、ＤＣ
Ｒ１７によるデータの圧縮が遅れた場合でも、自動的に
フレーム間フラグの送出タイミングを延ばすことができ
る。

【００６７】ＣＰＵ１１のＤＣＲモジュールでは、１ペ
ージ分のデータを圧縮し終わり、全てのフレームのデー
タをＥＣＭバッファ２１に転送し終わると、次にＤＭＡ
データバッファ３１が空き状態「００ｈ」になった時
に、ＤＭＡデータバッファ３１にＲＣＰフレームのデー
タをセットする。このようにすることにより、画情報フ
レームＦＩＦの後に続いてＲＣＰフレームを送出するこ
とができる。 ［ＥＣＭ送信時（再送）］ＣＰＵ１１のＤＣＲモジュー
ルにて、再送マップに基づいてＥＣＭバッファ２１のデ
ータを順次ＡＦ、ＣＦ、ＦＣＦ、フレームナンバーを付
加してＤＭＡデータバッファ３１にコピーする。

【００６８】再送すべきフレームのデータを全て、ＤＭ
Ａデータバッファ３１にコピーし終えたら、ＲＣＰフレ
ームの情報をＤＭＡデータバッファ３１にセットし、処
理を終える。なお、プロトコルモジュールと割り込みＪ
ＯＢの制御は、前述したパーシャルページ送出時と同様
である。このように、本実施例においては、ＥＣＭバッ
ファ２１とモデム１８間でデータを中継するＤＭＡデー
タバッファ３１と、このＤＭＡデータバッファ３１とモ
デム１８間で該モデム１８からの要求に応えてデータを
転送するＤＭＡコントローラ２２と、を設け、ＥＣＭ送
信時にＣＰＵ１１によってＥＣＭバッファ２１からＤＭ
Ａデータバッファ３１にデータをコピーし、ＤＭＡデー
タバッファ３１にコピーされたデータをＤＭＡコントロ
ーラ２２によってモデム１８に転送するので、より処理
スピードの高いＣＰＵやマルチＣＰＵ構成というような
コストアップなしに、マルチタスク処理を実行でき、高
速なモデム制御を実現したうえでハードウェアの負担を
軽減することができる。

【００６９】以下、請求項６記載の発明を実施例に基づ
いて説明する。まず、構成を説明する。図６（ａ）に示
す本実施例において、ＤＭＡコントローラ２２は図７
（ｂ）に示すＥＣＭ受信時に、モデム１８からＤＭＡデ
ータバッファ３１にデータを転送する。ＤＭＡデータバ
ッファ３１に転送されたデータは、ＣＰＵ１１によって
ＥＣＭバッファ２１にコピーされる。

【００７０】次に、作用を説明する。図７（ｂ）に示す
ＥＣＭ受信時において、まずＣＰＵ１１のプロトコルモ
ジュールにて、モデム１８を高速ＨＤＬＣデータ受信モ
ードにセットアップし、ＤＭＡの第１データ出力先スタ
ートアドレスとして第１ＤＭＡデータバッファの先頭ア
ドレスを、また第２データ出力先スタートアドレスとし
て第２ＤＭＡデータバッファの先頭アドレスを、それぞ
れ設定する。

【００７１】さらに、ＨＤＬＣフレーム情報が壊れた場
合に備えて、エンドアドレスとしてスタートアドレスに
フレームサイズとＡＦ等のバイト数を足したアドレス
（２５６オクテットの場合、スタートアドレスに２６０
バイトを足したアドレス）をセットしておく。ＤＭＡコ
ントローラ２２は、モデム１８からデータ出力要求ＩＲ
Ｑ２がある度に、１バイトずつ受信データを第１のＤＭ
Ａデータバッファ３１に転送する。

【００７２】また、モデム１８からのステータス割り込
みＩＲＱ１が発生したら、ＤＭＡのスタートアドレスを
第２のＤＭＡデータバッファ３１に切り換えてＤＭＡを
再スタートすると共に割り込みにてＣＰＵ１１に通知す
る。なお、エンドアドレスとして設定されたアドレスま
でデータを転送し終えた場合も、ＤＭＡコントローラ２
２は割り込みにてＣＰＵ１１に通知する。

【００７３】ＤＭＡコントローラ２２からの割り込みが
かけられると、ＣＰＵ１１は割り込みＪＯＢで割り込み
要因をチェックする。ここで、アボート、アンダーラン
による割り込みの場合は、そのＤＭＡデータバッファ３
１のステータスＳＴＳを「空き状態」＝１０ｈに戻す。
また、フレーム終了による割り込みの場合には、ＣＲＣ
のステータスチェックを行ないフレームが正しく受信で
きた場合には「ＣＲＣチェック済み（ＯＫフレーム）」
＝１２ｈを、また正しく受信できなかった場合は「ＣＲ
Ｃチェック済み（ＮＧフレーム）」＝１３ｈのステータ
スＳＴＳをセットする。

【００７４】ＣＰＵ１１のＤＣＲモジュールによって制
御される符号化復号化部ＤＣＲ１７では、ＤＭＡデータ
バッファ３１のステータスＳＴＳを監視し、ステータス
ＳＴＳが「ＣＲＣチェック済み（ＯＫフレーム）」＝１
２ｈとなったものは、ＡＦ、ＣＦ、ＦＣＦをチェック
し、ＦＣＤ（Facsimile Corded Data）の場合には、フ
レームナンバーＦＲＭからＥＣＭバッファ２１の格納す
べきアドレスを算出し、ＦＩＦデータのコピーを行なう
と共に、受信フレームマップのそのフレームに対応する
ビットを「０」にする。その後、このフレームマップに
従い、ＥＣＭバッファ２１中の受信データの復調を行な
う。

【００７５】一方、ＡＦ、ＣＦ、ＦＣＦのチェックの結
果、ＲＣＰフレームだとわかった場合は、ＤＭＡおよび
モデムの割り込みを全てマスクして、プロトコルモジュ
ールに対して受信フレームマップの情報を渡すと共に、
高速データ受信の終了を通知する。このように、本実施
例においては、ＥＣＭ受信時にＤＭＡコントローラ２２
によってモデム１８からＤＭＡデータバッファ３１にデ
ータを転送し、ＤＭＡデータバッファ３１に転送された
データをＣＰＵ１１によってＥＣＭバッファ２１にコピ
ーするので、より処理スピードの高いＣＰＵやマルチＣ
ＰＵ構成というようなコストアップなしに、マルチタス
ク処理を実行でき、高速なモデム制御を実現したうえで
ハードウェアの負担を軽減することができる。

【００７６】以下、請求項７記載の発明を実施例に基づ
いて説明する。まず、構成を説明する。図６（ａ）にお
いて、モデム１８は、ＣＣＩＴＴ勧告Ｖ．２１に従って
送受信する画情報をデータとして送受信する。このモデ
ム１８によって送受信されるデータは、ＥＣＭバッファ
２１に格納される。従来であれば、このＥＣＭバッファ
２１とモデム１８間のデータ転送はＣＰＵ１１によって
制御されるが、本実施例においては、前記ＥＣＭバッフ
ァ２１とモデム１８間でデータを中継するＤＭＡデータ
バッファ３１を設け、このＤＭＡデータバッファ３１と
モデム１８間のデータ転送を、モデム１８からの要求に
応えてＤＭＡコントローラ２２によって実行する。

【００７７】本実施例の作用は、前記請求項５または６
記載の実施例で説明したものと同様である。すなわち、
ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータもＥ
ＣＭバッファ２１とＤＭＡデータバッファ３１間ではＣ
ＰＵ１１によって転送し、ＤＭＡデータバッファ３１と
モデム１８間ではＤＭＡコントローラ２２によって転送
する。ただし、本実施例において、送受信データは符号
化復号化部ＤＣＲ１７を通さず、ＣＰＵ１１のプロトコ
ルモジュールにおいて作成・判断される。

【００７８】このように、本実施例においては、ＣＣＩ
ＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバ
ッファ２１とＤＭＡデータバッファ３１間ではＣＰＵ１
１によって転送し、ＤＭＡデータバッファ３１とモデム
１８間ではＤＭＡコントローラ２２によって転送するの
で、より処理スピードの高いＣＰＵやマルチＣＰＵ構成
というようなコストアップなしに、マルチタスク処理を
実行でき、高速なモデム制御を実現したうえでハードウ
ェアの負担を軽減することができる。

【００７９】以下、請求項８〜１１いずれかに記載の発
明を実施例に基づいて説明する。図８は請求項８〜１１
いずれかに記載された発明の一実施例に係るデータ通信
装置としてファクシミリ装置を示す図であり、同図
（ａ）はそのブロック構成図、同図（ｂ）は割り込みの
発生状況を示す構成図である。なお、本実施例において
上述例と同一の構成については、同一符号を付してその
具体的な説明を省略する。

【００８０】まず、構成を説明する。図８（ａ）におい
て、モデム１８は、画情報の正誤判定機能を有するエラ
ーコレクションモードＥＣＭまたは非ＥＣＭの画情報を
データとして送受信する。このモデム１８によって送受
信されるＥＣＭデータは、ＦＩＦＯおよびＥＣＭバッフ
ァ２１のＥＣＭバッファに格納される。また、モデム１
８によって送受信される非ＥＣＭデータは、ＦＩＦＯお
よびＥＣＭバッファ２１のＦＩＦＯメモリに格納され
る。ＤＭＡコントローラ２２は、前記モデム１８からの
要求に応えて、前記ＦＩＦＯメモリ２１とモデム１８間
またはＥＣＭバッファ２１とモデム１８間のデータ転送
を制御する。

【００８１】ここで、前記ＤＭＡコントローラ２２によ
るスタートアドレスと転送バイト数を設定するために、
複数たとえば３組みのポート４１が設けられている。３
組みのポート４１は、所定の指定部により設定に使用す
るポートを指定することができ、また指定されたポート
を使用してのＤＭＡが終了した時点で、ＤＭＡを停止す
るか継続するかを所定の選択部により選択することがで
きる。これらの指定部および選択部は、ＲＯＭ１２内の
プログラムにソフトウェアとして備えられている。

【００８２】モデム１８は、ＨＤＬＣデータ送受信モー
ドに設定されると、図８（ｂ）に示すように、フレーム
終了を知らせる割り込み要求ＩＲＱ１と、データ入力出
力要求の割り込み要求ＩＲＱ２とを発生する。ＨＤＬＣ
を使用しないような設定にした場合、データ入力出力要
求の割り込み要求ＩＲＱ２のみを発生する。なお、デー
タ入出力要求ＩＲＱ２は、ゲート４２によってＤＭＡコ
ントローラ２２への要求タイミングが制御されている。

【００８３】モデム１８はＨＤＬＣモードにセットアッ
プすることにより、送信時は、フレーム間フラグおよび
フレームエンド設定時のフレームチェックシーケンス
（ＦＣＳ）を自動的に送出し、受信時には、フレーム間
フラグおよびフレームチェックシーケンス（ＦＣＳ）を
ユーザーデータとして開示せず、ポーリング可能なステ
ータスによって、そのフレームが正常に受信できたもの
か否かの情報をＣＰＵ１１に対して提示する。

【００８４】図８（ｂ）において、フレーム受信終了を
示す割り込み要求ＩＲＱ１は、モデム１８からＣＰＵ１
１側にのみに通知される。モデム１８からのデータ入出
力要求ＩＲＱ２は、ゲート４２を通してＤＭＡコントロ
ーラ２２側にのみ入力する。また、ＤＭＡコントローラ
２２は、指定されたデータの転送を終了したら、その都
度割り込みＩＲＱ３を発生させ、ＣＰＵ１１に通知す
る。

【００８５】図９は図８（ａ）に示すＤＭＡ設定用出力
ポート４１の設定項目および構成を示す図である。ポー
ト４１は、３組みのポートにより構成されて、ＤＭＡコ
ントローラ２２のスタートアドレス〜と転送数（バ
イト数）〜を設定するためのメモリマップドＩ／Ｏ
であり、以下の説明ではＣＰＵ１１によって２４ビット
で表される空間をアクセスされるものとする。また、本
実施例のＤＭＡスタートアドレス〜は、２４ビット
で表されるアドレスを全て設定するようになっている
が、Ｉ／Ｏポート４１の容量をできるだけ少なくするす
るためには、２４ビットのアドレスのうち上位（中位を
含む）１６ビットを設定するものとし、下位８ビット
は、「ＯＯＨ」に固定するようにしても良い。

【００８６】ＤＭＡに関する設定は、スタートアドレ
ス、転送数が、それぞれ〜まであり、任意に組み合
わせて動作できるものとする。以下の説明では、簡単化
のため、設定、設定の２組を使用した場合は、ＤＭ
Ａ転送数が設定値に達した場合でもストップせずに→
→→……のように動作し、設定、設定、設定
の３組を使用する場合は→→の順にＤＭＡを行
なった後ＤＭＡはストップすることを前提として説明す
るが、それぞれの設定に関して、転送数に達した場合Ｄ
ＭＡをストックするかしないかの選択ができるようにし
てももちろん構わない。

【００８７】上記構成において、請求項８記載の発明
は、ＥＣＭの送信データを前記ＤＭＡコントローラ２２
によりＥＣＭバッファ２１からモデム１８に転送する。
次に、作用を説明する。図１０はＥＣＭ送信時のポート
設定例を示す図であり、本実施例では、ＤＭＡに関する
スタートアドレスと転送数の設定を３組使用し、３組目
（の設定）終了時、ＤＭＡはストップするようになっ
ているものとして説明する。

【００８８】図１１および図１２は請求項８記載の実施
例を実現するＥＣＭ送信時の制御手順を示すフローチャ
ートである。まず、ＤＭＡをマスクした状態で、モデム
１８をＨＤＬＣ高速データ送出モードにセットアップし
（ステップＱ１）、ゲート４２を閉じたまま（ステップ
Ｑ２）、データ送出要求ＲＴＳすなわちＩＲＱ２をＯＮ
する（ステップＱ３）。このため、モデム１８は、デー
タ入力要求ＩＲＱ２をかけてもデータが入力されないた
め、フラグを送出し続けることになる。

【００８９】一方、符号化復号化部１７は、ＣＰＵ１１
のＤＣＲモジュールによってコントロールされ、例えば
ＲＡＭ１３内のラインバッファのデータを圧縮し、ＥＣ
Ｍバッファ２１に入力する。ここで、図１０に示したよ
うにポート４１を設定し、設定〜までのデータ転送
が終了した後はＤＭＡを終了するよう選択する（ステッ
プＱ４）。すなわち、まず初めにＨＤＬＣ制御フィール
ド用データエリアに、ＥＣＭ画情報の制御であることを
示すデータ（ＡＦ＝ＯＦＦＨ、ＣＦ＝Ｏ３Ｈ、ＦＣＦ＝
Ｏ６Ｈ）をセットし（ステップＱ５）、図１０に示すよ
うに、〔ＤＭＡスタートアドレス〕にＨＤＬＣ制御フ
ィールド用データエリアの先頭アドレス（ステップＱ
６）、〔ＤＭＡ転送数〕に制御フィールドのデータ数
「３」をセットする（ステップＱ７）。なお、上記のＨ
ＤＬＣ制御フィールド用データエリアは、図１３（ａ）
に示すように、ＲＡＭ１３内に設定されている。次に、
図１３（ｂ）に示すＲＡＭ１３内のフレーム番号ストア
エリアに、先頭データのフレーム番号「０」をストアす
る（ステップＱ８）。

【００９０】続いて、図１０に示す〔ＤＭＡスタートア
ドレス〕にフレーム番号ストアエリアアドレス（ステ
ップＱ９）、〔ＤＭＡ転送数〕に「１」をセットする
（ステップＱ１０）。１フレーム分のデータを圧縮し終
わると、〔ＤＭＡスタートアドレス〕にＥＣＭバッフ
ァ２１中の送信すべき圧縮データエリアの先頭アドレス
（ステップＱ１１）、〔ＤＭＡ転送数〕にＥＣＭバッ
ファ２１中の送信すべき圧縮データ数（最終フレーム以
外は「２５６」または「６４」）をセットする（ステッ
プＱ１２）。

【００９１】この後、モデム１８がフラグパターンを最
低保証時間（２００ｍｓ）出し終わったら（ステップＱ
１３）、送出すべきフレームデータが揃っていることを
条件に（ステップＱ１４）、ＤＭＡをスタートし（ステ
ップＱ１５）、ゲート４２を開けてモデム１８からＤＭ
Ａコントローラ２２にデータ入力要求ＩＲＱ２を通知す
る（ステップＱ１６）。

【００９２】ＤＭＡコントローラ２２は、モデム１８か
らのデータリクエストＩＲＱ２がある度に、図１０の
〔ＤＭＡスタートアドレス〕で指定されたエリアから
１バイトずつモデム１８にデータを転送する。転送数が
〔ＤＭＡ転送数〕に達したら、即座に割り込みＩＲＱ
３にてＣＰＵ１１に知らせる（ステップＱ１７）。この
後、モデム１８からのデータ入力要求ＩＲＱ２がある度
に、引き続き〔ＤＭＡスタートアドレス〕で指定され
たエリアから１バイトずつモデムに転送する。この場
合、〔ＤＭＡ転送数〕は「１」なので、ＤＭＡコント
ローラ２２は、１バイトのデータ（フレーム番号）を送
出し終わったら割り込みＩＲＱ３にてＣＰＵ１１に知ら
せる（ステップＱ１８）。

【００９３】さらにこの後、モデム１８からのデータ入
力要求ＩＲＱ２がある度に、引き続き〔ＤＭＡスタート
アドレス〕で指定されたエリアから１バイトずつモデ
ム１８にデータを転送する。転送数が〔ＤＭＡ転送数
〕に達したら、即座に割り込みＩＲＱ３にてＣＰＵ１
１に知らせる。ＣＰＵ１１では、〔ＤＭＡ転送数〕に
て設定したデータ数を転送終了したことを示す割り込み
ＩＲＱ３が入ったら、図１３（ａ）に示すフレーム番号
ストアエリアの中のフレーム番号データをインクリメン
トする（ステップＱ１９）。

【００９４】また、〔ＤＭＡ転送数〕に達したことを
示す割り込みＩＲＱ３が入ったら（ステップＱ２０）、
モデム１８にそのフレームが終了したことを、ＥＯＦを
立てて通知し（ステップＱ２１）、ゲート４２を閉じる
と共に（ステップＱ２２）、〔ＤＭＡスタートアドレス
〕を更新する（ステップＱ２３）。続いて、次のフレ
ームデータが有るか否かを判断し（ステップＱ２４）、
有る場合はステップＱ１４に戻り、既に次のフレームと
して送出すべき圧縮データが揃っているかどうかを確認
する。この場合、次のフレームとして送出すべきデータ
が揃っている場合は、〔ＤＭＡスタートアドレス〕に
ＥＣＭバッファ２１中の送信すべき圧縮データエリアの
先頭アドレス、〔ＤＭＡ転送数〕にＥＣＭバッファ２
１中の送信すべき圧縮データエリア終了アドレスをセッ
トする。

【００９５】一方、次のフレームとして送出すべきデー
タが揃っていない場合には、モデム１８からＤＭＡコン
トローラ２２への割り込み要求ＩＲＱ２のゲート４２が
ステップＱ２２において閉じられているので、モデム１
８へのデータの出力は行なわれなくなり、モデム１８か
らは自動的にフレーム間フラグが送出されることにな
る。

【００９６】データが揃い次第、ステップＱ１６に示す
ようにゲート４２を開けることにより、ＤＭＡコントロ
ーラ２２は、割り込み要求の都度、モデム１８へのデー
タの出力を再開し、次のフレームデータの送信を行なう
ことができる。一方、ステップＱ２４の判断でＮＯすな
わち１ページ分のデータを圧縮し終わり全てのフレーム
のデータを送出し終わったら、ＨＤＬＣ制御フィールド
用データエリアにＲＣＰフレームのデータ（ＡＦ＝ＯＦ
ＦＨ、ＣＦ＝Ｏ３Ｈ、ＦＣＦ＝８６Ｈ）をセットし（ス
テップＱ２５）、〔ＤＭＡスタートアドレス〕にＨＤ
ＬＣ制御フィールド用データエリアの先頭アドレス、
〔ＤＭＡ転送数〕にＨＤＬＣ制御フィールドの有効デ
ータ数「３」をセットする。また、〔ＤＭＡスタートア
ドレス〕にも、ＨＤＬＣ制御フィールド用データエリ
アの先頭アドレス、〔ＤＭＡ転送数〕にも、ＨＤＬＣ
制御フィールド用データエリアの有効データ数「３」を
セットする（ステップＱ２６）。

【００９７】続いて、ＤＭＡをスタートし（ステップＱ
２７）、ゲート４２を開く（ステップＱ２８）。この
後、送出終了割り込みＩＲＱ３がかかる度に（ステップ
Ｑ２９）、モデム１８にそのフレームが終了したこと
を、ＥＯＦを立てて通知し（ステップＱ３０）、２回目
の送出終了割り込みＩＲＱ３がかかると（ステップＱ３
１）、ＥＯＦを立ててモデム１８にフレーム終了を通知
すると共に（ステップＱ３２）、ＨＤＬＣ制御フィール
ド用データエリアのＣＦの部分を最終フレームであるこ
とを示すデータすなわち図１３（ａ）に示す「１３Ｈ」
に変え（ステップＱ３３）、３回目の送出終了割り込み
ＩＲＱ３がかかると（ステップＱ３４）、ＥＯＦを立て
てモデム１８にフレーム終了を通知すると共に（ステッ
プＱ３５）、ゲート４２を閉じて送出を終了する（ステ
ップＱ３６）。

【００９８】このようにすることにより、図１４（ａ）
に示す画情報フレームの後に続いて、図１４（ｂ）に示
すＲＣＰフレームを送出することができる。なお、再送
時は相手から指定されたＰＰＲ（再送要求）により、再
送すべきフレームのフレーム番号を、図１３（ｂ）に示
すフレーム番号ストアエリアに順にセットし、再送すべ
きフレームの先頭アドレスと、転送数を〔ＤＭＡスター
トアドレス〕、〔ＤＭＡ転送数〕にセットし、同様
の制御を行なうことにより再送できる。

【００９９】このように、請求項８記載の実施例におい
ては、ＤＭＡコントローラ２２によるスタートアドレス
と転送バイト数を設定するポート４１を複数設け、設定
に使用するポート４１を指定する指定部と、指定された
ポート４１を使用してのＤＭＡが終了した時点でＤＭＡ
を停止するか継続するかを選択する選択部と、を備え、
ＥＣＭの送信データを前記ＤＭＡコントローラ２２によ
りＥＣＭバッファ２１からモデム１８に転送するので、
より処理スピードの高いＣＰＵやマルチＣＰＵ構成とい
うようなコストアップなしにマルチタスク処理を実行で
き、高速なモデム制御を実現したうえでハードウェアの
負担を軽減することができ、さらにシステムのリスクを
も軽減することができる。

【０１００】以下、請求項９記載の発明を実施例に基づ
いて説明する。まず、構成を説明する。図８に示す本実
施例においては、ＥＣＭの受信データをＤＭＡコントロ
ーラ２２によりモデム１８からＥＣＭバッファ２１に転
送する。次に、作用を説明する。

【０１０１】図１５はＥＣＭ受信時のポート設定例を示
す図であり、本実施例では、ＤＭＡに関するスタートア
ドレスと転送数の設定を３組使用し、３組目（の設
定）終了時、ＤＭＡはストップするようになっているも
のとして説明する。図１６および図１７は請求項９記載
の実施例を実現するＥＣＭ受信時の制御手順を示すフロ
ーチャートである。まず、ＤＭＡをマスクした状態で、
モデム１８をＨＤＬＣ受信モードにセットアップし（ス
テップＵ１）、ゲート４２を閉じる（ステップＵ２）。
次いで、図１５に示したようにポート４１を設定し、設
定〜までのデータ転送が終了した後はＤＭＡを終了
するよう選択する（ステップＵ３）。すなわち、ＨＤＬ
Ｃ制御フィールド用エリアアドレスを〔ＤＭＡスタート
アドレス〕に設定し（ステップＵ４）、〔ＤＭＡ転送
数〕として制御用データ数「３」を設定する（ステッ
プＵ５）。

【０１０２】また、〔ＤＭＡスタートアドレス〕にＤ
ＭＡスタートアドレスの中位８ビットを設定すべきＩ
／Ｏポートのアドレスをセットし（ステップＵ６）、
〔ＤＭＡ転送数〕として「１」をセットする（ステッ
プＵ７）。さらに、〔ＤＭＡスタートアドレス〕の上
位８ビットとして、使用するＥＣＭバッファ２１のアド
レス情報２４ビットのうちの上位８ビットを設定し、下
位８ビットとして「ＯＯＨ」を設定しておく（ステップ
Ｕ８）。また、〔ＤＭＡ転送数〕として、フレーム中
のユーザーデータのバイト数（「２５６」または「６
４」）をセットする（ステップＵ９）。

【０１０３】ここで、ゲート４２を開けて（ステップＵ
１０）、ＤＭＡをスタートする（ステップＵ１１）。Ｄ
ＭＡコントローラ２２は、モデム１８からデータ出力要
求ＩＲＱ２がある度に、受信データを１バイトずつ転送
する。上記のように設定されている場合、まず最初の３
バイトをＨＤＬＣ制御フィールド用エリアに転送し、３
バイト転送終了後、ＩＲＱ３にてＣＰＵ１１に通知する
（ステップＵ１２）。その後、次のフレーム番号データ
は、自らの〔ＤＭＡスタートアドレス〕の中位８ビッ
トデータとして転送する。この転送により、〔ＤＭＡス
タートアドレス〕の上記８ビットの設定は既に終了し
ているので、ＤＭＡスタートアドレスに関する設定が
終了することになる。

【０１０４】この後、ＤＭＡコントローラ２２はストッ
プせずに〔ＤＭＡスタートアドレス〕によって示され
たＥＣＭバッファエリアに対してユーザーデータの転送
を行なう。一方、ステップＵ１２の判断でＹＥＳすなわ
ちＣＰＵ１１にＤＭＡコントローラ２２からの割り込み
ＩＲＱ３が入ったら、ＨＤＬＣ制御フィールド内のデー
タの正当性を評価し（ステップＵ１３）、ＲＣＰフレー
ムであるか（ステップＵ１４）、または画情報フレーム
であるか（ステップＵ１５）を判定する。ここで、ＲＣ
Ｐフレームとして正当な値の場合には受信の処理を終了
する。また、画情報フレームでもＲＣＰフレームでもな
い場合は、そのフレームをエラーフレームとする処理を
行ない（ステップＵ１６）、ＤＭＡおよびのデータ
転送終了割り込みＩＲＱ３を待って（ステップＵ１７、
１８）、ＤＭＡを再スタートする。

【０１０５】一方、ステップＵ１５の判断でＹＥＳすな
わち画情報フレームとして正当な値の場合には、ＤＭＡ
のデータ転送終了割り込みＩＲＱ３を待って（ステッ
プＵ１９）、フレーム終了割り込みＩＲＱ１の発生を監
視する（ステップＵ２０）。ここで、ＩＲＱ１が発生し
ないままにＤＭＡのデータ転送終了割り込みＩＲＱ３
が発生した場合は（ステップＵ２１）、続いてＩＲＱ１
の発生を監視し（ステップＵ２２）、ＩＲＱ１が発生し
ない場合は、１フレームのデータが多すぎるとしてＮＧ
フレーム処理をし（ステップＵ２３）、ＤＭＡを再スタ
ートする。

【０１０６】一方、ステップＵ２０またはＵ２２におい
て、モデム１８からのステータスに割り込みＩＲＱ１が
発生したら、割り込みの要因をチェックし（ステップＵ
２４）、フレーム受信終了の割り込みの場合には、モデ
ム１８のＣＲＣのステータスをチェックし（ステップＵ
２５）、ＣＲＣがＯＫの場合は正常フレーム処理（ステ
ップＵ２６）、またＣＲＣがＮＧの場合はＮＧフレーム
処理を行なって（ステップＵ２７）、ＤＭＡの再スター
トをかける。

【０１０７】ユーザーデータの転送先スタートアドレス
は相手から送られてくるフレーム番号によって自動的に
設定されるため、何も設定を変えずに、以降、再スター
トをかけ続けながら上記のように割り込み毎のチェック
を行なうことによりＥＣＭデータの受信が可能となる。
このように、請求項９記載の実施例においては、ＥＣＭ
の受信データをＤＭＡコントローラ２２によりモデム１
８からＥＣＭバッファ２１に転送するので、より処理ス
ピードの高いＣＰＵやマルチＣＰＵ構成というようなコ
ストアップなしにマルチタスク処理を実行でき、高速な
モデム制御を実現したうえでハードウェアの負担を軽減
することができ、さらにシステムのリスクをも軽減する
ことができる。

【０１０８】以下、請求項１０記載の発明を実施例に基
づいて説明する。まず、構成を説明する。図８に示す本
実施例においては、非ＥＣＭの送信データをＤＭＡコン
トローラ２２によりＦＩＦＯメモリ２１からモデム１８
に転送する。次に、作用を説明する。

【０１０９】図１８は非ＥＣＭ送信時のポート設定例を
示す図であり、本実施例では、ＤＭＡに関するスタート
アドレスと転送数の設定を２組使用し、２組目（の設
定）終了時、ＤＭＡはストップせずに引き続き１組目
（の設定）により動作するものとして説明する。図１
９は請求項１０記載の実施例を実現する非ＥＣＭ送信時
の制御手順を示すフローチャートである。まず、モデム
１８をＨＤＬＣを使用せずにデータ送出するモードにセ
ットアップする（ステップＶ１）。このとき、ゲート４
２は閉じている（ステップＶ２）。その後、ＦＩＦＯメ
モリ２１に圧縮データがある程度たまるのを待ち、図１
８に示したようにポート４１を設定し、設定〜まで
の動作を繰り返すよう設定する（ステップＶ３）。すな
わち、〔ＤＭＡスタートアドレス〕にＦＩＦＯメモリ
２１の先頭アドレスをセットし（ステップＶ４）、〔Ｄ
ＭＡ転送数〕に任意の数（たとえば、２５６バイトの
圧縮データがたまった時点で２５６等の数値）をセット
する（ステップＶ５）。また、〔ＤＭＡスタートアドレ
ス〕に、次のアドレス〔ＤＭＡスタートアドレス〕
＋〔ＤＭＡ転送数〕）を設定し（ステップＶ６）、
〔ＤＭＡ転送数〕にも任意の値を設定した後（ステッ
プＶ７）、ＤＭＡのスタートをかける（ステップＶ
８）。このときゲート４２を開く（ステップＶ９）。

【０１１０】スタートをかけられると、ＤＭＡコントロ
ーラ２２は、モデム１８からの割り込み要求ＩＲＱ２が
ある都度、ＦＩＦＯメモリ２１のデータを１バイトずつ
モデム１８に出力する。〔ＤＭＡ転送数〕で指定され
たバイト数分だけ転送し終えたら、ＤＭＡコントローラ
２２は、ＣＰＵ１１に割り込みＩＲＱ３にて通知する
（ステップＶ１０）。ＣＰＵ１１は、割り込みＩＲＱ３
にてＤＭＡの終了が通知されると、〔ＤＭＡスタートア
ドレス〕を、〔ＤＭＡスタートアドレス〕＋〔ＤＭ
Ａ転送数〕により更新し（ステップＶ１１）、次が最
終データかどうかを判断する（ステップＶ１２）。次が
最終データでない場合は、〔ＤＭＡ転送数〕で指定さ
れたバイト数分だけ転送し終えたら、ＤＭＡコントロー
ラ２２は、ＣＰＵ１１に割り込みＩＲＱ３にて通知する
（ステップＶ１３）。ＣＰＵ１１は、割り込みＩＲＱ３
にてＤＭＡの終了が通知されると、〔ＤＭＡスタートア
ドレス〕を、〔ＤＭＡスタートアドレス〕＋〔ＤＭ
Ａ転送数〕により更新し（ステップＶ１４）、次が最
終データかどうかを判断する（ステップＶ１５）。次が
最終データでない場合は、ステップＶ１０に戻り、以
後、→→…の動作を繰り返す。

【０１１１】一方、ステップＶ１２またはＶ１５の判断
で、次が最終データの場合は、１ページ分のデータの圧
縮が終了した時点で、そのデータの送出設定時にＤＭＡ
転送数に残りのデータ数を設定し（ステップＶ１６）、
このデータ数分の転送が終了すると、ＤＭＡコントロー
ラ２２は、ＣＰＵ１１に最後のＤＭＡ終了割り込みＩＲ
Ｑ３にて通知し（ステップＶ１７）、ゲート４２を閉じ
て（ステップＶ１８）、モデム１８へのデータ入力を終
了する（ステップＶ１９）。

【０１１２】このように、請求項１０記載の実施例にお
いては、非ＥＣＭの送信データをＤＭＡコントローラ２
２によりＦＩＦＯメモリ２１からモデム１８に転送する
ので、より処理スピードの高いＣＰＵやマルチＣＰＵ構
成というようなコストアップなしにマルチタスク処理を
実行でき、高速なモデム制御を実現したうえでハードウ
ェアの負担を軽減することができ、さらにシステムのリ
スクをも軽減することができる。

【０１１３】以下、請求項１１記載の発明を実施例に基
づいて説明する。まず、構成を説明する。図８に示す本
実施例においては、非ＥＣＭの受信データをＤＭＡコン
トローラ２２によりモデム１８からＦＩＦＯメモリ２１
に転送する。次に、作用を説明する。

【０１１４】図２０は非ＥＣＭ受信時のポート設定例を
示す図であり、本実施例では、ＤＭＡに関するスタート
アドレスと転送数の設定を２組使用し、２組目（の設
定）終了時、ＤＭＡはストップせずに引き続き１組目
（の設定）により動作するものとして説明する。図２
１は請求項１１記載の発明を実現する非ＥＣＭ受信時の
制御手順を示すフローチャートである。まず、モデムを
ＨＤＬＣを使用せずにデータ受信するモードにセットア
ップする（ステップＷ１）。このとき、ゲート４２は閉
じている（ステップＷ２）。その後、図２０に示したよ
うにポート４１を設定し、設定〜までの動作を繰り
返すよう設定する（ステップＷ３）。すなわち、〔ＤＭ
Ａスタートアドレス〕にＦＩＦＯメモリ２１の先頭ア
ドレスをセットし（ステップＷ４）、〔ＤＭＡ転送数
〕に任意の数（たとえば、２５６等の数値）をセット
する（ステップＷ５）。また、〔ＤＭＡスタートアドレ
ス〕に、次のアドレス〔ＤＭＡスタートアドレス〕
＋〔ＤＭＡ転送数〕を設定し（ステップＷ６）、〔Ｄ
ＭＡ転送数〕にも任意の値を設定した後（ステップＷ
７）、ＤＭＡのスタートをかける（ステップＷ８）。こ
のとき、ゲート４２を開き（ステップＷ９）、モデム１
８によるデータの受信を開始する。

【０１１５】スタートをかけられると、ＤＭＡコントロ
ーラ２２は、キャリアすなわちユーザーデータである受
信データの有無を判断し（ステップＷ１０）、受信デー
タが有る場合は、モデム１８からの割り込み要求ＩＲＱ
２がある都度、モデム１８からユーザーデータを読み込
み、１バイトずつＦＩＦＯメモリ２１に転送する。〔Ｄ
ＭＡ転送数〕で指定されたバイト数分だけ転送し終え
たら、ＤＭＡコントローラ２２は、ＣＰＵ１１に割り込
みＩＲＱ３にて通知する（ステップＷ１１）。ＣＰＵ１
１は、割り込みＩＲＱ３にてＤＭＡの終了が通知される
と、〔ＤＭＡスタートアドレス〕を、〔ＤＭＡスター
トアドレス〕＋〔ＤＭＡ転送数〕により更新し（ス
テップＷ１２）、再びキャリアの有無を判断する（ステ
ップＷ１３）。ここで、キャリアが有る場合は、モデム
１８からの割り込み要求ＩＲＱ２がある都度、モデム１
８からユーザーデータを読み込み、１バイトずつＦＩＦ
Ｏメモリ２１に転送する。

【０１１６】〔ＤＭＡ転送数〕で指定されたバイト数
分だけ転送し終えたら、ＤＭＡコントローラ２２は、Ｃ
ＰＵ１１に割り込みＩＲＱ３にて通知する（ステップＷ
１４）。ＣＰＵ１１は、割り込みＩＲＱ３にてＤＭＡの
終了が通知されると、〔ＤＭＡスタートアドレス〕
を、〔ＤＭＡスタートアドレス〕＋〔ＤＭＡ転送数
〕により更新し（ステップＷ１５）、ステップＷ１０
に戻ってキャリアの有無を判断する。以後、→→
…の動作を繰り返す。

【０１１７】非ＥＣＭ受信時は、どこでデータの受信が
終了するか復調するまでわからないので、相手からのデ
ータのキャリアが切れるまで同様の動作を繰り返し、ス
テップＷ１０またはＷ１３で、キャリアが切れたと判断
した時点で、ゲート４２を閉じ（ステップＷ１６）、Ｄ
ＭＡを停止させて（ステップＷ１７）、１ページ分の制
御を終了する。

【０１１８】このように、請求項１１記載の実施例にお
いては、非ＥＣＭの受信データをＤＭＡコントローラ２
２によりモデム１８からＦＩＦＯメモリ２１に転送する
ので、より処理スピードの高いＣＰＵやマルチＣＰＵ構
成というようなコストアップなしにマルチタスク処理を
実行でき、高速なモデム制御を実現したうえでハードウ
ェアの負担を軽減することができ、さらにシステムのリ
スクをも軽減することができる。

【０１１９】

【発明の効果】以上説明したように、請求項１記載の発
明に係るデータ通信装置によれば、非ＥＣＭ送信時にモ
デムからのデータ入力要求がある度に、ＤＭＡコントロ
ーラによってＦＩＦＯメモリからモデムに所定バイト数
のデータを転送するので、より処理スピードの高いＣＰ
ＵやマルチＣＰＵ構成というようなコストアップなし
に、マルチタスク処理を実行でき、高速なモデムの制御
が可能となる。

【０１２０】また、請求項２記載の発明に係るデータ通
信装置によれば、非ＥＣＭ受信時にモデムからのデータ
出力要求がある度に、ＤＭＡコントローラによってモデ
ムからＦＩＦＯメモリに所定バイト数のデータを転送す
るので、より処理スピードの高いＣＰＵやマルチＣＰＵ
構成というようなコストアップなしに、マルチタスク処
理を実行でき、高速なモデムの制御が可能となる。

【０１２１】また、請求項３記載の発明に係るデータ通
信装置によれば、ハイレベル・データリンク制御手順Ｈ
ＤＬＣで規定されるフレームを構成するアドレスフィー
ルドＡＦ、コントロールフィールドＣＦ、およびファク
シミリコントロールフィールドＦＣＦの各情報を発生す
るフィールド情報発生部と、ＥＣＭバッファにおけるデ
ータの格納アドレスに対応させて前記ＨＤＬＣにおける
フレーム番号を生成するアドレス／フレーム番号変換部
と、を設け、ＥＣＭ送信時にモデムからのデータ入力要
求がある度に、ＤＭＡコントローラによってＥＣＭバッ
ファからモデムに順次データを転送し、このデータを前
記フレーム番号に従ってＨＤＬＣにフレーミングするの
で、より処理スピードの高いＣＰＵやマルチＣＰＵ構成
というようなコストアップなしに、マルチタスク処理を
実行でき、高速なモデムの制御が可能となる。

【０１２２】また、請求項４記載の発明に係るデータ通
信装置によれば、ＨＤＬＣで規定されるフレームを構成
するアドレスフィールドＡＦ、コントロールフィールド
ＣＦ、およびファクシミリコントロールフィールドＦＣ
Ｆを認識するフィールド認識部と、認識されたＦＣＦの
内容に基づいて前記ＨＤＬＣにフレーミングされている
データが画情報か画情報以外かを識別するデータ識別部
と、画情報と識別されたデータの前記ＨＤＬＣにおける
フレーム番号に対応させて前記ＥＣＭバッファの格納ア
ドレスを自動発生するフレーム番号／アドレス変換部
と、を設け、ＥＣＭ受信時にモデムからのデータ出力要
求がある度に、ＤＭＡコントローラによってモデムから
ＥＣＭバッファに順次データを転送し、このデータを前
記格納アドレスに従ってＥＣＭバッファに格納するの
で、より処理スピードの高いＣＰＵやマルチＣＰＵ構成
というようなコストアップなしに、マルチタスク処理を
実行でき、高速なモデムの制御が可能となる。

【０１２３】また、請求項５記載の発明に係るデータ通
信装置によれば、ＥＣＭバッファとモデム間でデータを
中継するデータバッファと、このデータバッファとモデ
ム間で該モデムからの要求に応えてデータを転送するＤ
ＭＡコントローラと、を設け、ＥＣＭ送信時にＣＰＵに
よってＥＣＭバッファからデータバッファにデータをコ
ピーし、データバッファにコピーされたデータをＤＭＡ
コントローラによってモデムに転送するので、より処理
スピードの高いＣＰＵやマルチＣＰＵ構成というような
コストアップなしに、マルチタスク処理を実行でき、高
速なモデム制御を実現したうえでハードウェアの負担を
軽減することができる。

【０１２４】また、請求項６記載の発明に係るデータ通
信装置によれば、ＥＣＭ受信時にＤＭＡコントローラに
よってモデムからＤＭＡデータバッファにデータを転送
し、ＤＭＡデータバッファに転送されたデータをＣＰＵ
によってＥＣＭバッファにコピーするので、より処理ス
ピードの高いＣＰＵやマルチＣＰＵ構成というようなコ
ストアップなしに、マルチタスク処理を実行でき、高速
なモデム制御を実現したうえでハードウェアの負担を軽
減することができる。

【０１２５】また、請求項７記載の発明に係るデータ通
信装置によれば、ＣＣＩＴＴ勧告Ｖ．２１に従って送受
信するデータもＥＣＭバッファとデータバッファ間では
ＣＰＵによって転送し、データバッファとモデム間では
ＤＭＡコントローラによって転送するので、より処理ス
ピードの高いＣＰＵやマルチＣＰＵ構成というようなコ
ストアップなしに、マルチタスク処理を実行でき、高速
なモデム制御を実現したうえでハードウェアの負担を軽
減することができる。

【０１２６】また、請求項８記載の発明に係るデータ通
信装置によれば、ＤＭＡコントローラによるスタートア
ドレスと転送バイト数を設定するポートを複数設け、設
定に使用するポートを指定する指定部と、指定されたポ
ートを使用してのＤＭＡが終了した時点でＤＭＡを停止
するか継続するかを選択する選択部と、を備え、ＥＣＭ
の送信データを前記ＤＭＡコントローラによりＥＣＭバ
ッファからモデムに転送するので、より処理スピードの
高いＣＰＵやマルチＣＰＵ構成というようなコストアッ
プなしにマルチタスク処理を実行でき、高速なモデム制
御を実現したうえでハードウェアの負担を軽減すること
ができ、さらにシステムのリスクをも軽減することがで
きる。

【０１２７】また、請求項９記載の発明に係るデータ通
信装置によれば、ＥＣＭの受信データをＤＭＡコントロ
ーラによりモデムからＥＣＭバッファに転送するので、
より処理スピードの高いＣＰＵやマルチＣＰＵ構成とい
うようなコストアップなしにマルチタスク処理を実行で
き、高速なモデム制御を実現したうえでハードウェアの
負担を軽減することができ、さらにシステムのリスクを
も軽減することができる。

【０１２８】また、請求項１０記載の発明に係るデータ
通信装置によれば、非ＥＣＭの送信データをＤＭＡコン
トローラによりＦＩＦＯメモリからモデムに転送するの
で、より処理スピードの高いＣＰＵやマルチＣＰＵ構成
というようなコストアップなしにマルチタスク処理を実
行でき、高速なモデム制御を実現したうえでハードウェ
アの負担を軽減することができ、さらにシステムのリス
クをも軽減することができる。

【０１２９】また、請求項１１記載の発明に係るデータ
通信装置によれば、非ＥＣＭの受信データをＤＭＡコン
トローラによりモデムからＦＩＦＯメモリに転送するの
で、より処理スピードの高いＣＰＵやマルチＣＰＵ構成
というようなコストアップなしにマルチタスク処理を実
行でき、高速なモデム制御を実現したうえでハードウェ
アの負担を軽減することができ、さらにシステムのリス
クをも軽減することができる。

【図面の簡単な説明】

【図１】請求項１〜４いずれかに記載された発明の一実
施例に係るデータ通信装置としてのファクシミリ装置を
示す図であり、同図（ａ）はそのブロック構成図、同図
（ｂ）はＥＣＭ画情報のＨＤＬＣフレーム構造を示す図
である。

【図２】請求項１記載の実施例における１ページ送信時
の制御手順を示すフローチャートである。

【図３】請求項２記載の実施例における１ページ受信時
の制御手順を示すフローチャートである。

【図４】請求項３記載の実施例における１ページ送信時
の制御手順を示すフローチャートである。

【図５】請求項４記載の実施例における１ページ受信時
の制御手順を示すフローチャートである。

【図６】請求項５〜７いずれかに記載された発明の一実
施例に係るデータ通信装置としてファクシミリ装置を示
す図であり、同図（ａ）はそのブロック構成図、同図
（ｂ）はＤＭＡデータバッファの実施例を示す構成図で
ある。

【図７】図６に示すファクシミリ装置におけるデータフ
ローを示す図であり、同図（ａ）はＥＣＭ送信時のデー
タフロー、同図（ｂ）はＥＣＭ受信時のデータフローを
示す。

【図８】請求項８〜１１いずれかに記載された発明の一
実施例に係るデータ通信装置としてファクシミリ装置を
示す図であり、同図（ａ）はそのブロック構成図、同図
（ｂ）は割り込みの発生状況を示す構成図である。

【図９】図８（ａ）に示すＤＭＡ設定用出力ポートの設
定項目および構成を示す図である。

【図１０】ＥＣＭ送信時のポート設定例を示す図であ
る。

【図１１】請求項８記載の実施例を実現するＥＣＭ送信
時の制御手順を示すフローチャートである。

【図１２】図１１に続く制御手順を示すフローチャート
である。

【図１３】ＲＡＭ内のデータエリアを示す図であり、同
図（ａ）はＨＤＬＣ制御フィールド用データエリアを示
し、同図（ｂ）はフレーム番号ストアエリアを示す。

【図１４】ＨＤＬＣフレームを示す構成図であり、同図
（ａ）はＥＣＭ画情報フレーム、同図（ｂ）はＲＣＰフ
レームをそれぞれ示す。

【図１５】ＥＣＭ受信時のポート設定例を示す図であ
る。

【図１６】請求項９記載の実施例を実現するＥＣＭ受信
時の制御手順を示すフローチャートである。

【図１７】図１６に続く制御手順を示すフローチャート
である。

【図１８】非ＥＣＭ送信時のポート設定例を示す図であ
る。

【図１９】請求項１０記載の実施例を実現する非ＥＣＭ
送信時の制御手順を示すフローチャートである。

【図２０】非ＥＣＭ受信時のポート設定例を示す図であ
る。

【図２１】請求項１１記載の発明を実現する非ＥＣＭ受
信時の制御手順を示すフローチャートである。

【符号の説明】

１１ ＣＰＵ １８ モデム ２１ ＦＩＦＯおよびＥＣＭバッファ ２２ ＤＭＡコントローラ

Claims (11)

【特許請求の範囲】
1. 【請求項１】画情報の正誤判定機能を有するエラーコレ
   クションモードＥＣＭと非ＥＣＭとを設け、 ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信す
   るモデムと、 このモデムによって送受信されるＥＣＭデータを格納す
   るＥＣＭバッファと、 前記モデムによって送受信される非ＥＣＭデータを格納
   するＦＩＦＯメモリと、 このＦＩＦＯメモリとモデム間または前記ＥＣＭバッフ
   ァとモデム間のデータ転送を制御するＣＰＵと、を備え
   たデータ通信装置において、 前記モデムからの要求に応えて前記ＦＩＦＯメモリとモ
   デム間またはＥＣＭバッファとモデム間のデータ転送を
   制御するＤＭＡコントローラを設け、 非ＥＣＭ送信時に前記モデムからのデータ入力要求があ
   る度に前記ＤＭＡコントローラによってＦＩＦＯメモリ
   からモデムに所定バイト数のデータを転送することを特
   徴とするデータ通信装置。
2. 【請求項２】請求項１記載のデータ通信装置において、 非ＥＣＭ受信時に前記モデムからのデータ出力要求があ
   る度に前記ＤＭＡコントローラによってモデムからＦＩ
   ＦＯメモリに所定バイト数のデータを転送することを特
   徴とするデータ通信装置。
3. 【請求項３】請求項１または２記載のデータ通信装置に
   おいて、 ハイレベル・データリンク制御手順ＨＤＬＣで規定され
   るフレームを構成するアドレスフィールドＡＦ、コント
   ロールフィールドＣＦ、およびファクシミリコントロー
   ルフィールドＦＣＦの各情報を発生するフィールド情報
   発生部と、 ＥＣＭバッファにおけるデータの格納アドレスに対応さ
   せて前記ＨＤＬＣにおけるフレーム番号を生成するアド
   レス／フレーム番号変換部と、を設け、 ＥＣＭ送信時に前記モデムからのデータ入力要求がある
   度に前記ＤＭＡコントローラによってＥＣＭバッファか
   らモデムに順次データを転送し、 このデータを前記フレーム番号に従ってＨＤＬＣにフレ
   ーミングすることを特徴とするデータ通信装置。
4. 【請求項４】請求項３記載のデータ通信装置において、 ＨＤＬＣで規定されるフレームを構成するアドレスフィ
   ールドＡＦ、コントロールフィールドＣＦ、およびファ
   クシミリコントロールフィールドＦＣＦを認識するフィ
   ールド認識部と、 認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレ
   ーミングされているデータが画情報か画情報以外かを識
   別するデータ識別部と、 画情報と識別されたデータの前記ＨＤＬＣにおけるフレ
   ーム番号に対応させて前記ＥＣＭバッファの格納アドレ
   スを自動発生するフレーム番号／アドレス変換部と、を
   設け、 ＥＣＭ受信時に前記モデムからのデータ出力要求がある
   度に前記ＤＭＡコントローラによってモデムからＥＣＭ
   バッファに順次データを転送し、 このデータを前記格納アドレスに従ってＥＣＭバッファ
   に格納することを特徴とするデータ通信装置。
5. 【請求項５】画情報の正誤判定機能を有するエラーコレ
   クションモードＥＣＭを設け、 このＥＣＭの画情報をデータとして送受信するモデム
   と、 このモデムによって送受信されるデータを格納するＥＣ
   Ｍバッファと、 このＥＣＭバッファとモデム間のデータ転送を制御する
   ＣＰＵと、を備えたデータ通信装置において、 前記ＥＣＭバッファとモデム間でデータを中継するデー
   タバッファと、 このデータバッファとモデム間で該モデムからの要求に
   応えてデータを転送するＤＭＡコントローラと、を設
   け、 ＥＣＭ送信時に前記ＣＰＵによってＥＣＭバッファから
   データバッファにデータをコピーし、 データバッファにコピーされたデータを前記ＤＭＡコン
   トローラによってモデムに転送することを特徴とするデ
   ータ通信装置。
6. 【請求項６】請求項５記載のデータ通信装置において、 ＥＣＭ受信時にＤＭＡコントローラによってモデムから
   データバッファにデータを転送し、 データバッファに転送されたデータをＣＰＵによってＥ
   ＣＭバッファにコピーすることを特徴とするデータ通信
   装置。
7. 【請求項７】請求項５または６記載のデータ通信装置に
   おいて、 ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥ
   ＣＭバッファとデータバッファ間ではＣＰＵによって転
   送し、 データバッファとモデム間ではＤＭＡコントローラによ
   って転送することを特徴とするデータ通信装置。
8. 【請求項８】画情報の正誤判定機能を有するエラーコレ
   クションモードＥＣＭと非ＥＣＭとを設け、 ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信す
   るモデムと、 このモデムによって送受信されるＥＣＭデータを格納す
   るＥＣＭバッファと、 前記モデムによって送受信される非ＥＣＭデータを格納
   するＦＩＦＯメモリと、 前記モデムからの要求に応えて前記ＦＩＦＯメモリとモ
   デム間またはＥＣＭバッファとモデム間のデータ転送を
   制御するＤＭＡコントローラと、を備えたデータ通信装
   置において、 前記ＤＭＡコントローラによるスタートアドレスと転送
   バイト数を設定するポートを複数設け、 設定に使用するポートを指定する指定部と、 指定されたポートを使用してのＤＭＡが終了した時点で
   ＤＭＡを停止するか継続するかを選択する選択部と、を
   備え、 ＥＣＭの送信データを前記ＤＭＡコントローラによりＥ
   ＣＭバッファからモデムに転送することを特徴とするデ
   ータ通信装置。
9. 【請求項９】請求項８記載のデータ通信装置において、 ＥＣＭの受信データをＤＭＡコントローラによりモデム
   からＥＣＭバッファに転送することを特徴とするデータ
   通信装置。
10. 【請求項１０】請求項８記載のデータ通信装置におい
    て、 非ＥＣＭの送信データをＤＭＡコントローラによりＦＩ
    ＦＯメモリからモデムに転送することを特徴とするデー
    タ通信装置。
11. 【請求項１１】請求項８記載のデータ通信装置におい
    て、 非ＥＣＭの受信データをＤＭＡコントローラによりモデ
    ムからＦＩＦＯメモリに転送することを特徴とするデー
    タ通信装置。