JPH05326939A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05326939A JPH05326939A JP12756192A JP12756192A JPH05326939A JP H05326939 A JPH05326939 A JP H05326939A JP 12756192 A JP12756192 A JP 12756192A JP 12756192 A JP12756192 A JP 12756192A JP H05326939 A JPH05326939 A JP H05326939A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor
- insulating layer
- gate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高速動作化をはかる。
【構成】 表面空乏層のない半導体１上に空間２を介し
てゲート電極３が配置されてゲート電極３下の半導体１
の電子伝導を制御する。
てゲート電極３が配置されてゲート電極３下の半導体１
の電子伝導を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に電界
効果型トランジスタ（ＦＥＴ）、就中ＶＩＦＥＴ（Vacu
um Interface Field Effect Transistor）に係わる。
効果型トランジスタ（ＦＥＴ）、就中ＶＩＦＥＴ（Vacu
um Interface Field Effect Transistor）に係わる。
【０００２】
【従来の技術】従来のＦＥＴ、特にシリコン半導体を用
いた絶縁ゲート型ＦＥＴ（以下Ｓｉ−ＭＯＳＦＥＴとい
う）は、ゲート絶縁層のＳｉＯ2 と半導体のＳｉとの界
面性に優れ、その製造プロセスもＳｉ半導体表面を熱酸
化することによってＳｉＯ2 ゲート絶縁層を形成できる
ことから比較的簡単であり、ＬＳＩ（大集積回路）構成
に広く用いられている。
いた絶縁ゲート型ＦＥＴ（以下Ｓｉ−ＭＯＳＦＥＴとい
う）は、ゲート絶縁層のＳｉＯ2 と半導体のＳｉとの界
面性に優れ、その製造プロセスもＳｉ半導体表面を熱酸
化することによってＳｉＯ2 ゲート絶縁層を形成できる
ことから比較的簡単であり、ＬＳＩ（大集積回路）構成
に広く用いられている。
【０００３】しかしながら、このＳｉ−ＭＯＳＦＥＴ
は、比較的電子移動度が小さいことから高速化に限界が
あると共に、さらにできるだけ高速化する上で必要とな
ってくる微小化に伴ってＳｉＯ2 ゲート絶縁層の膜厚を
減少させていくと、ゲートリーク電流が生じるという問
題が起きる。
は、比較的電子移動度が小さいことから高速化に限界が
あると共に、さらにできるだけ高速化する上で必要とな
ってくる微小化に伴ってＳｉＯ2 ゲート絶縁層の膜厚を
減少させていくと、ゲートリーク電流が生じるという問
題が起きる。
【０００４】このような不都合を回避すべくゲート絶縁
層を多層膜構造とすると、上述したように単に熱酸化の
みでＳｉＯ2 ゲート絶縁層を形成するというＳｉ−ＭＯ
ＳＦＥＴの特徴が失われてしまう。
層を多層膜構造とすると、上述したように単に熱酸化の
みでＳｉＯ2 ゲート絶縁層を形成するというＳｉ−ＭＯ
ＳＦＥＴの特徴が失われてしまう。
【０００５】
【発明が解決しようとする課題】本発明は、高速性に優
れ、しかもゲートリーク電流の低減化をはかることがで
きる半導体装置、特に新規な電界効果トランジスタＦＥ
Ｔを提供する。
れ、しかもゲートリーク電流の低減化をはかることがで
きる半導体装置、特に新規な電界効果トランジスタＦＥ
Ｔを提供する。
【０００６】
【課題を解決するための手段】本発明においては、図１
にその基本的構成の略線的断面図を示すように、特に表
面空乏層の生じない半導体１上に、空間２（例えば真
空）を介してゲート電極３を配置する。
にその基本的構成の略線的断面図を示すように、特に表
面空乏層の生じない半導体１上に、空間２（例えば真
空）を介してゲート電極３を配置する。
【０００７】そして、このゲート電極３への印加電圧に
よってこのゲート電極３下の半導体１の電子伝導を制御
する。
よってこのゲート電極３下の半導体１の電子伝導を制御
する。
【０００８】図１において４及び５は、ゲート電極３の
配置部を挟んでその両側において半導体１にオーミック
に被着されたソース及びドレイン各電極を示す。
配置部を挟んでその両側において半導体１にオーミック
に被着されたソース及びドレイン各電極を示す。
【０００９】
【作用】上述したように本発明においては、半導体１と
して表面が空乏化されることのない半導体を用いること
から、図２に本発明構成の、電圧印加がなされない状態
での特にゲート部におけるバンドモデル図を示すように
半導体の空間（真空）との電界すなわちその表面は少く
とも空乏化されていない状態で例えば電子に対する斜線
を付して示すチャンネル７が生じている。
して表面が空乏化されることのない半導体を用いること
から、図２に本発明構成の、電圧印加がなされない状態
での特にゲート部におけるバンドモデル図を示すように
半導体の空間（真空）との電界すなわちその表面は少く
とも空乏化されていない状態で例えば電子に対する斜線
を付して示すチャンネル７が生じている。
【００１０】そして、この状態でゲート電極３に対して
例えば正の電圧を印加すれば、図３にそのバンドモデル
図を示すように半導体１のゲート部表面におけるチャン
ネルがより深まりこのゲート部における電子伝導度はよ
り高まる。
例えば正の電圧を印加すれば、図３にそのバンドモデル
図を示すように半導体１のゲート部表面におけるチャン
ネルがより深まりこのゲート部における電子伝導度はよ
り高まる。
【００１１】これに対してゲート電極３に負の電圧を印
加するときは図４にそのバンドモデル図を示すように、
半導体１の表面において空乏化されることによってその
電子伝導度が低下する。
加するときは図４にそのバンドモデル図を示すように、
半導体１の表面において空乏化されることによってその
電子伝導度が低下する。
【００１２】このようにしてゲート電極に対する印加電
圧すなわちゲート電圧によって例えば図１におけるソー
ス及びドレイン各電極４及び５間の電子伝導度の変調に
よってドレイン電流制御を行うことができる。
圧すなわちゲート電圧によって例えば図１におけるソー
ス及びドレイン各電極４及び５間の電子伝導度の変調に
よってドレイン電流制御を行うことができる。
【００１３】
【実施例】本発明による半導体装置いわばＶＩＦＥＴの
実施例を詳細に説明する。
実施例を詳細に説明する。
【００１４】本発明においては、図１に示すように、表
面に空乏層が生じない半導体１例えばＩｎＡｓ化合物半
導体による化合物半導体１上に空間２を介してゲート電
極３を配置し、これの配置部の両側にソース電極４及び
ドレイン電極５を半導体１に対して直接的にオーミック
にコンタクトする。図においてＧ，Ｓ及びＤはそれぞれ
ゲート、ソース及びドレイン各端子を示す。
面に空乏層が生じない半導体１例えばＩｎＡｓ化合物半
導体による化合物半導体１上に空間２を介してゲート電
極３を配置し、これの配置部の両側にソース電極４及び
ドレイン電極５を半導体１に対して直接的にオーミック
にコンタクトする。図においてＧ，Ｓ及びＤはそれぞれ
ゲート、ソース及びドレイン各端子を示す。
【００１５】次に、本発明装置の一実施例を図５を参照
してその製造方法の一例と共に詳細に説明する。まず、
この場合、図５Ａにその拡大略線的平面図を示し、図５
Ｂに図５ＡのＢ−Ｂ線上の略線的拡大断面図を示すよう
に、これ自体その表面に空乏層を形成することのない、
そして空間との界面性にすぐれた半導体１例えばＩｎＡ
ｓ基板を用意し、これの上に所要の厚さｄをもって絶縁
層６を被着形成する。
してその製造方法の一例と共に詳細に説明する。まず、
この場合、図５Ａにその拡大略線的平面図を示し、図５
Ｂに図５ＡのＢ−Ｂ線上の略線的拡大断面図を示すよう
に、これ自体その表面に空乏層を形成することのない、
そして空間との界面性にすぐれた半導体１例えばＩｎＡ
ｓ基板を用意し、これの上に所要の厚さｄをもって絶縁
層６を被着形成する。
【００１６】この絶縁層６は、半導体１に比してバンド
ギャップが充分大で実質的に絶縁材となり得ると共に、
半導体１とそのエッチング性を異にするすなわち、半導
体１を侵すことのないエッチング液をもって等方的エッ
チングを行うことのできる材料、例えばＩｎＡｓ半導体
１に比し、そのバンドギャップが１．５ｅＶ大きいＡｌ
Ｓｂ層を全面的にエピタキシャル成長等によって被着形
成する。
ギャップが充分大で実質的に絶縁材となり得ると共に、
半導体１とそのエッチング性を異にするすなわち、半導
体１を侵すことのないエッチング液をもって等方的エッ
チングを行うことのできる材料、例えばＩｎＡｓ半導体
１に比し、そのバンドギャップが１．５ｅＶ大きいＡｌ
Ｓｂ層を全面的にエピタキシャル成長等によって被着形
成する。
【００１７】そして、この絶縁層６上に所要のパターン
を有する低抵抗層より成るゲート電極３を被着形成す
る。
を有する低抵抗層より成るゲート電極３を被着形成す
る。
【００１８】このゲート電極３は絶縁層６上に全面的に
金属或いは低抵抗半導体の蒸着、スパッタ等を行いその
後フォトリソグラフィによる選択的エッチング等によっ
て最終的に形成するゲート長に対応する例えば１００〜
数１００ｎｍの幅Ｌを有する帯状に形成するもその両端
に幅広部３ａ及び３ｂが連続的に残されたパターンとし
得る。
金属或いは低抵抗半導体の蒸着、スパッタ等を行いその
後フォトリソグラフィによる選択的エッチング等によっ
て最終的に形成するゲート長に対応する例えば１００〜
数１００ｎｍの幅Ｌを有する帯状に形成するもその両端
に幅広部３ａ及び３ｂが連続的に残されたパターンとし
得る。
【００１９】次に、図６Ａにその略線的拡大平面図を示
し、第６Ｂ及びＣにそれぞれ図６ＡのＢ−Ｂ線上及びＣ
−Ｃ線上の略線的拡大断面図を示すように、ゲート電極
３とその両側の幅広部３ａ及び３ｂをエッチングマスク
として絶縁層６例えばＡｌＳｂに対して等方性エッチン
グを行う。この場合、そのエッチングはオーバーエッチ
ングして少くとも所要の幅Ｌすなわち幅狭のゲート電極
３下においてその両側からのエッチングの進行によって
これの下の絶縁層６を除去して、ここに空間２を形成す
る。
し、第６Ｂ及びＣにそれぞれ図６ＡのＢ−Ｂ線上及びＣ
−Ｃ線上の略線的拡大断面図を示すように、ゲート電極
３とその両側の幅広部３ａ及び３ｂをエッチングマスク
として絶縁層６例えばＡｌＳｂに対して等方性エッチン
グを行う。この場合、そのエッチングはオーバーエッチ
ングして少くとも所要の幅Ｌすなわち幅狭のゲート電極
３下においてその両側からのエッチングの進行によって
これの下の絶縁層６を除去して、ここに空間２を形成す
る。
【００２０】このようにしてゲート電極３と半導体１と
の間にゲート絶縁層６の厚さｄに対応する間隔すなわち
空間２が形成される。
の間にゲート絶縁層６の厚さｄに対応する間隔すなわち
空間２が形成される。
【００２１】次に、図７Ａにその略線的拡大平面図を示
し、図７Ｂ及びＣにそれぞれ図７ＡのＢ−Ｂ線上及びＣ
−Ｃ線上の略線的拡大断面図を示すように、ゲート電極
３上から蒸着、スパッタ等によって半導体１に対しソー
ス及びドレイン電極４及び５を垂直に蒸着して形成す
る。
し、図７Ｂ及びＣにそれぞれ図７ＡのＢ−Ｂ線上及びＣ
−Ｃ線上の略線的拡大断面図を示すように、ゲート電極
３上から蒸着、スパッタ等によって半導体１に対しソー
ス及びドレイン電極４及び５を垂直に蒸着して形成す
る。
【００２２】この場合、ソース及びドレイン電極４及び
５の厚さＤは、上述した、絶縁層６の厚さｄすなわち空
間２におけるゲート電極３と半導体１の表面との間隔よ
り小に選定することによってゲート電極３と、その両端
の幅広部３ａ及び３ｂ上に形成されたソース及びドレイ
ン電極４及び５を形成する金属層の各蒸着層を分離して
それぞれの電気的短絡を回避することができると共に、
このゲート電極３とその両側の幅広部３ａ及び３ｂをも
ってゲート電極３とソース、ドレイン各電極４及び５と
の位置関係を自動的に設定（すなわちセルファライン）
することができる。
５の厚さＤは、上述した、絶縁層６の厚さｄすなわち空
間２におけるゲート電極３と半導体１の表面との間隔よ
り小に選定することによってゲート電極３と、その両端
の幅広部３ａ及び３ｂ上に形成されたソース及びドレイ
ン電極４及び５を形成する金属層の各蒸着層を分離して
それぞれの電気的短絡を回避することができると共に、
このゲート電極３とその両側の幅広部３ａ及び３ｂをも
ってゲート電極３とソース、ドレイン各電極４及び５と
の位置関係を自動的に設定（すなわちセルファライン）
することができる。
【００２３】このようにしてゲート電極３と、半導体１
との間に空間２が形成されたゲート部が構成され、この
ゲート部の両側にソース及びドレイン各電極４及び５が
被着形成された本発明による半導体装置すなわち電界効
果トランジスタが形成されるものであり、今この装置が
真空内に配置されることによっていわばＶＩＦＥＴが構
成される。
との間に空間２が形成されたゲート部が構成され、この
ゲート部の両側にソース及びドレイン各電極４及び５が
被着形成された本発明による半導体装置すなわち電界効
果トランジスタが形成されるものであり、今この装置が
真空内に配置されることによっていわばＶＩＦＥＴが構
成される。
【００２４】そして、半導体１としての例えばＩｎＡｓ
は、真空中に放置してもその表面付近が空乏化すること
がなく電子は表面近くに集まることが知られている。す
なわち、この構成によれば図２で説明したようにゲート
電極３下の半導体１表面にチャンネル７が形成される。
そして、このチャンネル７は図２〜図４で説明したよう
にゲート電極３に対する印加電圧によってこれの伝導度
を高めたりあるいはこれを消失させることができ、オン
・オフ制御が可能となる。
は、真空中に放置してもその表面付近が空乏化すること
がなく電子は表面近くに集まることが知られている。す
なわち、この構成によれば図２で説明したようにゲート
電極３下の半導体１表面にチャンネル７が形成される。
そして、このチャンネル７は図２〜図４で説明したよう
にゲート電極３に対する印加電圧によってこれの伝導度
を高めたりあるいはこれを消失させることができ、オン
・オフ制御が可能となる。
【００２５】そして、このＩｎＡｓ中の電位変化は真空
中の誘電率が小さいことから、この空間２に固体のゲー
ト絶縁層のすなわち固体材料が介在する場合に比し大き
くなり、したがって少ないゲート電位変化でチャンネル
７の制御を行うことができると共に高速化がはかられ
る。
中の誘電率が小さいことから、この空間２に固体のゲー
ト絶縁層のすなわち固体材料が介在する場合に比し大き
くなり、したがって少ないゲート電位変化でチャンネル
７の制御を行うことができると共に高速化がはかられ
る。
【００２６】また、このＩｎＡｓはこれに金属電極を単
に蒸着するのみでオーミックのソース電極４及びドレイ
ン電極５を形成することができるものであり、このＩｎ
Ａｓに不純物ドープする等の必要がないことから散乱の
少ない不純物導入による電子の散乱の発生が回避でき、
高電子伝導化をはかることができる。
に蒸着するのみでオーミックのソース電極４及びドレイ
ン電極５を形成することができるものであり、このＩｎ
Ａｓに不純物ドープする等の必要がないことから散乱の
少ない不純物導入による電子の散乱の発生が回避でき、
高電子伝導化をはかることができる。
【００２７】したがって、本来ＩｎＡｓが電子移動度が
高いことと相俟って高速動作化をはかることができる。
高いことと相俟って高速動作化をはかることができる。
【００２８】上述の本発明による半導体装置において空
間２の間隔すなわちゲート電極３と半導体１との間隔は
両者間に動作電圧範囲でトンネル電流が生じない程度の
間隔に選定される。また本発明装置は、真空中に封止さ
れることによってその空間２内が真空とされる構成を採
ることができるが、この空間２は真空とする場合に限ら
ず、半導体１の表面に物理的、化学的影響を与えること
のない所要の気体中に配置した構成を採ることもでき
る。
間２の間隔すなわちゲート電極３と半導体１との間隔は
両者間に動作電圧範囲でトンネル電流が生じない程度の
間隔に選定される。また本発明装置は、真空中に封止さ
れることによってその空間２内が真空とされる構成を採
ることができるが、この空間２は真空とする場合に限ら
ず、半導体１の表面に物理的、化学的影響を与えること
のない所要の気体中に配置した構成を採ることもでき
る。
【００２９】
【発明の効果】上述したように本発明によれば、高速動
作化がはかられると共に半導体１とゲート電極３との間
に半導体１の仕事関数分のバリアを形成することができ
るので、ＦＥＴ動作時のゲートリーク電流の低減化がは
かられる。
作化がはかられると共に半導体１とゲート電極３との間
に半導体１の仕事関数分のバリアを形成することができ
るので、ＦＥＴ動作時のゲートリーク電流の低減化がは
かられる。
【図１】本発明装置の基本的構成図である。
【図２】本発明装置の電圧印加がなされない状態でのバ
ンドモデル図である。
ンドモデル図である。
【図３】本発明装置の電圧印加状態でのハンドモデル図
である。
である。
【図４】本発明装置の電圧印加状態でのハンドモデル図
である。
である。
【図５】本発明装置の一製造方法の一製造工程での平面
図及び断面図である。
図及び断面図である。
【図６】本発明装置の一製造方法の一製造工程での平面
図及び断面図である。
図及び断面図である。
【図７】本発明装置の一製造方法の一製造工程での平面
図及び断面図である。
図及び断面図である。
１ 半導体 ２ 空間 ３ ゲート電極 ４ ソース電極 ５ ドレイン電極 ６ 絶縁層 ７ チャンネル
Claims (1)
- 【請求項１】 表面空乏層のない半導体上に空間を介し
てゲート電極が配置されてゲート電極下の上記半導体の
電子伝導を制御するようにしたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12756192A JPH05326939A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12756192A JPH05326939A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326939A true JPH05326939A (ja) | 1993-12-10 |
Family
ID=14963075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12756192A Pending JPH05326939A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518800A (ja) * | 2003-02-20 | 2006-08-17 | ヘンケル コーポレイション | 第四級有機ホスホニウム塩含有成型組成物 |
-
1992
- 1992-05-20 JP JP12756192A patent/JPH05326939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518800A (ja) * | 2003-02-20 | 2006-08-17 | ヘンケル コーポレイション | 第四級有機ホスホニウム塩含有成型組成物 |
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