JPH05324479A - アドレス変換機構のクリア回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理アドレスから物理アドレスに変換するア
ドレス変換バッファにおいて、クリア条件に一致する全
エントリーのクリア処理を高速化する。 【構成】 索引アドレスに対応したアドレス変換バッフ
ァ１のエントリー情報とクリア条件レジスタ３に設定さ
れたクリア条件とを比較し、その結果を各エントリー対
応にクリア一致レジスタ６にセットし、マイクロプログ
ラムからのクリア指示によりクリア一致レジスタ６の情
報からクリア条件に一致したエントリーアドレスを生成
し、同時にアドレス変換バッファの有効ビットをリセッ
トする。この処理をクリア一致レジスタ６に有効なクリ
ア一致チェック結果なくなるまで繰り返す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理アドレスから物理ア
ドレスへのアドレス変換機構のクリア回路に関する。

【０００２】

【従来の技術】セグメンテーション又はページング方式
による論理アドレスを採用した情報処理装置において、
論理アドレスから物理アドレスへの変換を高速に行う機
構として、アドレス変換バッファを用いる方式は一般に
よく知られている。

【０００３】ソフトウェアプログラムの実行中、アドレ
ス変換のためのテーブル等が更新されると、更新条件に
応じてアドレス変換バッファの該当エントリーもしくは
全エントリーをクリアし、アドレス変換結果が不正にな
るのを防止している。

【０００４】従来のアドレス変換機構のクリア回路は、
クリアするエントリーの条件をセットするクリア条件レ
ジスタと、アドレス変換バッファから出力されたエント
リー情報とクリア条件とを比較するクリアヒット回路
と、この比較結果をセットするフラグＦ／Ｆとを備えて
いる。そして、フラグＦ／Ｆはマイクロプログラムの分
岐条件とすることにより、比較結果の判定を高速化して
いた。

【０００５】クリアの方法としては、図３に示すよう
に、最初にマイクロプログラムによりクリア条件をクリ
ア条件レジスタにセッロし、次にアドレス変換バッファ
のエントリー索引アドレスを生成し、索引アドレスレジ
スタにセットする。そして、索引アドレスに対応したエ
ントリーにクリア条件に合う有効な情報が登録されてい
るか否かをチェックする命令（クリア条件一致チェック
命令）を発行すると、動作結果がフラグＦ／Ｆにセット
される。このフラグＦ／Ｆをマイクロプログラムの分岐
命令で判定し、クリア条件に合う有効なエントリーであ
れば、アドレス変換バッファの有効ビットをクリア
（“０”にする）する命令を発行する。このときの索引
アドレスは、索引アドレスレジスタによる。一方、有効
なエントリーでない、もしくはクリア条件に合わないエ
ントリーであれば、次のエントリーアドレスを生成して
同様の処理を最終エントリーまで行い、アドレス変換バ
ッファのクリアを行っていた。

【０００６】また、別の方法としては、図４に示すよう
に、クリア条件一致チェック命令の結果としてフラグＦ
／Ｆにセットすべき値を、クリア条件一致の場合は
“０”とし、クリア条件不一致の場合は同時に読み出し
た有効ビットの値をそのままセットする。次に、アドレ
ス変換バッファの有効ビットのクリア時、有効ビットに
このフラグＦ／Ｆをそのまま書き込むことにより、クリ
ア条件一致の場合は有効ビットが“０”となり、クリア
条件不一致の場合に有効ビットが元の有効ビットの値と
なる。そして、同様の処理を最終エントリーまで行うこ
とにより、クリア条件一致チェック結果の判定をするこ
となく、クリア条件一致のエントリーのみ有効ビットを
クリアしていた。

【０００７】

【発明が解決しようとする課題】この従来のアドレス変
換機構のクリア回路は、クリア条件レジスタと、索引し
たエントリー情報を比較するクリアヒット回路と、比較
結果を格納するフラグＦ／Ｆとを備え、マイクロプログ
ラムにより１エントリーづつクリア条件が一致するか否
かを判定するために、必ず分岐命令が入り処理時間の低
下を招くという欠点がある。

【０００８】また、フラグＦ／Ｆにセットする値をクリ
ア条件一致の時は“０”とし、クリア条件不一致の時は
同時に読み出した有効ビットの値をそのままセットする
ことにより、分岐命令を使用しなくても有効ビットをク
リアすることができるが、必ず最終エントリーまでフラ
グＦ／Ｆを有効ビットに書き込まなければならず、仮
に、クリア条件に合うエントリーが無くても（１エント
リーの処理時間）×（エントリー数）だけの時間がかか
るという欠点がある。

【０００９】

【課題を解決するための手段】本発明のアドレス変換機
構のクリア回路は、物理ページアドレスを格納するデー
タ部と論理アドレスに対応する物理ページアドレスが登
録されているかどうかを示す情報を格納するキー部とデ
ータ部及びキー部の情報が有効か否かを示す有効ビット
により構成されたエントリー情報を複数エントリー有す
るアドレス変換バッファと、主記憶装置アクセス時の論
理アドレス及びアドレス変換バッファのリード／ライト
時のエントリーの索引アドレスを格納する索引アドレス
レジスタと、アドレス変換バッファのクリア条件を設定
するクリア条件レジスタと、索引アドレスレジスタの値
によって読み出されたエントリー情報（データ部，キー
部，有効ビット）とクリア条件レジスタに設定されたク
リア条件とを比較しこのクリア条件を満たす有効なエン
トリーであるならば比較結果を有効とするクリアヒット
回路と、アドレス変換バッファの各エントリーに対応
し、クリアヒット回路の結果を格納するクリア一致レジ
スタと、索引アドレスレジスタにセットされた索引アド
レスから順次アドレス変換バッファの索引アドレスを生
成する加算回路と、クリア一致レジスタにセットされた
クリア条件一致チェック結果のビット位置に対応したア
ドレス変換バッファの相対索引アドレスを生成する相対
アドレス生成回路と、マイクロプログラムによりクリア
条件一致チェック命令が発行された場合には、加算回路
で順次索引アドレスを生成するための索引アドレス生成
指示及びアドレス変換バッファの最終エントリーまでの
クリア条件一致チェックの実行を制御し、一方、マイク
ロプログラムによりアドレス変換バッファのクリアが指
示され場合には、クリア条件に一致したエントリーの相
対アドレス生成、加算回路でのアドレス変換バッファの
エントリーアドレスの生成及びエントリーの有効ビット
のクリアを行うと共に、クリア条件に一致した全エント
リーをクリアすることを制御する制御回路とを備えてい
る。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は本発明の一実施例を示すアドレス変
換機構のクリア回路のブロック図である。１は論理アド
レスから物理ページアドレスを高速に得る為のアドレス
変換バッファであり、各エントリーは物理ページアドレ
スを格納するデータ部と、論理アドレスに対応する物理
ページアドレスが登録されているか否かを示す情報を格
納するキー部と、データ部及びキー部の情報が有効であ
るか否か（“１”は有効、“０”は無効）を示す有効ビ
ット（以下Ｖビットと呼ぶ）とで構成される。

【００１２】２は論理アドレス或いはアドレス変換バッ
ファ１のリード／ライト時の索引アドレスをセットする
索引アドレスレジスタであり、３はアドレス変換バッフ
ァ１のクリア条件を設定するクリア条件レジスタであ
る。４はアドレス変換バッファ１から読み出されたエン
トリー情報とクリア条件レジスタ３とを比較するクリア
ヒット回路であり、５はクリアヒット回路４からの比較
結果とアドレス変換バッファ１の索引アドレスと制御回
路１０からのクリア一致レジスタ書き込み信号１４とか
らクリア一致レジスタ６の書き込み制御を行うクリア一
致レジスタ書き込み回路である。

【００１３】６はアドレス変換バッファ１のエントリー
単位にクリア条件一致かどうかを示すクリア一致レジス
タであり、７はクリア条件一致チェック時の索引アドレ
ス生成、及びアドレス変換バッファ１がクリア時の索引
アドレス生成を行う加算回路である。８はクリア一致レ
ジスタにセットされたクリア条件一致チェック結果のビ
ット一に対応したアドレス変換バッファの相対索引アド
レスを生成する相対アドレス生成回路であり、９はアド
レス変換バッファ１に書き込みを行うアドレス変換バッ
ファ書き込み回路である。

【００１４】１０はクリア条件一致チェック及びアドレ
ス変換バッファ１クリア時の索引アドレス生成のための
アドレス生成指示、アドレス変換バッファ１クリア時の
書き込み指示、及びクリア条件一致チェック指示及びア
ドレス変換バッファ１がクリア時のクリア一致レジスタ
書き込み指示を出力する制御回路である。

【００１５】次に、本実施例における処理の流れについ
て、図２に示すフローチャートを参照して説明する。

【００１６】まず、アドレス変換バッファのクリア処理
が発生すると、マイクロプログラムによりクリア条件レ
ジスタ３にクリア条件をセットする（例えば、物理ペー
ジアドレス一致、ページ番号一致、もしくはセグメント
番号一致）。次に、アドレス変換バッファの索引開始ア
ドレスを生成し索引アドレスレジス２にセットし、クリ
ア条件一致チェックの起動指示を起動指示線１１を介し
て制御回路１０に出力する。これにりクリア一致チェッ
クが開始される。

【００１７】制御回路１０は加算回路７に対し、索引ア
ドレスレジスタ２にセットされている索引開始アドレス
から各エントリーを順に読み出すためのアドレス生成指
示をアドレス生成指示線１２に出力し、加算回路７で索
引アドレスが生成される。そして、生成された索引アド
レスはアドレス線１５に出力され、アドレス変換バッフ
ァの該当エントリー情報がエントリー出力線１６に読み
出され、読み出されたエントリー情報はクリアヒット回
路４でクリア条件レジスタ３と比較され、この比較結果
がクリア一致レジスタ書き込み回路５に出力される。

【００１８】ここで、エントリーが有効（有効ビット＝
“１”）でかつクリア条件と一致であるならば、アドレ
ス変換バッファの各エントリーに対応するクリア一致レ
ジスタ６のビットがセット（“１”）され、エントリー
が無効（有効ビット＝“０”）もしくはクリア条件に不
一致ならば、クリア一致レジスタ６のビットがリセット
（“０”）される。

【００１９】以上の動作が最終エントリーまで制御回路
１０の制御により繰り返されることにり、アドレス変換
バッファの全エントリーに対するクリア条件一致チェッ
ク結果がクリア一致レジスタ６にセットされる。この間
マイクロプログラムは実行が抑止され、全エントリーの
クリア条件一致チェックが終了するまで次の命令は実行
できない。

【００２０】全エントリーのクリア条件一致テックが終
了すると、マイクロプログラムによりアドレス変換バッ
ファのクリア指示が起動指示線１１を介して制御回路１
０に出力される。クリア一致レジスタ６にセットされた
クリア一致チェック結果から、アドレス変換バッファの
相対アドレスが相対アドレス生成回路８で生成される。
制御回路１０は索引アドレスレジスタ２と相対アドレス
生成回路８とから索引アドレスを生成する指示をアドレ
ス生成指示線１２に出力する。

【００２１】この結果、加算回路７でクリア条件に一致
したエントリーのアドレスが生成される。また、制御回
路１０はアドレス変換バッファ書き込み信号１３を介し
て出力することにより有効ビットをクリアする。そし
て、同時にクリア一致レジスタ書き込み信号１４にクリ
ア一致レジスタ６の該当するビットのクリア指示を出力
し、クリア一致レジスタ６にクリア条件一致情報がなく
なるまで以上の動作が制御回路１０により繰り返され、
クリア条件に一致したアドレス変換バッファの全エント
リーをクリアすることができる。

【００２２】

【発明の効果】以上説明したように本発明は、マイクロ
プログラムによるアドレス変換バッファのクリア条件一
致チェック命令に応答し、索引アドレスを順次生成し、
チェック結果をアドレス変換バッファの各エントリー対
応でクリア一致レジスタにセットすることにより、全エ
ントリーのクリア条件チェック結果が容易に判定でき
る。

【００２３】また、マイクロプログラムによるアドレス
変換バッファのクリア指示に応答し、クリア一致レジス
タにセットされたクリア一致チェック結果から、アドレ
ス変換バッファの相対アドレスを相対アドレス生成回路
で生成し、索引アドレスレジスタと相対アドレス生成回
路とからクリア条件に一致したエントリーの索引アドレ
スを生成し、同時にアドレス変換バッファのクリア指示
及びクリア一致レジスタの該ビットのリセット指示を行
う制御回路を設け、クリア一致レジスタにクリア条件一
致情報が無くなるまでこれらの処理を繰り返すことによ
り、クリア条件に一致した全エントリーのクリアを容易
に、かつ短時間で実行することができるという効果を有
する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における処理の流れを示すフローチャ
ートである。

【図３】従来例における処理の流れを示すフローチャー
トである。

【図４】他の従来例における処理の流れを示すフローチ
ャートである。

【符号の説明】

１ アドレス変換バッファ ２ 索引アドレスレジスタ ３ クリア条件レジスタ ４ クリアヒット回路 ５ クリア一致レジスタ書き込み回路 ６ クリア一致レジスタ ７ 加算回路 ８ 相対アドレス生成回路 ９ アドレス変換バッファ書き込み回路 １０ 制御回路 １１ 起動指示線 １２ アドレス生成指示線 １３ アドレス変換バッファ書き込み信号 １４ クリア一致レジスタ書き込み信号 １５ アドレス線 １６ エントリー出力線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主記憶装置のアドレッシング方式とし
   て、セグメンテーション或いはページング方式の論理ア
   ドレスを採用し、物理アドレス生成のためのアドレス変
   換機構を有する情報処理装置において、物理ページアド
   レスを格納するデータ部と前記論理アドレスに対応する
   物理ページアドレスが登録されているか否かを示す情報
   を格納するキー部と前記データ部及びキー部の情報が有
   効か否かを示す有効ビットにより構成されたエントリー
   情報を複数エントリー有するアドレウ変換バッファと、
   前記主記憶装置アクセス時の論理アドレス及び前記アド
   レス変換バッファのリード／ライト時のエントリーの索
   引アドレスを格納する索引アドレスレジスタと、前記ア
   ドレス変換バッファのクリア条件を設定するクリア条件
   レジスタと、前記索引アドレスレジスタの他に基づいて
   読み出された前記エントリー情報と前記クリア条件レジ
   スタに設定されたクリア条件とを比較しこのクリア条件
   を満たす有効なエントリーであるならば比較結果を有効
   とするクリアヒット回路と、前記アドレス変換バッファ
   の各エントリーに対応し前記クリアヒット回路の結果を
   格納するクリア一致レジスタと、マイクロプログラムに
   よりクリア条件一致チェック命令が発行されると前記索
   引アドレスレジスタにセットされた索引アドレスから順
   次アドレス変換バッファの索引アドレスを生成する加算
   回路と、前記加算回路での索引アドレス生成指示及び前
   記アドレス変換バッファの最終エントリーまでのクリア
   条件一致チェックの実行を制御する制御回路と、マイク
   ロプログラムにより前記クリア一致レジスタを読み出し
   クリア条件一致のエントリーが存在するか否かを判定す
   る判定手段と、更に存在するなら前記アドレス変換バッ
   ファなどのエントリーがクリア条件に一致したが否かを
   順次判定し、クリア条件一致である前記エントリーの索
   引アドレスを生成し前記アドレス変換バッファの有効ビ
   ットのクリア及び前記クリア一致レジスタの前記有効ビ
   ットのリセットを行うリセット手段とを備えることを特
   徴とするアドレス変換機構のクリア回路。
2. 【請求項２】 請求項１記載のアドレス変換機構のクリ
   ア回路において、前記クリア一致レジスタにセットされ
   たクリア条件一致チェック結果のビット位置に対応した
   アドレス変換バッファの相対アドレスを生成する相対ア
   ドレス生成回路を備えることを特徴とするアドレス変換
   機構のクリア回路。
3. 【請求項３】 前記制御回路がマイクロプログラムから
   のアドレス変換バッファのクリア指示に応答して前記相
   対アドレス生成回路及び前記加算回路を制御し、前記ク
   リア条件に一致する前記エントリーの全てをクリアする
   ことを特徴とする請求項１又は２記載のアドレス変換機
   構のクリア回路。