JPS6175944A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に於けるアドレス変換装置く関し
、特にアドレス変換バッファ内のエントリの消去方式に
関する。

（従来の技術） 仮想アドレス空間と実アドレス空間の対応関係を変更す
る場合、すでにアドレス変換バッファ内に登録されてい
るエントリ中に上記対応関係の変更対象となるエントリ
が存在すればこれをアドレス変換バッファから消去しく
上記消去動作を以後条件付消去と呼ぶことＫする）予め
定められた手順に従って変更された実アドレスをアドレ
ス変換バッファ内に登録する必要がある。

（発明が解決しようとする問題点） 上記条件付消去において、変更対象が実アドレスで指定
される場合の処理において、従来のアドレス変換装置は
、特別の回路を有せず、アドレス変換バッファの全エン
トリ消去により処理を行なうものが多く、上記条件付消
去のための回路を有する装置では全エントリを検査し消
去しなければならず、上記条件付消去を実行し終了する
まで次のアドレス変換要求を受けつけることはできない
という欠点がある。

そこで本発明の目的はかかる欠点を除去し条件付消去の
動作を被変換アドレス（対応するアドレス変換バッファ
のエントリに有効なエントリがないときく前記有効なエ
ントリ求める動作と共に行なうことにより仮想アドレス
空間と実アドレス空間との対応関係を変更する時間の短
縮できるアドレス変換装置を提供することにある。

（発明の構成） 本発明の装置は、仮想記憶機構を備える情報処理装置の
アドレス変換装置’ｔにおいて、被変換アドレスの一部
と前記被変換アドレスに対応する実アドレスを含むエン
トリを複数個格納するアドレス変換バッファと、外部か
ら供給される被変換アドレスを保持する被変換アドレス
・レジスタと、前記アドレス変換バッファ内の消去すべ
きエントリを識別する消去実ブロック情報を保持する消
去レジスタと、前記消去レジスタの内容の有効であるこ
とを示す消去フラグ信号を保持する消去フラグと、前記
被変換アドレスレジスタの内容の一部と前記アドレス変
換バッファから読出されたエントリの内容の一部とを比
較し前記読み出されたエントリが前記被変換アドレスレ
ジスタの内容に対応していると判定したときは出力一致
信号を発生する判定回路と、前記消去レジスタの有効な
内容と前記アドレス変換バッファから読み出された内容
の一部とを比較し前記被変換アドレスレジスタ忙格納さ
れている被変換アドレスに対応する前記アドレス変換バ
ッファ内のエントリが消去対象であると判定したときに
は消去一致信号を発生する検出回路と、前記出力一致信
号の供給をうけないときおよびｉｑ記出力一致信号と前
記消去一致信号との供給をうけたときに変換信号を発生
する第１の信号発生手段と、前記変換信号と前記有効で
あることを示す消去フラグ信号との供給に応答して消去
は号を発生する第２の信号発生手段と、前記変換信号の
供給に応答して予め定められた手順に従って前記被変換
アドレスレジスタの内容に対応する実アドレスを求めて
前記アドレス変換バッファに書込み前記消去信号の供給
に応答して前記消去レジスタの内容に対応する前記アド
レス変換バッファ内のエントリの消去を行なう変換消去
手段と、出力される実アドレスを前記変換信号の供給に
応答して無効にする出力手段とを含んで構成される。

（実施例） 次に本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図のアドレス変換装置は、被変換アドレスや消去実ブ
ロック情報等を保持する被変換アドレスレジスタ１０と
、選択回路１５を経由して被変換アドレスレジスタ１０
の一部分の情報によりアドレスされるアドレス変換バッ
ファ３０と、アドレス変換バッファ３０より読み出され
たエントリ内の被変換アドレスに対応する実アドレス情
報とそれに対応する被変換アドレスレジスタ１０内の情
報とを変換消去制御部５０の指示に従って比較し前記エ
ントリが被変換アドレスレジスタの内容と一致しかつ前
記エントリの有効性を示す有効性表示ピットが′″１ｎ
であることを判定し′１”なる出力一致信号４０１を送
出する判定回路４０と、条件付消去指示がアドレス変換
要求として変換消去制御部５０に送られた場合被変換ア
ドレスレジスタ１０にセットされた消去実ブロック情報
を次クロックで取込み条件付消去が終了するまで保持す
る消去レジスタ６０と、消去レジスタ６０とアドレス変
換バッファ３０内の実アドレス情報とを変換消去制御部
５０の指示により比較し一致を検出しかつ消去フラグ７
０の内容が１＃であることを検出し′１″なる消去一致
信号８０１を送出する検出回路８０と、論理＠１”の場
合に条件付消去が有効でちることを示す消去フラグ信号
７０１を格納する消去フラグ７０と、検出回路８０の出
力信号８０１と判定回路４０の出力信号４０１との供給
をうけ判定回路４０の判定結果が不一致の場合および判
定回路４０と検出回路８０の判定結果が共に一致の場合
に１１”なる変換信号９０１を発生する変換信号発生回
路９０と　＠ＩＩＩＩなる変換信号９０１と”１”なる
消去フラグ信号７０１との供給をうけ１”なる消去信号
１０４を発生する消去信号発生回路１１１０と、変換消
去ｆ！ｉ（Ｉ御回路５０とから＃！成される。

次に条件付消去の動作を説明する。

条件付消去要求を受は付けろと変換消去ｉ）ｉ制御部５
０に′より消去実ブロック情報が被変換アドレスレジス
タ１０をへて消去レジスタ６０にセットさ−れ、かつ消
去フラグ７０がセットされ消去レジスタ６０の内容を有
効とし被変換アドレスレジスタ１０には後続するアドレ
ス変換要求に伴う被変換アドレスがセットされる。セッ
トされた後続被変換アドレスは判定回路４ｏで一致が判
定されると同時に検出回路８０で消去レジスタ６０に格
納されている消去実ブロックとの一致も判定される。

先ず判定回路４０により′１”なる出力一致信号４０１
が送出された場合について述べる。この場合に検出回路
８０で１”なる消去一致信号８０１が発生せず不一致と
判定されればアドレス変換バッファ３０のエントリ内の
実アドレスを有効として°゛Ｏ″なる変換信号９０１を
変換信号発生回路９０１よ送出する。しかし検出回路；
３ｏで一致と判定され１′なる消去一致信号８０１が送
出されたときにはアドレス￥換バッファ３ｏのエントリ
内の実アドレスは無効とされ、変換信号発生回路９０は
１ｎなる変換信号９０１を発生する。さらてこの場合に
は消去フラグ信号７０１も″′１１故消去信号発生回路
１００においても′１″なる消去１言号１０４を発生し
”１＃なる変換信号９０１とともにＸ美消去；ｈｌＪ御
部５０へ転送される。

ミは目−か井字 スを実アドレスへ変換するための決めもれた手順に従っ
て実アドレスを求める動作を開始する。これと並行して
変換消去制御部５０は、選択回路１５に線５０５の選択
を指示し変換消去制御部５０で１０＃から毎サイクル歩
進される条件付消去のためのアドレス変換バッファ３０
のアドレスを供給する。前記アドレスで読み出されたア
ドレス変換バッファ３０のエントリは検出回路８０で消
去条件が判定され消去一致信号８０１を変換消去制御部
５０へ送出する。変換消去制御部５０は消去一致信号８
０１を受は付けると線５０３上に０”を送出してアドレ
ス変換バッファ３０の有効性表示ピットを“０′にクリ
アする。以上を１サイクルとして条件付消去が実行され
る。消去フラグ７０は全エン）　ＩＪの有効性が判定さ
れた時点でＯ＃にクリアされる。上記被変換アドレスに
対応する実アドレスが得られた時点で、上記条件付消去
が終了したか否か消去７ラグ７０により判定し、もし終
了していれば上記実アドレスを含むエントリ情報をアド
レス変換バッファ３０に書込むが、未終了ならば条件付
消去の完了を待って上記書込みを実行する。

条件付消去の完了に要する時間をｔｌ、被変換アドレス
を実アドレスに変換するに要する時間をｔｚ、実アドレ
ス書込み時間をｔｚ　　とすれば、仮想アドレス空間と
実アドレス空間との対応の変更に要する時間はｔｘ’）
ｔｚ　　の場合（ｔｔ　−）−ｔｚ）　、ｔｓ〈ｔｚ　
の場合（ｔｚ−）−ｔｚ）となり従来装置の（ｔ１＋ｔ
２−１−ｔｘ）に比し短縮できる。

一方判定回路４０で不一致と判定され１＃なる出力一致
信号４０１が送出されない場合には、変換を要求された
被変換アドレスに対応する実アドレスがアドレス変換バ
ッファ３０内にエントリされていないことを意味する。

従って変換消去制御部５０によるアドレス変換を必要と
し、そのために検出回路８００判定如何にかかわらず変
換信号発生回路９０は′０”なる出力一致信号４０１の
供給をうけ１１なる変換信号９０１を発生し、変換消去
制御部５０にアドレス変換を要求し前述のごときアドレ
ス変換を開始させる。さらにこのとき消去７２グ信号７
０１が１＃の場合には消去信号発生回路１００にて１１
”なる消去信号１０４を発生し変換消去制御部５０に条
件付消去を要求し前述の如き条件付消去を開始させる。

そして予め決められた手順に従って実アドレスが得られ
た時点で条件付消去動作の終了を消去フラグ７０により
判定し、終了していればすぐにエントリをアドレス変換
バッファ３０へ登録するが、条件付消去動作が未終了の
場合、求められた実アドレスが消去レジスタ６０内の実
アドレスブロックと一致か否か判定され、一致した時は
、条件付消去の終了を待ってからアドレス変換バッファ
３０ヘエントリを登録し、不一致の時は、条件付消去処
理を一時中断し求まったエントリをアドレス変換バッフ
ァ３０へ登録し次のアドレス変換要求を受付ける。μ上
の手順を繰り返し条件付消去を実行する。

仮想アドレス空間と実アドレス空間との対応の変更に要
する時間は条件付消去動作を完全終了せしめる場合には
前記と同様（ｔｌ＋ｔ３）または（ｔ　２−４−ｔ　ｓ
）であるが条件付消去動作を中断する場合には（ｔ２＋
ｔ３）となり従来装置の（ｔｔ＋ｔｚ−）−ｔｚ）に比
し短縮できる。

各信号間の論理値の関係および意義を下表に示す。

本実施例でＦｉ消去レジスタへの格納は被変換アドレス
レジスタを経由した場合について説明したが本発明はこ
れに限定されるものではなく直接外部から格納すること
もできる。

（発明の効果） 本発明には以上説明したように、消去し・ジスタと判定
回路及び抑止回路を筒えることによや、アドレス変換バ
ッファ内に要求された被変換アドレスに対応するエン）
　ＩＪが存在しない場合に定められた手順により実アド
レスを求める処理と・条千牛付消去の処理を兼行して実
行することｔこよ１フ、仮４はアドレス空間と実アドレ
ス空間との対応の変更に要する時間を短編できるという
効果カニある。

【図面の簡単な説明】

２ｇ１図は本発明の一実施例を示すブロック図である。 １０・・・・・・被変換アドレス空間ス、り、２０・・
・・・・実アドレスレジスタ、３０・・・・・・アトＶ
ス変換ノくツフハ　４０・・・・・・判定回路、５０・
・・・・・変慎消去４ｒｌｊ御４５＜　。

Claims (1)

1. 【特許請求の範囲】 仮想記憶機構を備える情報処理装置のアドレス変換装置
   において、 被変換アドレスの一部と前記被変換アドレスに対応する
   実アドレスとを含むエントリを複数個格納するアドレス
   変換バッファと、 外部から供給される被変換アドレスを保持する被変換ア
   ドレスレジスタと、 前記アドレス変換バッファ内の消去すべきエントリを識
   別する消去実ブロック情報を保持する消去レジスタと、 前記消去レジスタの内容の有効であることを示す消去フ
   ラグ信号を保持する消去フラグと、前記被変換アドレス
   レジスタの内容の一部と前記アドレス変換バッファから
   読出されたエントリの内容の一部とを比較し前記読出さ
   れたエントリが前記被変換アドレスレジスタの内容に対
   応していると判定したときには出力一致信号を発生する
   判定回路と、 前記消去レジスタの有効な内容と前記アドレス変換バッ
   ファから読み出された内容の一部とを比較し前記被変換
   アドレスレジスタに格納されている被変換アドレスに対
   応する前記アドレス変換バッファ内のエントリが消去対
   象であると判定したときには消去一致信号を発生する検
   出回路と、前記出力一致信号の供給をうけないときおよ
   び前記出力一致信号と前記消去一致信号との供給をうけ
   たときに変換信号を発生する第１の信号発生手段と、 前記変換信号と前記有効であることを示す消去フラグ信
   号との供給に応答して消去信号を発生する第２の信号発
   生手段と、 前記変換信号の供給に応答して予め定められた手順に従
   って前記被変換アドレスレジスタの内容に対応する実ア
   ドレスを求めて前記アドレス変換バッファに書込み前記
   消去信号の供給に応答して前記消去レジスタの内容に対
   応する前記アドレス変換バッファ内のエントリの消去を
   行なう変換消去手段と、 出力される実アドレスを前記変換信号の供給に応答して
   無効にする出力手段とを含むことを特徴とするアドレス
   変換装置。