JPH05300749A - Ｐｗｍ信号発生回路 - Google Patents
Ｐｗｍ信号発生回路Info
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- JPH05300749A JPH05300749A JP4103206A JP10320692A JPH05300749A JP H05300749 A JPH05300749 A JP H05300749A JP 4103206 A JP4103206 A JP 4103206A JP 10320692 A JP10320692 A JP 10320692A JP H05300749 A JPH05300749 A JP H05300749A
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- Japan
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- output
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- pwm
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】 ＰＷＭ演算を行なうＣＰＵの負担を軽減し、
キャリア周期を短くし得るようにする。 【構成】 ＰＷＭ波形の制御周期を決定するアップダウ
ン（Ｕ／Ｄ）カウンタ４と、ＰＷＭ波形のオンタイミン
グを保持するレジスタ１Ｃと、オフタイミングを保持す
るレジスタ１Ｄとを設け、カウンタ４の出力とレジスタ
１Ｃ，１Ｄの出力とを比較してＰＷＭ波形を出力する第
１のモードと、カウンタ４を１制御周期内にダウンカウ
ントし、零に達した後再度カウントアップしてレジスタ
１Ｃの出力と比較してＰＷＭ波形を出力する第２のモー
ドのいずれかで動作可能とし、第２のモードではリセッ
トレベルを計算しなくても済むようにして、ＣＰＵの負
担を軽減しキャリア周期を短くできるようにする。
キャリア周期を短くし得るようにする。 【構成】 ＰＷＭ波形の制御周期を決定するアップダウ
ン（Ｕ／Ｄ）カウンタ４と、ＰＷＭ波形のオンタイミン
グを保持するレジスタ１Ｃと、オフタイミングを保持す
るレジスタ１Ｄとを設け、カウンタ４の出力とレジスタ
１Ｃ，１Ｄの出力とを比較してＰＷＭ波形を出力する第
１のモードと、カウンタ４を１制御周期内にダウンカウ
ントし、零に達した後再度カウントアップしてレジスタ
１Ｃの出力と比較してＰＷＭ波形を出力する第２のモー
ドのいずれかで動作可能とし、第２のモードではリセッ
トレベルを計算しなくても済むようにして、ＣＰＵの負
担を軽減しキャリア周期を短くできるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、インバータの制御な
どに用いて好適なＰＷＭ（パルス幅変調）信号発生回路
に関する。
どに用いて好適なＰＷＭ（パルス幅変調）信号発生回路
に関する。
【０００２】
【従来の技術】従来のＰＷＭ信号発生方式として、例え
ば図３に示すように、ＰＷＭの制御周期を表わすキャリ
ア周期でプリセットされたカウンタを、図３（イ）のよ
うにダウンカウントして行き、そのカウンタ出力ＵＤＣ
とセットレベルＳＬおよびリセットレベルＲＬの２つの
レベル情報を保持したレジスタの内容とを比較し、セッ
トレベルに一致したとき（ロ）のようなセットパルスＳ
Ｐを出して（ニ）のようにＰＷＭ出力ＯＵＴをオンと
し、リセットレベルに一致したとき（ハ）のようなリセ
ットパルスＲＰを出して（ニ）のようにＰＷＭ出力ＯＵ
Ｔをオフとし、ＰＷＭ波形を発生させるものが知られて
いる。
ば図３に示すように、ＰＷＭの制御周期を表わすキャリ
ア周期でプリセットされたカウンタを、図３（イ）のよ
うにダウンカウントして行き、そのカウンタ出力ＵＤＣ
とセットレベルＳＬおよびリセットレベルＲＬの２つの
レベル情報を保持したレジスタの内容とを比較し、セッ
トレベルに一致したとき（ロ）のようなセットパルスＳ
Ｐを出して（ニ）のようにＰＷＭ出力ＯＵＴをオンと
し、リセットレベルに一致したとき（ハ）のようなリセ
ットパルスＲＰを出して（ニ）のようにＰＷＭ出力ＯＵ
Ｔをオフとし、ＰＷＭ波形を発生させるものが知られて
いる。
【０００３】
【発明が解決しようとする課題】すなわち、上記のよう
な方式では、ＰＷＭ波形を出力するためにはセットレベ
ルとリセットレベルの２点を計算する必要があるが、こ
れは一般的にはＣＰＵによって計算される。しかし、キ
ャリア周期が短くなるとＣＰＵの演算時間が不足してく
るため、キャリア周期の最小値はＣＰＵの演算時間によ
って決定されることになる。したがって、この発明の課
題はＣＰＵの負担を軽減し、キャリア周期を短くし得る
ようにすることにある。
な方式では、ＰＷＭ波形を出力するためにはセットレベ
ルとリセットレベルの２点を計算する必要があるが、こ
れは一般的にはＣＰＵによって計算される。しかし、キ
ャリア周期が短くなるとＣＰＵの演算時間が不足してく
るため、キャリア周期の最小値はＣＰＵの演算時間によ
って決定されることになる。したがって、この発明の課
題はＣＰＵの負担を軽減し、キャリア周期を短くし得る
ようにすることにある。
【０００４】
【課題を解決するための手段】このような課題を解決す
るため、この発明では、ＰＷＭ（パルス幅変調）波形の
制御周期を決定するカウンタと、ＰＷＭ波形のオンタイ
ミング情報を保持する第１のレジスタと、ＰＷＭ波形の
オフタイミング情報を保持する第２のレジスタとを備
え、前記カウンタの出力を前記第１，第２のレジスタの
出力とそれぞれ比較してＰＷＭ波形のオン，オフタイミ
ングを自動的に発生する第１のモードと、前記カウンタ
を１制御周期内にダウンカウントし、所定値に達した後
再度カウントアップして前記第１レジスタの出力とのみ
比較してＰＷＭ波形のオン，オフタイミングを自動的に
発生する第２のモードとのいずれかで動作可能にしたこ
とを特徴としている。
るため、この発明では、ＰＷＭ（パルス幅変調）波形の
制御周期を決定するカウンタと、ＰＷＭ波形のオンタイ
ミング情報を保持する第１のレジスタと、ＰＷＭ波形の
オフタイミング情報を保持する第２のレジスタとを備
え、前記カウンタの出力を前記第１，第２のレジスタの
出力とそれぞれ比較してＰＷＭ波形のオン，オフタイミ
ングを自動的に発生する第１のモードと、前記カウンタ
を１制御周期内にダウンカウントし、所定値に達した後
再度カウントアップして前記第１レジスタの出力とのみ
比較してＰＷＭ波形のオン，オフタイミングを自動的に
発生する第２のモードとのいずれかで動作可能にしたこ
とを特徴としている。
【０００５】
【作用】セットレベルのみを利用してＰＷＭ信号を発生
させるモードでは、リセットレベルを計算する必要がな
いので、従来方式に比べてキャリア周期を短くすること
ができる。ただし、このモードのＰＷＭ出力波形はキャ
リア周期の１／２の点を軸として左右対称となる。ま
た、セットレベルとリセットレベルを利用してＰＷＭ信
号を発生させる従来モードでは、特殊なパターンのＰＷ
Ｍ出力波形を得ることが可能となる。
させるモードでは、リセットレベルを計算する必要がな
いので、従来方式に比べてキャリア周期を短くすること
ができる。ただし、このモードのＰＷＭ出力波形はキャ
リア周期の１／２の点を軸として左右対称となる。ま
た、セットレベルとリセットレベルを利用してＰＷＭ信
号を発生させる従来モードでは、特殊なパターンのＰＷ
Ｍ出力波形を得ることが可能となる。
【０００６】
【実施例】図１はこの発明の実施例を示す回路図であ
る。同図において、１Ａ〜１Ｅはレジスタ、２Ａ〜２Ｄ
は切替スイッチ、３Ａ〜３Ｃはトランスファゲート、４
はアップ／ダウン（Ｕ／Ｄ）カウンタ、５Ａ，５Ｂはラ
ッチ回路、６Ａ，６Ｂはオアゲート、７Ａ〜７Ｄはアン
ドゲート、８Ａ〜８Ｃはコンパレータ、９Ａ〜９Ｃはフ
リップフロップである。すなわち、モードレジスタ１Ｂ
は動作モードを切り換えるためのレジスタであり、この
レジスタ１Ｂの出力が「０」のときはセットレベルとリ
セットレベルの両方を用いてＰＷＭ波形を出力する従来
方式のモードとなり、「１」のときはセットレベルのみ
を用いてＰＷＭ波形を出力するモードとなる。ここで
は、モードレジスタ１Ｂの出力側にフリップフロップ９
Ｃを設けることにより、ロード信号ＬＤに応じて出力Ａ
を出すようにしている。また、出力Ａが「１」のとき
は、キャリア周期レジスタ１Ａにはキャリア周期の１／
２がセットされるとともに、セットレベルレジスタ１Ｃ
にはセットレベルがセットされ、切替スイッチ２Ａ〜２
Ｄは図示の位置（ａ−ｂ）から接点ａ−ｃ側へと切り替
わるものとする。
る。同図において、１Ａ〜１Ｅはレジスタ、２Ａ〜２Ｄ
は切替スイッチ、３Ａ〜３Ｃはトランスファゲート、４
はアップ／ダウン（Ｕ／Ｄ）カウンタ、５Ａ，５Ｂはラ
ッチ回路、６Ａ，６Ｂはオアゲート、７Ａ〜７Ｄはアン
ドゲート、８Ａ〜８Ｃはコンパレータ、９Ａ〜９Ｃはフ
リップフロップである。すなわち、モードレジスタ１Ｂ
は動作モードを切り換えるためのレジスタであり、この
レジスタ１Ｂの出力が「０」のときはセットレベルとリ
セットレベルの両方を用いてＰＷＭ波形を出力する従来
方式のモードとなり、「１」のときはセットレベルのみ
を用いてＰＷＭ波形を出力するモードとなる。ここで
は、モードレジスタ１Ｂの出力側にフリップフロップ９
Ｃを設けることにより、ロード信号ＬＤに応じて出力Ａ
を出すようにしている。また、出力Ａが「１」のとき
は、キャリア周期レジスタ１Ａにはキャリア周期の１／
２がセットされるとともに、セットレベルレジスタ１Ｃ
にはセットレベルがセットされ、切替スイッチ２Ａ〜２
Ｄは図示の位置（ａ−ｂ）から接点ａ−ｃ側へと切り替
わるものとする。
【０００７】ここで、フリップフロップ９Ｃの出力Ａが
「１」のとき、スタートパルスＳＴを与えるとこれがフ
リップフロップ９Ａに記憶されるとともに、オアゲート
６Ａを介してロード信号ＬＤが発生し、キャリア周期レ
ジスタ１Ａの内容はトランスファゲート３Ａを通ってア
ップ／ダウン（Ｕ／Ｄ）カウンタ４にプリセットされる
一方、切替スイッチ２Ａの接点ｃ−ａ間およびトランス
ファゲート３Ｂを経てラッチ回路５Ａに保持される。さ
らに、セットレベルレジスタ１Ｃの内容はトランスファ
ゲート３Ｃを介してラッチ回路５Ｂに保持される。ま
た、Ｕ／Ｄ切替レジスタ１Ｅは０にリセットされ、これ
によってＵ／Ｄカウンタ４はダウンカウントモードとな
る。
「１」のとき、スタートパルスＳＴを与えるとこれがフ
リップフロップ９Ａに記憶されるとともに、オアゲート
６Ａを介してロード信号ＬＤが発生し、キャリア周期レ
ジスタ１Ａの内容はトランスファゲート３Ａを通ってア
ップ／ダウン（Ｕ／Ｄ）カウンタ４にプリセットされる
一方、切替スイッチ２Ａの接点ｃ−ａ間およびトランス
ファゲート３Ｂを経てラッチ回路５Ａに保持される。さ
らに、セットレベルレジスタ１Ｃの内容はトランスファ
ゲート３Ｃを介してラッチ回路５Ｂに保持される。ま
た、Ｕ／Ｄ切替レジスタ１Ｅは０にリセットされ、これ
によってＵ／Ｄカウンタ４はダウンカウントモードとな
る。
【０００８】したがって、Ｕ／Ｄカウンタ４はクロック
信号ＣＬＫをダウンカウントし、そのカウント値がラッ
チ回路５Ｂの内容と一致すると、コンパレータ８Ｃの出
力がアクティブとなり、アンドゲート７Ｄおよび切替ス
イッチ２Ｄの接点ｃ−ａ間を経てＲＳフリップフロップ
９Ｂをセットし、ＰＷＭ出力ＯＵＴをオンとする。Ｕ／
Ｄカウンタ４がさらにダウンカウントして０（または１
などの所定値）になると、コンパレータ８Ａの出力がア
クティブとなってＵ／Ｄ切替レジスタ１Ｅをセットする
ので、その出力によってＵ／Ｄカウンタ４をアップカウ
ントモードに切り替える。これにより、Ｕ／Ｄカウンタ
４はクロック信号ＣＬＫをアップカウント（インクリメ
ント）する。そして、再びこのカウント出力がラッチ回
路５Ｂの内容と一致すると、コンパレータ８Ｃの出力が
アクティブとなり、アンドゲート７Ｃおよび切替スイッ
チ２Ｃのｃ−ａ間を経てＲＳフリップフロップ９Ｂを今
度はリセットし、ＰＷＭ出力ＯＵＴをオフとする。
信号ＣＬＫをダウンカウントし、そのカウント値がラッ
チ回路５Ｂの内容と一致すると、コンパレータ８Ｃの出
力がアクティブとなり、アンドゲート７Ｄおよび切替ス
イッチ２Ｄの接点ｃ−ａ間を経てＲＳフリップフロップ
９Ｂをセットし、ＰＷＭ出力ＯＵＴをオンとする。Ｕ／
Ｄカウンタ４がさらにダウンカウントして０（または１
などの所定値）になると、コンパレータ８Ａの出力がア
クティブとなってＵ／Ｄ切替レジスタ１Ｅをセットする
ので、その出力によってＵ／Ｄカウンタ４をアップカウ
ントモードに切り替える。これにより、Ｕ／Ｄカウンタ
４はクロック信号ＣＬＫをアップカウント（インクリメ
ント）する。そして、再びこのカウント出力がラッチ回
路５Ｂの内容と一致すると、コンパレータ８Ｃの出力が
アクティブとなり、アンドゲート７Ｃおよび切替スイッ
チ２Ｃのｃ−ａ間を経てＲＳフリップフロップ９Ｂを今
度はリセットし、ＰＷＭ出力ＯＵＴをオフとする。
【０００９】さらに、Ｕ／Ｄカウンタ４がインクリメン
トされ、ラッチ回路５Ａの内容と一致するとコンパレー
タ８Ｂの出力がアクティブとなり、アンドゲート７Ｂ，
切替スイッチ２Ｂの接点ｃ−ａ間，アンドゲート７Ａお
よびオアゲート６Ａを経てロード信号ＬＤを発生させ、
次のキャリア周期レジスタ１Ａの値をＵ／Ｄカウンタ４
およびラッチ回路５Ａにロードし、セットレベルレジス
タ１Ｃの内容をラッチ回路５Ｂに保持させ、次のＰＷＭ
周期に移行する。以上の動作を図２に示す。同図（イ）
はＵ／Ｄカウンタ４の出力とセットレベルレジスタ１Ｃ
の内容との関係、（ロ）はＵ／Ｄモードフラグ（ローレ
ベルのときダウンカウントモード、ハイレベルのときア
ップカウントモード）、（ハ）はセットパルス、（ニ）
はリセットパルス、（ホ）はＰＷＭ出力ＯＵＴをそれぞ
れ示している。
トされ、ラッチ回路５Ａの内容と一致するとコンパレー
タ８Ｂの出力がアクティブとなり、アンドゲート７Ｂ，
切替スイッチ２Ｂの接点ｃ−ａ間，アンドゲート７Ａお
よびオアゲート６Ａを経てロード信号ＬＤを発生させ、
次のキャリア周期レジスタ１Ａの値をＵ／Ｄカウンタ４
およびラッチ回路５Ａにロードし、セットレベルレジス
タ１Ｃの内容をラッチ回路５Ｂに保持させ、次のＰＷＭ
周期に移行する。以上の動作を図２に示す。同図（イ）
はＵ／Ｄカウンタ４の出力とセットレベルレジスタ１Ｃ
の内容との関係、（ロ）はＵ／Ｄモードフラグ（ローレ
ベルのときダウンカウントモード、ハイレベルのときア
ップカウントモード）、（ハ）はセットパルス、（ニ）
はリセットパルス、（ホ）はＰＷＭ出力ＯＵＴをそれぞ
れ示している。
【００１０】次に、モードレジスタ４Ｂの出力Ａが０に
設定されているときは、Ｕ／Ｄカウンタ４はオアゲート
６Ｂを介してダウンカウントモードにセットされる。こ
こでロード信号ＬＤが与えられると、キャリア周期レジ
スタ１Ａの内容がＵ／Ｄカウンタ４にプリセットされ
る。リセットレベルレジスタ１Ｄの内容は、切替スイッ
チ２Ａの接点ｂ−ａ間およびトランスファゲート３Ｂを
経てラッチ回路５Ａに保持される。セットレベルレジス
タ１Ｃの内容は、トランスファゲート３Ｃを経てラッチ
回路５Ｂに保持される。Ｕ／Ｄカウンタ４がクロックＣ
ＬＫによってダウンカウントして行き、その出力がラッ
チ回路５Ｂの内容と一致すると、コンパレータ８Ｃの出
力がアクティブとなり、切替スイッチ２Ｄの接点ｂ−ａ
間を通してＲＳフリップフロップ９Ｂをセットし、ＰＷ
Ｍ出力ＯＵＴをオンとする。また、Ｕ／Ｄカウンタ４の
カウント出力がラッチ回路５Ａの内容と一致すると、コ
ンパレータ８Ｂの出力がアクティブとなり、切替スイッ
チ２Ｃの接点ｂ−ａ間を通してＲＳフリップフロップ９
Ｂをリセットし、ＰＷＭ出力ＯＵＴをオフとする。そし
て、Ｕ／Ｄカウンタ４の出力が０になると、コンパレー
タ８Ａの出力がアクティブとなり、切替スイッチ２Ｂの
接点ｂ−ａ間，アンドゲート７Ａおよびオアゲート６Ａ
を経てロード信号ＬＤを発生させ、キャリア周期，セッ
トレベルおよびリセットレベルを更新して次の動作へと
移行する。
設定されているときは、Ｕ／Ｄカウンタ４はオアゲート
６Ｂを介してダウンカウントモードにセットされる。こ
こでロード信号ＬＤが与えられると、キャリア周期レジ
スタ１Ａの内容がＵ／Ｄカウンタ４にプリセットされ
る。リセットレベルレジスタ１Ｄの内容は、切替スイッ
チ２Ａの接点ｂ−ａ間およびトランスファゲート３Ｂを
経てラッチ回路５Ａに保持される。セットレベルレジス
タ１Ｃの内容は、トランスファゲート３Ｃを経てラッチ
回路５Ｂに保持される。Ｕ／Ｄカウンタ４がクロックＣ
ＬＫによってダウンカウントして行き、その出力がラッ
チ回路５Ｂの内容と一致すると、コンパレータ８Ｃの出
力がアクティブとなり、切替スイッチ２Ｄの接点ｂ−ａ
間を通してＲＳフリップフロップ９Ｂをセットし、ＰＷ
Ｍ出力ＯＵＴをオンとする。また、Ｕ／Ｄカウンタ４の
カウント出力がラッチ回路５Ａの内容と一致すると、コ
ンパレータ８Ｂの出力がアクティブとなり、切替スイッ
チ２Ｃの接点ｂ−ａ間を通してＲＳフリップフロップ９
Ｂをリセットし、ＰＷＭ出力ＯＵＴをオフとする。そし
て、Ｕ／Ｄカウンタ４の出力が０になると、コンパレー
タ８Ａの出力がアクティブとなり、切替スイッチ２Ｂの
接点ｂ−ａ間，アンドゲート７Ａおよびオアゲート６Ａ
を経てロード信号ＬＤを発生させ、キャリア周期，セッ
トレベルおよびリセットレベルを更新して次の動作へと
移行する。
【００１１】
【発明の効果】この発明によれば、セットレベルのみを
利用してＰＷＭ信号を発生させるモードでは、リセット
レベルを計算する必要がないので、従来方式に比べてキ
ャリア周期を短くすることができる利点が得られる。ま
た、セットレベルとリセットレベルを利用してＰＷＭ信
号を発生させる従来モードでは、特殊なパターンのＰＷ
Ｍ出力波形を得ることが可能となる。
利用してＰＷＭ信号を発生させるモードでは、リセット
レベルを計算する必要がないので、従来方式に比べてキ
ャリア周期を短くすることができる利点が得られる。ま
た、セットレベルとリセットレベルを利用してＰＷＭ信
号を発生させる従来モードでは、特殊なパターンのＰＷ
Ｍ出力波形を得ることが可能となる。
【図１】この発明の実施例を示す回路図である。
【図２】図１の動作を説明するための波形図である。
【図３】従来例を説明するための波形図である。
１Ａ〜１Ｅ…レジスタ、２Ａ〜２Ｄ…切替スイッチ、３
Ａ〜３Ｃ…トランスファゲート、４…アップ／ダウン
（Ｕ／Ｄ）カウンタ、５Ａ，５Ｂ…ラッチ回路、６Ａ，
６Ｂ…オアゲート、７Ａ〜７Ｄ…アンドゲート、８Ａ〜
８Ｃ…コンパレータ、９Ａ〜９Ｃ…フリップフロップ。
Ａ〜３Ｃ…トランスファゲート、４…アップ／ダウン
（Ｕ／Ｄ）カウンタ、５Ａ，５Ｂ…ラッチ回路、６Ａ，
６Ｂ…オアゲート、７Ａ〜７Ｄ…アンドゲート、８Ａ〜
８Ｃ…コンパレータ、９Ａ〜９Ｃ…フリップフロップ。
Claims (1)
- 【請求項１】 ＰＷＭ（パルス幅変調）波形の制御周期
を決定するカウンタと、ＰＷＭ波形のオンタイミング情
報を保持する第１のレジスタと、ＰＷＭ波形のオフタイ
ミング情報を保持する第２のレジスタとを備え、 前記カウンタの出力を前記第１，第２のレジスタの出力
とそれぞれ比較してＰＷＭ波形のオン，オフタイミング
を自動的に発生する第１のモードと、前記カウンタを１
制御周期内にダウンカウントし、所定値に達した後再度
カウントアップして前記第１レジスタの出力とのみ比較
してＰＷＭ波形のオン，オフタイミングを自動的に発生
する第２のモードとのいずれかで動作可能にしてなるこ
とを特徴とするＰＷＭ信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10320692A JP3221510B2 (ja) | 1992-04-22 | 1992-04-22 | Ｐｗｍ信号発生回路 |
| US08/049,864 US5404116A (en) | 1992-04-22 | 1993-04-20 | Circuit for generating pulse width modulation signal |
| US08/330,137 US5499177A (en) | 1992-04-22 | 1994-10-26 | Inverter device with a circuit for generating pulse width modulation signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10320692A JP3221510B2 (ja) | 1992-04-22 | 1992-04-22 | Ｐｗｍ信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05300749A true JPH05300749A (ja) | 1993-11-12 |
| JP3221510B2 JP3221510B2 (ja) | 2001-10-22 |
Family
ID=14348045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10320692A Expired - Fee Related JP3221510B2 (ja) | 1992-04-22 | 1992-04-22 | Ｐｗｍ信号発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5404116A (ja) |
| JP (1) | JP3221510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130551A (ja) * | 2007-11-21 | 2009-06-11 | Nec Electronics Corp | タイマユニット回路及びその使用方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3559726B2 (ja) * | 1999-06-29 | 2004-09-02 | Ｎｅｃエレクトロニクス株式会社 | パルス幅変調信号生成装置 |
| KR20050074652A (ko) * | 2002-12-10 | 2005-07-18 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | Ｐｗｍ 파형 생성 장치, 마이크로프로세서 및 ｐｗｍ생성기의 프로그래밍 가능 제어 방법 |
| US20050184778A1 (en) * | 2004-02-25 | 2005-08-25 | Figoli David A. | Apparatus and method for increasing the performance of a clock-based digital pulse width modulation generator |
| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
| CN118523757A (zh) * | 2024-07-23 | 2024-08-20 | 禹创半导体(深圳)有限公司 | 一种电机正弦波驱动电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU683012A1 (ru) * | 1972-09-20 | 1979-08-30 | Предприятие П/Я В-2572 | Способ формировани сигнала управлени , преимущественно, электромеханическими исполнительными органами |
| KR930003255B1 (ko) * | 1989-08-31 | 1993-04-24 | 금성일렉트론 주식회사 | 프로그래머블 서브프레임 방식의 pwm 회로 |
| JP2885256B2 (ja) * | 1991-12-25 | 1999-04-19 | 日本電気株式会社 | マイクロコンピュータ |
-
1992
- 1992-04-22 JP JP10320692A patent/JP3221510B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-20 US US08/049,864 patent/US5404116A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130551A (ja) * | 2007-11-21 | 2009-06-11 | Nec Electronics Corp | タイマユニット回路及びその使用方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5404116A (en) | 1995-04-04 |
| JP3221510B2 (ja) | 2001-10-22 |
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