JPH0389868A - インバータのデッドタイム補償回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデッドタイム発生回路を備えたＰＷＭインバー
タのＰＷＭ発生回路よりの理想ゲート信号を補正するイ
ンバータのデッドタイム補償回路に関する。

Ｂ４発明の概要 本発明は、補償ゲート信号とインバータの出力電圧信号
の差及び出力電流方向をクロックパルスをカウントする
カウンタで計測し、出力電流方向が正のときは理想ゲー
ト信号の立ち下りを計測したデータ分延長させ、又負の
ときは理想ゲート信号の立ち上りを計測したデータ分遅
らせるようにして、相電流の正負に関係なく理想ゲート
信号よリデソドタイム時間遅れた相電圧が発生するよう
にしたものである。

Ｃ１従来の技術 交流モータの可変速用装置として広＜ＰＷＭ制御インバ
ータが使用されている。インバータの主回路素子として
は、パワートランジスタ、ＩＧＢＴ、パワーＭＯ３ＦＥ
Ｔ、ＧＴＯなどが使用されている。これら主回路素子に
は第１０図のようにスイッチング時間Ｌｓｔｇがあるた
め、インバータの上下アームの素子が同時に点弧すると
直流短絡となるため、素子のＯＮする時間を遅らせて上
下アームが同時にＯＮするのを防止するデッドタイム（
パワートランジスタの場合約２０〜３０μｓ）を設けて
いる。

Ｄ０発明が解決しようとする課題 このデッドタイムの影響により第１１図のように出力相
電圧ｖＬｌに出力電流の力率φに同期した偏差電圧ｖ、
ＩＪが重畳される。このため次のような不具合が発生す
る。

■電源周波数（ｆ）の６倍の周波数（６ｆ）のトルク脈
動が発生する。

■低周波数領域（約１０〜３ＱＨｚ付近）で不安定現象
が発生する。デッドタイムにより発生する偏差電圧は第
５．第７調波を発生させるため第６次のトルク脈動が発
生する。

■負荷電流により出力電圧が変化する。

■出力電圧が低下し、最大電圧が小さくなる。

（ＯＨＭ　　８７／１２　　Ｐ、４０．電気学会論文誌
Ｂ昭和６０〜５、Ｐ、４６７〜４７４、電気学会論文誌
り昭和６２年２月１０７巻２号Ｐ、１８３〜１９０．） 本発明は従来技術の有するこのような問題点に鑑みてな
されたものであり、その目的とするところは、デッドタ
イム補償のオートチューニングが可能なインバータのデ
ッドタイム補償回路を提供することにある。

上記目的を達成するために、本発明におけるインバータ
のデッドタイム補償回路は、理想ゲート信号をラッチす
るゲートラッチ回路と、補償ゲート出力と相電圧の偏差
分のクロックパルスをカウントする偏差電位測定用アッ
プダウンカウンタと、理想ゲート信号及び前記ゲートラ
ッチ回路よりの補正ゲート信号が入力され、補償ゲート
信号のみのときは前記測定用アップダウンカウンタをダ
ウンカウントせしめると共に入力が相電圧信号のみのと
きはアップカウントせしめる論理回路と、枇電圧の立ち
下り時に前記計測用ア・ノブダウンカウンタのデータが
セットされるゲートシフト用ア・ノブダウンカウンタと
、前記計測用ア、ノブダウンカウンタの最上位ビットを
インツイータ出力電流方向用信号として、電流方向が正
のときは理想ゲート信号の立ち下りから前記ゲートシフ
ト用ア・ノブダウンカウンタをカウントさせて前記デー
タ分理想ゲート信号のラッチ時間を延長し、電流方向が
負のときは理想ゲート信号の立ち上りから前記ゲートシ
フト用アップダウンカウンタをカウントさせて前記デー
タ分理想ゲート信号のう・ソチ時間を短縮する論理回路
とよりなるものである。

そして、上記回路は、理想ゲート信号入力部に、理想ゲ
ート信号の最小ＯＮ時間及び最小ＯＦＦ時間をデッドタ
イム時間まで延長する波形整形回路を設けることが望ま
しい。

また、上記回路は、測定用アップダウンカウンタのデー
タを移し替えるセット信号発生回路を、理想ゲート信号
と相電圧信号が入力されるフリップフロップ回路と、こ
のフリップフロップ回路よりの信号と相電圧信号の立ち
下り検出信号が人力されるＡＮＤ回路とより構成し、理
想ゲート信号間隔がデッドタイム時間より短くなったと
き測定用アップダウンカウンタのデータを移し替える信
号が出力されないようにすることもできる。

また、同様の目的で、本発明におけるインバータのデッ
ドタイム補償回路は、クロックパルスをカウントする第
１．第２のカウンタと、相電圧信号と補償ゲート信号が
人力され補償ゲート信号のみが入力される期間前記第１
のカウンタを作動せしめ相電圧信号のみが入力される期
間前記第２のカウンタを作動せしめる信号を出力する論
理回路と、相電圧の立ち下り時に前記第１．第２のカウ
ンタのデータの差を演算するコンピュータと、このコン
ピュータの演算データの正、負によりインバータの出力
電流方向信号を出力する出力電流方向ラッチ回路と、前
記コンピュータの演算データがセットされ理想ゲート信
号の立ち上り及び立ち下りで夫々カウントを始めるゲー
トシフト用カウンタと、理想ゲート信号と前記ゲートシ
フト用カウンタの出力と前記出力電流方向ラッチ回路の
出力電流方向信号により、出力電流方向が正のときは理
想ゲート信号の立ち下りよりゲートシフト用カウンタの
データ分加え、出力電流方向が負のときは理想ゲート信
号の立ち上りをゲートシフト用カウンタのデータ分遅ら
せる論理回路としてもよい。

７８作用 ＰＷＭ発生器よりの理想ゲート信号に対し、インバータ
の相電圧は、相電流が正のときデッドタイムｔｄ分減少
し、相電流が負のときデッドタイムｔｄ分増加するので
、これを補償するデッドタイム補償ゲート信号と相電圧
との偏差電圧時間及び電流方向をカウンタにより計測し
、この偏差電圧信号により理想ゲート信号を補正する。

これにより相電圧は相電流の正、負共に理想ゲート信号
よりデッドタイムｔｄ分位相がずれただけの信号となり
、デッドタイム補償ができる。

また、常に補償ゲート信号と相電圧を監視して、その誤
差を補償しているので、デッドタイム補償のオートチュ
ーニングができる。

Ｇ、実施例 実施例について図面を参照して説明する。

（１）第１図、第２図について、電源ＡＣの交流をコン
バータ１で直流に交換した直流端子Ｐ、Ｎにパワートラ
ンジスタＴｒｕ〜Ｔｒｚを用いた３相インバ一タ主回路
２が接続されている。相電圧検出用コンパレータ３によ
り検出されたインバータの相電圧信ｑｖｕ、ｖｖ、ｖｗ
及びＰＷＭ発生回路４よりの理想ゲート信号Ｕ、Ｖ、Ｗ
はデッドタイム補償回路５に入力され、この回路５より
の補償ゲート信号Ｕｏ、Ｖ、、ｗ０はデッドタイム発生
回路６に入力され、この回路６の出力Ｕ　ｄｔ　・・・
Ｚｄはベースドライブ回路７に加えられ、この回路７の
出力によってインバータ主回路２のパワートランジスタ
Ｔｒｕ、・・・Ｔｒｚのベースが駆動され所望周波数の
３相交流が出力されるようになっている。

第２図はＵ相のデッドタイム補償回路を示すが、他のｖ
、Ｗ相についても同様に構成されている。

偏差電位計測用アップダウンカウンタ１２，１３は発振
器１８のパルスを分周器１９で分周したクロックバ・ル
スをカウントするもので、論理回路１１のＸＯＲゲート
に補償ゲート信号Ｕ０のみが入力されたときダウンカウ
ントし、相電圧信号ｖＵのみが入力されたときアンプカ
ウントするようになっている。

カウントデークラッチ回路１４には相電圧立ち下り検出
回路１７よりの信号により計測用カウンタ１２．１３の
内容が移し替えられ、う、ツチされる。

ゲートシフト用アップダウンカウンタ１６は、カウント
データラッチ回路１４よりのデータが入力され、ラッチ
回路１４のＱ、とカウンタ１６のＤ／Ｊとの間に接続さ
れた否定回路１５の前後の信号と理想ゲートＵの立ち上
がり、立ち下がり検出回路２１．２２よりの信号が入力
されるゲートシフト制御用論理回路２３よりの信号によ
り、出力電流■。が正のときは理想ゲート出力Ｕの立ち
下りよりカウントを始め、出力電流１ｕが負のときは理
想ゲート出力Ｕの立ち上りよりカウントを始めるように
なっている。

補償ゲート信号Ｕ０を出力するゲートラッチ回路２７は
、フリップフロップより構成されており、理想ゲート信
号Ｕの立ち上り、立ち下り検出回路２１．２２よりの信
号及び否定回路１５の前後の信号が人力されるＵゲート
ラッチ用論理回路２４の出力信号又はゲートシフト用カ
ウンタ１６よりの信号で作動するフリップフロップ２５
よりの出力信号により理想ゲートをラッチするようにな
っている。

次に第２図のデッドタイム補償回路の動作を第３図のタ
イムチャートを参照して説明する。

（イ）出力電流■。■のとき ■１＝１゜ 理想ゲート信号ＵがＯＮする。理想ゲート信号Ｕはゲー
トラッチ回路２７によりラッチされ、補償ゲート信号Ｕ
０を出力する。同時にアップダウンカウンタ１２．１３
は回路２１．２８によりクリアされる。

論理回路１１に補償ゲート信号のみが入力され、偏差計
測用カウンタ１２，１３はダウンカウントを開始する。

このためカウンタ（下位）１３にＲＣＫ（キャリー）が
出力され、カウンタ（上位）１２の最上位ビットＱＤが
“１”となり負データ、即ち電流１ｕ■を示す。

■１　、＜　１≦ｔ。

相電圧信号ｖｕがＯＮするまでカウンタ１２゜１３が偏
差電位ＶｔＵをダウンカウントする。１−ｔ、にて相電
圧ｖＵがＯＮして、論理回路１１に補償ゲート信号Ｕ。

及び相電圧ｖＵが共に加わると、アップダウンカウンタ
はディスエーブル（ＥＮ＝“ｌ”）となりカウントを一
時停止する。

■１　、＜　１≦ｔ。

１＝１３にて理想ゲート信号ＵがＯＦＦすると、この時
点を立ち下り検出回路２２が検出して論理回路２３によ
りゲートシフト用アップダウンカウンタ１６のアップカ
ウントを開始せしめる。

ゲートシフトアップダウンカウンタ１３は負のデータ（
４ピット＋符号データ）となっているため、アップカウ
ントさせて０ｗとなったときにＲＣＫ　（キャリー）が
出力される。

■ｔ　Ｓ＜　ｔ≦ｔ４ １＝１．にてゲートシフト用アップダウンカウンタ１２
．１３がカウントアツプし、ＲＣＫ（キャリー）が出力
される。これによりフリップフロップ２５が反転し、論
理回路２６を介してゲートラッチ回路２７のラッチを解
き補償ゲート信号Ｕ０をＯＦＦとする。補償ゲート信号
Ｕ０がＯＦＦすると、偏差電位計測用ア・ツブダウンカ
ウンタ１２゜１３は次のアップカウントを開始する。

■ｔ　ａ　＜　ｔ≦ｔ。

相電圧Ｖｕはインバータのスイ・ノチングトランジスタ
のストレージ時間ｔｓｇだけＯＦＦする時間だけ遅れる
ため、１＝１．でＯＦＦする。これにより、計測用アッ
プダウンカウンタ１２．１３はディスエーブル（Ｅ　Ｎ
＝“ｌ”）となり計測を完了する。

なお立ち下り検出回路１７よりの相電圧Ｖｕの立ち下り
信号により、計測用ア・ノブダウンカウンタ１２．１３
の計測データをカウントデータラ・ソチ回路１４にラッ
チし、ゲートシフト用ア・ツブダウンカウンタ１６のカ
ウントデータとして使用するものである。

（２）出力電流■ＵＯのとき ■１＝１゜ 理想ゲート信号ＵがＯＮする。これにより偏差電位計測
用アップダウンカウンタのカウント値がクリアされる。

前回の計測用アップダウンカウンタのデータは正のデー
タ（４ビット＋符号ビット）となっているため出力電流
ＩＵＯ方向を示している。そのため、ゲートシフト用ア
ップダウンカウンタは理想ゲート信＋ＨＵの立ち上りに
より、ダウンカウントを開始する。

■１　、＜　１≦ｔ。

１＝１．にてゲートシフト用アップダウンカウンタ１６
がカウントアツプし、ＲＣＫ（ボロー）が出力される。

これにより、理想ゲート信号Ｕをラッチするため補償ゲ
ート信ｑＵ６がＯＮする。

これにより、出力電流１．○のときのゲートＯＮ時間を
デッドタイムｔｄ分のみ短くするという処理が実行され
る。

また補償ゲート信号Ｕ０がＯＮすると、偏差電位計測用
アップダウンカウンタ１２．１３がダウンカウントを開
始する。このため、カウンタ（下位）１３のＲＣＫ　（
ボロー）が出力され、カウンタ（上位）１２の最上位ビ
・ノドＱＤが“１”となり負データを示す。

■１　、＜　１≦ｔ。

相電圧ｖＩＪがＯＮするまで偏差電位ＶｔＵをダウンカ
ウントする。ｔ＝ｔ３にて相電圧ｖｌＪがＯＮすると計
測用アップダウンカウンタ１２．１３はディスエーブル
（ＥＮ＝“１”）となりカウントを一時停止する。

■１．＜１≦ｔ４ １＝１．にて理想ゲート信号ＵがＯＦＦする。

出力電流■。○方向のため、フリップフロップ２７が理
想ゲート信号Ｕをラッチし補償ゲート信号Ｕ０をＯＦＦ
する。

ＵｏがＯＦＦすると、偏差電位計測用アップダウンカウ
ンタはアップカウントを開始する。

■１４＜１≦ｔ。

１＝１．にて相電圧ＶｕがＯＦＦする。

これにより、計測用アップダウンカウンタ１２゜１３は
ディスエーブル（ＥＮ−“１”）となり計測を完了する
。相電圧Ｖｕの立ち下り信号により、計測用アップダウ
ンカウンタ１２．１３の計測データをランチ回路にラッ
チし、ゲートシフト用アツブダウンカウンタ１６のカウ
ントデータとして使用する。

出力電流■ｌＪＯのときはｔ４〜ｔ、の時間（アップカ
ウント）の方がｔ、〜ｔ３の時間（ダウンカウント）よ
り長くなるので計測用アップダウンカウンタのデータは
正データとなる（アップダウンカウンタの最上位ビット
ＱＤ＝“０”）。

（３）第４図について、理想ゲート信号の立ち上り、立
ち下り検出回路２１．２２の前段に、最小ＯＮ、ＯＦＦ
回路３０を設けて、理想ゲート信号ＵのＯＮ又はＯＦＦ
時間がデッドタイムｔｄ時間よりも短くなった場合、こ
の短くなったＯＮ、ＯＦＦ時間をデッドタイムｔｄ時間
まで伸長するものであり、波形整形回路により構成され
ている。

しかして、理想ゲート信号ＵはそのＯＮ、　ＯＦＦ時間
がデッドタイムｔｄ時間より短くなることのない理想ゲ
ート信号Ｕに変換されるので、理想ゲート信号ＵのＯＮ
、ＯＦＦ時間がデッドタイムｔｄより短くなってもデッ
ドタイム補償回路は誤差動することがない。

（４ン第５図において、エラー検出用フリップフロ、プ
３１は理想ゲートＵと相電圧信号ｖＵが入力され、その
出力Ｑは相電圧信号ｖｕの立ち下り検出回路１７の信号
と共にＮＡＮＤ回路３２に入力され、ＮＡＮＤ回路３２
の出力信号により計測用アップダウンカウンタ１２．１
３のデータをカウントデータラッチ回路に移し替えるよ
うになっている。

しかして理想ゲート信号のＯＦＦ時間がデッドタイムｔ
ｄ時間より短くなったときは、プリップフロップ３１に
は相電圧ｖ、Ｊが入力されている状態で理想ゲート信ｑ
Ｕが入力されるため、第６図のようにその出力Ｑは停止
するので、相電圧Ｖｕの立ち下り検出回路１７より出力
があってもＮＡＮＤ回路３２にはカウントデータラッチ
回路１４へのＣＫ出力が出ないことになる。

これにより理想ゲート信号のＯＦＦ時間がデッドタイム
ｔｄ時間より短くなったときに生ずる計測用アップダウ
ンカウンタのエラーデータはラッチされないことになる
ので、第７図のようにカウントデータラブチ回路には正
常な前回データが保持され、このデータを用いることに
より、理想ゲート信号のＯＦＦ時間がデッドタイム時間
ｔｄより短くなっても正常にデッドタイム補償を行うこ
とができる。

（５）第８図において、計測用カウンタ４Ｉ、４２とゲ
ートシフト用カウンタ４４及び出力電流方向ラッチ回路
４５は夫々データバス６４によりコンピュータ６０のＣ
ＰＵ６１．ＲＯＭ６２．ＲＡＭ６３に接続されている。

又ＣＰＵ６１には立ち下り検出回路４３より相電圧Ｖｕ
の立ち下り信号が割込信号として入力されている。

計測用カウンタ４１は論理回路４８．４９によって補償
ゲート信”ｉ　Ｕ　０１相電圧信号ｖＵのうち補償ゲー
ト信号Ｕ。のみがあるとき発振器４６のパルスを分周器
４７で分周したクロックパルスをカウントするようにな
っている。

又計測用カウンタ４２は論理回路４８．５０によって相
電圧のあるときクロックパルスをカウントするようにな
っている。

ゲートシフト用カウンタ４４−は理想ゲート信号Ｕの立
ち上り、立ち下り検出回路５１の信号が人力され、端子
０ＵＴ２よりの出力は理想ゲートＵの入力されるフリッ
プフロップ５２の入力端子ＣＫに入力されている。

フリップフロップ５２の出力及び理想ゲート信号Ｕの入
力される論理回路５３．５４の出力は夫々出力電流方向
ラッチ回路４５の出力を否定回路５５で反転させた信号
及び出力電流方向ラッチ回路４５の出力で制御され補償
ゲート信号Ｕ。を出力するトライステート回路を用いた
ゲート信号切換用バッファ回路５６に入力されている。

次に第８図回路の動作を第９図を参照して説明する。

（１）インバータ出力電流■。■のとき■１＝１゜ 理想ゲート出力ＵがＯＮする。また、前回計測による出
力電流方向ラッチ回路４５の出力が“１”（Ｉｕ■）と
なっているため、ゲート切換用バッファ５６はＵ３Ｏ側
がＯＮして補償ゲート出力Ｕ０もＯＮする。

同時に、ＡＮＤゲート４９の出力が”１”となり計測用
カウンタ４１とゲートシフト用カウンタ４４がカウント
を開始する。ゲートシフト用カウンタ４４のカウントデ
ータは前回計測データ１ＴＤＴＬＩｌがセットされてい
る。（’ｒ　ａ　：カウンタ４１のカウント値、　Ｔｕ
：カウンタ４２のカウント値） ■１．＜１≦ｔ。

１＝１．にてゲートシフト用カウンタ４４がカウントア
ツプする。これにより端子０ＵＴ２の出力が立ち上り、
理想ゲートＵの状態をラッチする。

これによりデッドタイム補償デー２分（ＩＴ。

Ｔｕ１データ）だけ遅れた信号が得られる。しかし、出
力電流■。は■方向なのでこの遅れた信号は無視される
。

■１　、＜　１≦ｔ３ 相電圧ＶｕがＯＮするまで計測用タイマ４１はカウント
を継続し、１＝１．にて相電圧ＶｕがＯＮするためタイ
マ４１はカウントを停止する。（カウントデータはＴｏ
となる。） ■ｔ　３＜　ｔ≦ｔ４ １＝１４にて理想ゲート出力ＵがＯＦＦする。

同時にゲートシフト用カウンタ４４がカウントを開始す
る。ゲートシフト用カウンタ４４のカウントデータは前
回計測データ１ＴｏＴｕｌがセットされている。

■１　、＜　１≦ｔ。

１＝１．にてゲートシフト用カウンタ４４がカウントア
ツプする。これにより端子０ＵＴ２の出力が立ち上り、
理想ゲートＵの状態をラッチする。

これによりデッドタイム補償デー２分（ｌ’ｒ。

Ｔｕ１データ）だけ遅れた信号が得られる。いま、出力
電流１ｕは■方向なので補償ゲート出力Ｕ。がＯＦＦす
る。補償ゲート出力Ｕ。がＯＦＦするとＡＮＤゲート５
６の出力が１となり計測用カウンタ４２がカウントを開
始する。

■ｔ　５＜　ｔ≦ｔ８ ｔ＝ｔ、にて相電圧ＶｕがＯＦＦする。（ｔｓ〜ｔ６は
インバータのスイッチング素子のストレージ時間Ｔ　ｓ
ａｇに相当する。） これにより計測用カウンタ４２はカウントを佐止する。

そして、割込信号■ＮＴＲがＯＮＬ、てＣＰＵは割込処
理に入る。

■１　、＜　１≦ｔ７ ＣＰＵの割込処理では次のことを実行する。

計測用カウンタ４１のカウントデータＴＤとカウンタ４
２のカウントデータＴυを読み込み、ＴＩ−ＴＵの演算
を行う。このＴｏＴｕの正負により出力電流方向を決定
し、正のときはＩｕＯ方向として出力電流方向ラッチ回
路４５に“１”をセットする。負のときは電流方向ラッ
チ回路４５を“０”にする。これにより、補償ゲート信
号Ｕ０への信号を切り換える。

また、ＩＴＤ−ＴＩＪｌを演算し、このデータをゲート
シフト用カウンタ４４ヘカウントデータとしてセットす
る。このカウントデータによりカウンタ４４はゲートシ
フト信号を発生させる。

（２）インバータ出力電流■。○のとき■１＝１゜ 理想ゲート出力ＵがＯＮする。

これによりゲートシフト用カウンタ４４がカウントを開
始する。カウンタ４４のカウントデータは前回計測デー
タｌＴｏ　　ＴＩＪｌがセットされている。

■１　、＜　１≦ｔ２ １＝１．にてゲートシフト用カウンタ４４がカウントア
ツプする。これにより端子０ＵＴ２に出力が立ち上り、
理想ゲートＵの状態をラッチする。

これによりデッドタイム補償データ分（ＩＴＤＴ、Ｊ１
データ）だけ遅れた信号が得られる。いま出力電流■。

は○方向なので補償ゲート出力Ｕ。がＯＮする。

ゲート出力Ｕ。がＯＮするとＡＮＤゲート４９の出力が
“１”となり、計測用カウンタ４１がカウントを開始す
る。

■１　！＜　１≦ｔ３ 相電圧ＶｕがＯＮするまで計測用カウンタ４１はカウン
トを継続する。

１＝１．にてＶｕがＯＮすると計測用カウンタ４１はカ
ウントを停止する（カウントデータはＴＤとなる。）。

■ｔ　３＜　ｔ≦ｔ４ １＝１．にて理想ゲートＵがＯＦＦする。

同時にゲートシフト用カウンタ４４がカウントを開始す
る。

しかし、出力電流工、は○方向なのでこのゲートシフト
処理はゲート出力Ｕ０には影響しない。

理想ゲー）ＵがＯＦＦすることにより補償ゲート出力Ｕ
０もＯＦＦする。これによりＡＮＤゲート５０の出力が
“ｌ”となりカウンタ４２がカウントを開始する。

■１．＜１≦ｔ。

１＝１．にてゲートシフト用カウンタ４４がカウントア
ツプする。出力電流ＩＵは○方向のためゲート出力Ｕ０
には影響しない。

■１　、＜　１≦ｔ８ １＝１．にて相電圧ＶＵがＯＦＦする。これによりＡＮ
Ｄゲート５０の出力は“０”となり、計測用カウンタ４
２はカウントを停止する。そして、割込信号ｌＮＴＲが
ＯＮｔてＣＰＵは割込処理に入る。

■１　＠＜　１≦ｔ７ 出力電流■。■方向のときと同一処理のため説明は省略
する。

Ｈ９発明の効果 本発明は、上述のとおり構成されているので、次に記載
する効果を奏する。

請求項（１）のデッドタイム補償回路においては、 ■インバータ主回路素子がどのようなものでも可変分周
器よりもクロックパルス周期を変えることにより容易に
対応できる。

■補償ゲート出力Ｕ０と相電圧Ｖｕを常に監視し、その
誤差データを補償データとして使用しているので、デッ
ドタイム補償のオートチューニングが可能である。

■相電流方向に関係なく常にデッドタイム分だけ位相が
ずれた相電圧が得られるので、理想的なデッドタイム補
償が可能となる。

■デッドタイム補償回路をハイブリットＩＣ化又はゲー
トアレイ化することにより、従来のＰＷＭ発生回路とデ
ッドタイム発生回路間に簡単に挿入することができ、ハ
ードの変更は非常に容易となる。

■偏差電圧計測用アップダウンカウンタの実データを４
ビツトとすることにより、ノイズ等の外乱に対しての異
常動作時の影響を非常に小さくすることができる。

請求項（２）のデッドタイム補償回路においては、 ■理想ゲート信号のＯＮ又はＯＦＦ時間がデッドタイム
時間ｔｄより短くなってもデッドタイム補償回路が正常
に働き、相電圧が不連続となることはない。

請求項（３）のデッドタイム補償回路においては、 ■理想ゲート信号のＯＮ又はＯＦＦ時間がデッドタイム
時間ｔｄよりも短くなったときに偏差電位計測用アップ
ダウンカウンタのエラーデータをラッチせずに正常な前
回データを使用することができるので、理想ゲート信号
のＯＮ、ＯＦＦ時間が短くなっても正常にデッドタイム
補償を行うことができる。

請求項（４）のデッドタイム補償回路においては、 ■アブプダウンカウンタを用いずに請求項（１）の効果
と同等の効果を奏することができる。

【図面の簡単な説明】

第１図はデッドタイム補償回路を用いたインバータ装置
の概略説明図、第２図はデッドタイム補償回路図、第３
図は第２図回路の動作説明用のタイムチャート、第４図
は最小ＯＮ、ＯＦＦ回路を用いたデッドタイム補償回路
図、第５図はラッチ用信号不発生回路を用いたデッドタ
イム補償回路図、第６図はラッチ用信号不発生回路の動
作説明用のタイムチャート、第７図は第５図回路の動作
説明用のタイムチャート、第８図はコンピュータを用い
たデッドタイム補償回路図、第９図は第８図回路の動作
説明用タイムチャート、第１Ｏ図は半導体素子のスイッ
チング時間の説明図、第１１図はデッドタイムの影響を
説明する波形図である。 １２．１３・・・偏差電位計測用アップダウンカウンタ
、１４・・・カウントデータラッチ回路、１６・・・ゲ
ートシフト用アップダウンカウンタ、２７・・・ゲート
ラッチ回路、４１．４２・・・計測用カウンタ、４４・
・・ゲートシフト用カウンタ、４５・・・出力電流方向
ラッチ回路、５６・・・ゲート信号切換用バッファ回路
、６０・・・コンピュータ。 外２名 第６図 （イ）　ｆｆ１１′７１Ｌｔ　Ｉｕ■ａ＞　ヒ５桶４ゲ
ー）−＄４　ＵＯ 第７問 （Ｃ］） 力乙□ を面１ 輔Ｓゲート出ｆ３ＵＯ 図 （ロ）出１”７＠ｆｌｕ（３ノヒ？ ＃＠檀ゲート出ｎＵＯ

Claims (4)

【特許請求の範囲】
1. （１）理想ゲート信号をラッチするゲートラッチ回路と
   、補償ゲート出力と相電圧の偏差分のクロックパルスを
   カウントする偏差電位測定用アップダウンカウンタと、
   理想ゲート信号及び前記ゲートラッチ回路よりの補正ゲ
   ート信号が入力され、補償ゲート信号のみのときは前記
   測定用アップダウンカウンタをダウンカウントせしめる
   と共に入力が相電圧信号のみのときはアップカウントせ
   しめる論理回路と、相電圧の立ち下り時に前記計測用ア
   ップダウンカウンタのデータがセットされるゲートシフ
   ト用アップダウンカウンタと、前記計測用アップダウン
   カウンタの最上位ビットをインバータ出力電流方向用信
   号として、電流方向が正のときは理想ゲート信号の立ち
   下りから前記ゲートシフト用アップダウンカウンタをカ
   ウントさせて前記データ分理想ゲート信号のラッチ時間
   を延長し、電流方向が負のときは理想ゲート信号の立ち
   上りから前記ゲートシフト用アップダウンカウンタをカ
   ウントさせて前記データ分理想ゲート信号のラッチ時間
   を短縮する論理回路とよりなるインバータのデッドタイ
   ム補償回路。
2. （２）理想ゲート信号入力部に、理想ゲート信号の最小
   ＯＮ時間及び最小ＯＦＦ時間をデッドタイム時間まで延
   長する波形整形回路を設けたことを特徴とする請求項（
   １）記載のインバータのデッドタイム補償回路。
3. （３）測定用アップダウンカウンタのデータを移し替え
   るセット信号発生回路を、理想ゲート信号と相電圧信号
   が入力されるフリップフロップ回路と、このフリップフ
   ロップ回路よりの信号と相電圧信号の立ち下り検出信号
   が入力されるＡＮＤ回路とより構成し、理想ゲート信号
   間隔がデッドタイム時間より短くなったとき測定用アッ
   プダウンカウンタのデータを移し替える信号が出力され
   ないようにしたことを特徴とする請求項（１）記載のイ
   ンバータのデッドタイム補償回路。
4. （４）クロックパルスをカウントする第１、第２のカウ
   ンタと、相電圧信号と補償ゲート信号が入力され補償ゲ
   ート信号のみが入力される期間前記第１のカウンタを作
   動せしめ、相電圧信号のみが入力される期間前記第２の
   カウンタを作動せしめる信号を出力する論理回路と、相
   電圧の立ち下り時に前記第１、第２のカウンタのデータ
   の差を演算するコンピュータと、このコンピュータの演
   算データの正、負によりインバータの出力電流方向信号
   を出力する出力電流方向ラッチ回路と、前記コンピュー
   タの演算データがセットされ理想ゲート信号の立ち上り
   及び立ち下りで夫々カウントを始めるゲートシフト用カ
   ウンタと、理想ゲート信号と前記ゲートシフト用カウン
   タの出力と前記出力電流方向ラッチ回路の出力電流方向
   信号により、出力電流方向が正のときは理想ゲート信号
   の立ち下りよりゲートシフト用カウンタのデータ分加え
   、出力電流方向が負のときは、理想ゲート信号の立ち上
   りをゲートシフト用カウンタのデータ分遅らせる論理回
   路とよりなるインバータのデッドタイム補償回路。