JPH099645A - インバータ装置 - Google Patents

Abstract

(57)【要約】 【目的】 より短いオン時間を有するＰＷＭ指令信号に
対するデッドタイム補償においても、異なる電流極性に
対して同じオン時間を有する出力電圧を出力可能とす
る。 【構成】 指令信号補償回路９Ｕを、遅延回路１６及び
１７によって演算され、相電流Ｉｕの極性に応じてスイ
ッチにより切替えられて与えられる遅延時間だけＰＷＭ
指令信号Ｕの立上がりエッジ或いは立下がりエッジを遅
延させた補償指令信号Ｕｃを出力し、デッドタイム補償
回路１０Ｕを、補償指令信号Ｕｃのオン時間ｔｃが基準
デッドタイムＴｄよりも短く、且つ、相電流Ｉｕの極性
が負の場合は、オン時間ｔｃに等しいデッドタイム補償
値を補償指令信号Ｕｃに加えるように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デッドタイム補償機能
を有するインバータ装置に関する。

【０００２】

【従来の技術】従来のインバータ装置の一例を図１７に
示す。即ち、インバータ主回路５０は、スイッチング素
子たるＮＰＮ形のトランジスタ５１Ｕ乃至５１Ｗ及び５
１Ｘ乃至５１Ｚを３相ブリッジ接続して構成され、その
入力端子５２ａ及び５２ｂは、直流電源５４の正及び負
端子に接続され、出力端子５３Ｕ，５３Ｖ及び５３Ｗ
は、負荷たるインダクションモータ５５の入力端子に接
続されている。そして、制御回路５６がトランジスタ５
１Ｕ乃至５１Ｗ及び５１Ｘ乃至５１Ｚに対してＰＷＭ指
令信号に基づきゲート信号を与えることによりインダク
ションモータ５５を駆動制御するものである。

【０００３】このようなインバータ装置に使用されるト
ランジスタは、そのゲートに与えられるゲート信号がオ
ンからオフになってからトランジスタがオフ状態となる
までに、暫くオン状態が持続されるストレージタイムが
存在する。このため、１８０度通電制御を行う場合は、
インバータ主回路５０を構成する１つのアームの正極側
及び負極側のトランジスタが同時にオン状態となって短
絡するのを防止するため、ＰＷＭ指令信号に所謂デッド
タイムを付加してゲート信号を与えるようにしている。

【０００４】図１８は、インバータ主回路５０の例えば
Ｕ，Ｖ及びＷの３相の内のＵ相のアームにおいて、正側
のトランジスタ５１Ｕ及び負側のトランジスタ５１Ｘの
ゲートに与えるＰＷＭ指令信号に、デッドタイムＴｄを
付加した場合のタイミングチャートである。

【０００５】時刻ＡにおいてＰＷＭ指令信号Ｕがオンと
なった場合（図１８（ａ）参照）、そのタイミングに同
期してトランジスタ５１Ｘのゲート信号Ｇｘはオン（ハ
イレベル）からオフ（ローレベル）に切替わり（図１８
（ｃ）参照）、また、トランジスタ５１Ｕのゲート信号
Ｇｕは、時刻ＡからデッドタイムＴｄ経過後にオフから
オンに切替わる（図１８（ｂ）参照）。

【０００６】そして、時刻Ａからオン時間ｔ経過後の時
刻ＢにおいてＰＷＭ指令信号Ｕがオフとなった場合、そ
のタイミングに同期してゲート信号Ｇｕはオンからオフ
に切替わり（図１８（ｂ）参照）、また、時刻Ｂからデ
ッドタイムＴｄ経過後に、トランジスタ５１Ｘのゲート
信号Ｇｘはオフからオンに切替わる（図１８（ｃ）参
照）。

【０００７】この場合、Ｕ相のアームに流れている相電
流Ｉｕの極性によって、出力端子５３Ｕの出力電圧の挙
動は異なる。例えば、相電流Ｉｕがインバータ主回路５
０側からインダクションモータ５５側に流れている（以
下、電流極性が正であると称す）場合は、出力電圧Ｖｕ
は、ゲート信号Ｇｕのオンに略同期してオンとなり、ゲ
ート信号ＧｕのオフからストレージタイムＴｓ遅れてオ
フとなる（図１８（ｄ）参照）。

【０００８】また、相電流Ｉｕがインダクションモータ
５５側からインバータ主回路５０側に流れている（以
下、電流極性が負であると称す）場合、即ち、Ｖ若しく
はＷ相のトランジスタ５１Ｙ若しくは５１Ｚがオンの場
合は、出力電圧Ｖｕは、ゲート信号Ｇｘのオフからスト
レージタイムＴｓ遅れてオンとなり、ゲート信号Ｇｘの
オンに略同期してオフとなる（図１８（ｅ）参照）。

【０００９】即ち、図１８から明らかなように、電流極
性が正のときには、ＰＷＭ指令信号Ｕのオン時間ｔに対
して、出力電圧Ｖｕのオン時間ｔｏ（＋）は（Ｔｄ−Ｔ
ｓ）だけ短くなり、電流極性が負のときには、オン時間
ｔに対して、オン時間ｔｏ（−）は（Ｔｄ−Ｔｓ）だけ
長くなる。即ち、以下の式で表される。

【数１】 また、図１８はｔ＞Ｔｄの場合であり、電流極性が正で
ｔ≦Ｔｄの場合は、（１）式から明らかなように出力電
圧Ｖｕは出力されない。この場合のタイミングチャート
を図１９に示す。

【００１０】よって、（１）乃至（３）式から、これら
のオン時間差を補償するためには、電流極性が正のとき
には、オン時間ｔに対して（Ｔｄ−Ｔｓ）を加え、電流
極性が負のときには、オン時間ｔに対して（Ｔｄ−Ｔ
ｓ）を減じるようにデッドタイム補償を行えば良い。

【００１１】図２０及び図２１は、相電流Ｉｕの電流極
性が正及び負の場合に、これらのデッドタイム補償を行
った場合のオン時間の関係を示すものである。図２０
（ａ）及び図２１（ａ）は，補償されたＰＷＭ指令信号
Ｕｃのオン時間、即ち、トランジスタに与えるゲート信
号のオン時間ｔｃに対する出力電圧Ｖｕのオン時間ｔｏ
（＋）及びｔｏ（−）の関係を示す関数であり、（１）
乃至（３）式に表した出力特性を示している。尚、右辺
のｔはｔｃに置き換わっている。

【００１２】また、図２０（ｂ）及び図２１（ｂ）は、
ＰＷＭ指令信号Ｕに対して与える補償特性を示す関数で
あり、横軸はＰＷＭ指令信号Ｕのオン時間ｔ、縦軸は補
償されたオン時間ｔｃである。そして、図２０（ｃ）及
び図２１（ｃ）は、ＰＷＭ指令信号のＵオン時間ｔと出
力電圧Ｖｕのオン時間ｔｏ（＋）及びｔｏ（−）の関係
であり、即ち、図２０（ｂ）及び図２１（ｂ）と図２０
（ａ）及び図２１（ａ）との合成関数を示している。

【００１３】

【発明が解決しようとする課題】図２０（ｃ）及び図２
１（ｃ）から、デッドタイム補償後の出力電圧Ｖｕのオ
ン時間ｔｏについて、以下のことが言える。 電流極性が正の場合は、図２０（ｃ）から、オン時間
ｔｏ（＋）の最小値は、 ストレージタイムＴｓによ
って規定される。これは、トランジスタの特性に 基
づく物理的な限界である。 電流極性が負の場合は、図２１（ｃ）から、オン時間
ｔｏ（−）の最小値は、 （Ｔｄ−Ｔｓ）によって規
定されるので、指令信号Ｕのオン時間ｔがｔ≦Ｔｄ−Ｔ
ｓに設定されると、出力電圧Ｖｕは出力されない。出力
電圧Ｖｕのオフ時間についても、同様のことが言える。

【００１４】従って、この様なデッドタイム補償を行っ
た場合でも、キャリア周波数の高いスイッチングが行わ
れて、オン時間ｔがＴｓ＜ｔ≦Ｔｄ−Ｔｓ（一般に、Ｔ
ｄ＞Ｔｓに設定される）の範囲に設定されると、電流の
極性によって出力電圧に上述のオン時間差が発生し、出
力電流が歪む上にトルクも変動してしまうという不具合
があった。

【００１５】また、電圧制御を行う場合には、特願平３
−１８７９９８公報に開示されているように、電流の極
性を意識すること無く、出力電圧検出回路によってＰＷ
Ｍ指令信号と実際の出力電圧のオン時間との差を補償す
るものがある。しかし、この従来技術では、出力電圧検
出回路の降圧回路における発熱や、検出部におけるノイ
ズ耐性などに問題があった。

【００１６】一方、上述のように、電流の極性に従って
補償特性を切替える場合は、電流のゼロクロス点の判断
を正確に行うことが重要となる。しかし、電圧制御を行
う場合、実際の電流波形は、図２２に示すように、ＰＷ
Ｍ変調によるリップルの波高値がゼロレベルに達する付
近から歪み始める。従って、変流器などの電流検出器に
よって実電流のゼロクロス点ｂを検出すると、理想的な
正弦波のゼロクロス点ａから遅れるため、このゼロクロ
ス点ｂによってデッドタイム補償特性の切替えを行う
と、電流波形は大きく歪んでしまうという不具合があっ
た。

【００１７】加えて、実際の電流検出器は、ゼロクロス
点の判定レベルに真のゼロクロス点に対するオフセット
値を持っているので、補償特性の切替えには更なる誤差
が加算されてしまう。これらの原因によって、電流波形
のゼロクロス点付近において、電流波形が停滞するよう
な歪み、所謂“はりつき”現象が発生する。このはりつ
き現象は、キャリア周波数が高くなると特に顕著とな
る。以上のような問題から、電流波形の歪み及びトルク
リップルの発生が生じるため、電圧制御時における電流
波形のゼロクロス点検出に基づくデッドタイム補償は余
り採用されなかった。

【００１８】本発明は上記課題を解決するもので、その
目的は、より短いオン時間を有するＰＷＭ指令信号に対
するデッドタイム補償においても、異なる電流極性に対
して同じオン時間を有する出力電圧を出力し得て、ま
た、電圧制御においても、電流検出によるゼロクロス点
の判定をより正確に行うことにより、出力電流の歪みや
トルクリップルの小さいデッドタイム補償を実現できる
インバータ装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のインバータ装置は、ＰＷＭ指令信号
に対してデッドタイム補償を行うものにおいて、基準デ
ッドタイム及びストレージタイムのデータをセットする
データセット手段と、このデータセット手段にセットさ
れたデータに基づいてＰＷＭ指令信号の立上がりエッジ
及び立下がりエッジを遅延させる時間をＰＷＭ指令信号
のオン或いはオフ時間に応じて演算する遅延時間演算手
段と、相電流の電流値を検出する電流検出手段と、この
電流検出手段によって検出される電流値から相電流の極
性を判定して極性信号を出力する電流極性判定手段と、
遅延時間演算手段によって演算された遅延時間を電流極
性判定手段によって出力された極性信号に応じて切替え
て出力する遅延時間切替え手段と、この遅延時間切替え
手段によって出力された遅延時間だけＰＷＭ指令信号の
立上がりエッジ或いは立下がりエッジを遅延させた補償
指令信号を出力する指令信号補償手段と、この指令信号
補償手段が出力する補償指令信号のオン或いはオフ時間
を計時する計時手段と、この計時手段によって計時され
た補償指令信号のオン或いはオフ時間がデータセット手
段にセットされた基準デッドタイムよりも短い場合は、
計時手段によって計時された補償指令信号のオン或いは
オフ時間に応じて変化させたデッドタイム補償値を指令
信号補償手段が出力する補償指令信号に加えるデッドタ
イム補償手段とを具備したことを特徴とするものであ
る。

【００２０】この場合、電流極性判定手段を、電流検出
手段によって検出される電流値のゼロクロス点付近での
電流値の変化量を演算し、その変化量に基づいてゼロク
ロス点判定レベルを演算して補正するように構成しても
良い（請求項２）。

【００２１】また、電流極性判定手段を、電流検出手段
によって検出される電流値をその電流値の極性が正の場
合に正の基準値と比較を行う正側比較器と、その電流値
の極性が負の場合に負の基準値と比較を行う負側比較器
とを具備し、正側及び負側比較器の出力信号に基づいて
極性信号を出力するように構成しても良い（請求項
３）。

【００２２】

【作用】請求項１記載のインバータ装置によれば、遅延
時間演算手段は、データセット手段にセットされたデー
タに基づいてＰＷＭ指令信号の立上がりエッジ及び立下
がりエッジを遅延させる時間をＰＷＭ指令信号のオン或
いはオフ時間に応じて演算する。その遅延時間は、電流
極性判定手段により出力された極性信号に応じて、遅延
時間切替え手段によって切替えられて指令信号補償手段
に与えられ、指令信号補償手段は、その遅延時間だけＰ
ＷＭ指令信号の立上がりエッジ或いは立下がりエッジを
遅延させた補償指令信号を出力する。

【００２３】そして、デッドタイム補償手段は、補償指
令信号のオン或いはオフ時間が基準デッドタイムよりも
短い場合は、計時手段によって計時された補償指令信号
のオン或いはオフ時間に応じて変化させたデッドタイム
補償値を補償指令信号に加えるので、従来よりも短いオ
ン或いはオフ時間を有するＰＷＭ指令信号に対しても、
相電流の極性が正の場合と負の場合とでインバータ装置
の出力電圧のオン或いはオフ時間を等しくすることがで
きる。

【００２４】この場合、電流極性判定手段を、電流検出
手段によって検出される電流値のゼロクロス点付近での
電流値の変化量を演算し、その変化量に基づいてゼロク
ロス点判定レベルを演算して補正するように構成すれ
ば、ゼロクロス点判定レベルの補正をインバータ装置の
可動中に動的に行うことができる（請求項２）。

【００２５】また、電流極性判定手段を、電流検出手段
によって検出される電流値をその電流値の極性が正の場
合に正の基準値と比較を行う正側比較器と、その電流値
の極性が負の場合に負の基準値と比較を行う負側比較器
とを備え、正側及び負側比較器の出力信号に基づいて極
性信号を出力するように構成すれば、電流値の真のゼロ
クロス点に対する極性信号の位相のずれを補正できる
（請求項３）。

【００２６】

【実施例】以下本発明の第１実施例について図１乃至図
１０を参照して説明する。全体構成を示す図１におい
て、インバータ主回路１は、６個のＮＰＮ形のトランジ
スタ２Ｕ，２Ｖ，２Ｗ及び２Ｘ，２Ｙ，２Ｚを３相ブリ
ッジ接続して構成されたもので、夫々のコレクタ，エミ
ッタ間にはフライホイールダイオード３Ｕ，３Ｖ，３Ｗ
及び３Ｘ，３Ｙ，３Ｚが接続されている。また、インバ
ータ主回路１の入力端子１ａ及び１ｂには、直流電源４
の正及び負端子が夫々接続されていると共に、直流電源
４にコンデンサ５が並列に接続されている。

【００２７】そして、インバータ主回路１の出力端子６
Ｕ，６Ｖ及び６Ｗは、負荷たる例えばインダクションモ
ータ７の入力端子、即ち、図示しないスター結線された
ステータコイルの一端子に接続されている。

【００２８】ＰＷＭ指令信号発生回路８のＵ，Ｖ及びＷ
の各相に対応した出力端子は、指令信号補償回路（指令
信号補償手段）９Ｕ，９Ｖ及び９Ｗの各入力端子に接続
されており、ＰＷＭ指令信号Ｕ，Ｖ及びＷを夫々与える
ようになっている。その指令信号補償回路９Ｕ，９Ｖ及
び９Ｗの出力端子は、デッドタイム補償回路（デッドタ
イム補償手段）１０Ｕ，１０Ｖ及び１０Ｗの入力端子に
接続されており、補償指令信号Ｕｃ，Ｖｃ及びＷｃを夫
々与えるようになっている。

【００２９】例えば変流器からなる相電流検出器（電流
検出手段）１１Ｕ，１１Ｖ及び１１Ｗは、Ｕ，Ｖ及びＷ
の各相電流Ｉｕ，Ｉｖ及びＩｗを検出するようになって
おり、その各相に対応した出力端子は、電流極性判定回
路（電流極性判定手段）１２の各相に対応した入力端子
に接続されている。そして、電流極性判定回路１２の各
相に対応した出力端子は、デッドタイム補償回路９Ｕ，
９Ｖ及び９Ｗの各入力端子に接続されており、極性信号
Sign(Iu)，Sign(Iv)及びSign(Iw)を夫々に与えるように
なっている。これらの極性信号は、相電流の極性が負の
場合はローレベルであり、相電流の極性が正の場合はハ
イレベルとなるものである。

【００３０】データセット回路（データセット手段）１
３の出力端子は、指令信号補償回路９Ｕ，９Ｖ及び９Ｗ
並びにデッドタイム補償回路１０Ｕ，１０Ｖ及び１０Ｗ
の入力端子にデータバスで接続されており、図示しない
外部より与えられるデッドタイムＴｄの時間データを、
後述するクロック信号ｆckの周期で除した２進数のカウ
ント値Ｎ（Ｔｄ）のデータを与えるようになっている。
また、データセット回路１３の出力端子は、指令信号補
償回路９Ｕ，９Ｖ及び９Ｗの入力端子に、もう一つのデ
ータバスで接続されており、同様に外部より与えられる
ストレージタイムＴｓの２進数のカウント値Ｎ（Ｔｓ）
のデータを与えるようになっている。

【００３１】そして、デッドタイム補償回路１０Ｕの出
力端子は、図示しないＰＷＭ制御回路を介してトランジ
スタ２Ｕ及び２Ｘの各ベース（ゲート）端子に夫々接続
されており、ゲート信号Ｇｕ及びＧｘを夫々与えるよう
になっている。同様に、デッドタイム補償回路１０Ｖの
出力端子はトランジスタ２Ｖ及び２Ｙの各ベース端子に
接続され、また、デッドタイム補償回路１０Ｗの出力端
子はトランジスタ２Ｗ及び２Ｚの各ベース端子に接続さ
れ、ゲート信号Ｇｖ及びＧｙ並びにゲート信号Ｇｗ及び
Ｇｚを、夫々与えるようになっている。

【００３２】指令信号補償回路９Ｕの電気的構成を示す
図２において、タイミング発生回路１４の入力端子Ｓ
は、ＰＷＭ指令信号発生回路８のＵ相出力端子に接続さ
れており、Ｕ相に対するＰＷＭ指令信号Ｕが与えられる
ようになっている。また、タイミング発生回路１４のク
ロック入力端子ＣＫは、図示しないクロック回路の出力
端子に接続されており、クロック信号ｆckが与えられる
ようになっている。そして、タイミング発生回路１４の
負論理の出力端子ＵＰ及びＤＯＷＮは、スイッチ１５の
入力端子ＩＮ１及びＩＮ２に夫々接続されている。尚、
スイッチ１５は、スイッチ１８と共に遅延信号切替え手
段を構成する。

【００３３】このタイミング発生回路１４は、指令信号
Ｕの立上りにおいて、クロック信号ｆckに同期して１ク
ロックだけローレベルとなる信号を出力端子ＵＰに出力
し、指令信号Ｕの立下がりにおいて、同様にクロック信
号ｆckに同期して１クロックだけローレベルとなる信号
を出力端子ＤＯＷＮに出力するものである。

【００３４】スイッチ１５及び１８並びに遅延回路（遅
延時間演算手段）１７の極性信号端子ＳＧは、電流極性
判定回路１２Ｕの出力端子に接続され、極性信号Sign(I
u)が与えられるようになっている。そして、スイッチ１
５の出力端子ＯＵＴ１は、遅延回路（遅延時間演算手
段）１６の入力端子Ｇ１及び遅延回路１７の入力端子Ｇ
１に接続されている。また、スイッチ１５の出力端子Ｏ
ＵＴ２は、遅延回路１７の入力端子Ｇ２に接続されてい
る。スイッチ１５及び１８は、極性信号端子ＳＧがロー
レベルの場合は、入力端子ＩＮ１が出力端子ＯＵＴ１に
接続され、入力端子ＩＮ２が出力端子ＯＵＴ２に接続さ
れ、また、極性信号端子ＳＧがハイレベルの場合は、入
力端子ＩＮ１が出力端子ＯＵＴ２に接続され、入力端子
ＩＮ２が出力端子ＯＵＴ１に接続されるように構成され
ている。

【００３５】遅延回路１６及び１７のクロック入力端子
ＣＫは、図示しないクロック回路の出力端子に接続され
ており、クロック信号ｆckが与えられるようになってい
る。また、データセット回路１３の出力端子は、データ
バスを介して遅延回路１６のデータ入力端子ＤＡＴＡ及
び加算器１９のデータ入力端子に接続され、カウント値
Ｎ（Ｔｄ）のデータを与えるようになっている。遅延回
路１６の負論理の出力端子Ｚは、スイッチ１８の入力端
子ＩＮ１に接続されている。遅延回路１７のデータ入力
端子ＤＡＴＡ１及び乗算器２０のデータ入力端子は、デ
ータセット回路１３の出力端子にもう一つのデータバス
を介して接続され、カウント値Ｎ（Ｔｓ）のデータが与
えられるようになっている。

【００３６】この遅延回路１６は、入力端子Ｇ１がロー
レベルの場合にカウント値Ｎ（Ｔｓ）のデータがロード
され、クロック信号ｆckに応じてダウンとカウントして
いくダウンカウンタである。そして、遅延回路１６は、
カウント値が０に達すると、１クロックだけローレベル
となる信号を出力端子Ｚから出力するものである。

【００３７】また、加算器１９のもう一方のデータ入力
端子は、乗算器２０のデータ出力端子にデータバスを介
して接続されており、加算器１９のデータ出力端子は、
遅延回路１７のデータ入力端子ＤＡＴＡ２にデータバス
を介して接続されている。乗算器２０の係数は１／２で
あり、遅延回路１７のデータ入力端子ＤＡＴＡ２には、
カウント値Ｎ（Ｔｄ＋Ｔｓ／２）のデータが与えられる
ようになっている。

【００３８】而して、遅延回路１７の負論理の出力端子
Ｚは、スイッチ１８の入力端子ＩＮ２に接続されてお
り、スイッチ１８の出力端子ＯＵＴ１及びＯＵＴ２は、
ＳＲラッチ２１の負論理の入力端子Ｓ及びＲに夫々接続
されている。また、ＳＲラッチ２１の出力端子Ｑは、デ
ッドタイム補償回路１０Ｕの入力端子に接続され、補償
指令信号Ｕｃを与えるようになっている。

【００３９】遅延回路１７の電気的構成を示す図３にお
いて、分周器２２の入力端子及びマルチプレクサ２３の
入力端子Ｂには、クロック入力端子ＣＫからクロック信
号ｆckが与えられるようになっている。分周器２２の出
力端子は、ＡＮＤ回路２４の一方の入力端子に接続さ
れ、２分周したクロック信号ｆck／２を与えるようにな
っている。

【００４０】Ｄフリップフロップ２５の入力端子Ｄ及び
負論理のクリア入力端子ＣＬ並びに負論理のＡＮＤ回路
３８の入力端子は、入力端子Ｇ１に接続されている。ま
た、Ｄフリップフロップ２５のクロック入力端子ＣＫ
は、入力端子Ｇ２にＮＯＴ回路２６を介して接続され、
Ｄフリップフロップ２５の出力端子Ｑは、マルチプレク
サ２３の切替え信号入力端子Ｓに接続されている。マル
チプレクサ２３の出力端子Ｚは、プリセッタブルダウン
カウンタ（以下、ＰＤカウンタと称す）２７のクロック
入力端子ＣＫに接続されている。

【００４１】ＰＤカウンタ２７のロードデータ入力端子
ＬＤＡＴＡ１は、加算器１９のデータ出力端子に接続さ
れ、カウント値Ｎ（Ｔｄ＋Ｔｓ／２）のデータが与えら
れるようになっている。また、ＰＤカウンタ２７のロー
ドデータ入力端子ＬＤＡＴＡ２及び比較器２８のデータ
入力端子Ａは、データセット回路１３の出力端子に接続
され、カウント値Ｎ（Ｔｓ）のデータが与えられるよう
になっている。また、ＰＤカウンタ２７のカウントデー
タ出力端子ＣＤＡＴＡは、比較器２８のデータ入力端子
Ｂに接続され、負論理のキャリー信号出力端子ＣＹは、
出力端子Ｚに接続されている。

【００４２】ＮＡＮＤ回路３９の負論理の入力端子は、
入力端子Ｇ２に接続されている。また、負論理のＡＮＤ
回路３８の入力端子及びＮＡＮＤ回路３９の入力端子
は、極性信号端子ＳＧに接続されており、極性信号Sign
(Iu)が与えられるようになっている。そして、負論理の
ＡＮＤ回路３８の出力端子は、ＰＤカウンタ２７の負論
理のロード信号端子ＬＤ１に接続され、ＮＡＮＤ回路３
９の出力端子は、ＰＤカウンタ２７の負論理のロード信
号端子ＬＤ２に接続されている。

【００４３】このＰＤカウンタ２７は、ロード信号端子
ＬＤ１若しくはＬＤ２がローレベルの場合に、ロードデ
ータ入力端子ＬＤＡＴＡ１若しくはＬＤＡＴＡ２に与え
られているデータを夫々ロードする。そして、ＰＤカウ
ンタ２７は、以降クロック入力端子ＣＫにクロック信号
が与えられる毎にそのデータをダウンカウントして行
き、そのカウント値をカウントデータ出力端子ＣＤＡＴ
Ａに出力し、カウント値が０に達すると、キャリー信号
出力端子ＣＹに１クロックだけローレベルとなる信号を
出力するものである。

【００４４】そして、比較器２８の負論理の一致信号出
力端子Ｚは、ＡＮＤ回路２４の他方の入力端子に接続さ
れ、ＡＮＤ回路２４の出力端子は、マルチプレクサ２３
の入力端子Ａに接続されている。尚、マルチプレクサ２
３は、切替え信号入力端子Ｓがローレベルのとき入力端
子Ａに与えられている入力信号を出力端子Ｚに出力し、
切替え信号入力端子Ｓがハイレベルのとき入力端子Ｂに
与えられている入力信号を出力端子Ｚに出力するように
構成されている。

【００４５】デッドタイム補償回路１０Ｕの電気的構成
を示す図４において、タイミング発生回路２９の入力端
子Ｓ及び計時手段たるアップダウンカウンタ（以下、Ｕ
Ｄカウンタと称す）３０の制御端子ＤＵは、指令信号補
償回路９Ｕの出力端子に接続されており、補償指令信号
Ｕｃが与えられるようになっている。また、タイミング
発生回路２９のクロック入力端子ＣＫ及びＵＤカウンタ
３０のクロック入力端子ＣＫは、前述の図示しないクロ
ック回路の出力端子に接続されており、クロック信号ｆ
ckが与えられるようになっている。

【００４６】そして、タイミング発生回路２９の負論理
の出力端子ＵＰは、負論理のＯＲ回路３１の一方の入力
端子及びＳＲラッチ３２の負論理の入力端子Ｒに接続さ
れている。また、タイミング発生回路２９の負論理の出
力端子ＤＯＷＮは、負論理のＯＲ回路３１の他方の入力
端子及びＳＲラッチ３３の負論理の入力端子Ｒに接続さ
れている。このタイミング発生回路２９の入力に対する
出力動作は、前述したタイミング発生回路１４と同様で
ある。負論理のＯＲ回路３１の出力端子は、Ｄフリップ
フロップ３４の負論理のプリセット入力端子ＰＲに接続
されている。

【００４７】ＵＤカウンタ３０のカウントデータ出力端
子ＤＡＴＡは、比較器３５のデータ入力端子ＤＡＴＡ２
に接続されており、負論理のキャリー信号出力端子ＣＹ
は、ＳＲラッチ３２の負論理のセット入力端子Ｓ及び負
論理入力のＯＲ回路３６の一方の入力端子に接続されて
いる。比較器３５のデータ入力端子ＤＡＴＡ１は、デー
タセット回路１３の出力端子に接続されており、カウン
ト値Ｎ（Ｔｄ）のデータが与えられるようになってい
る。また、比較器３５の負論理の一致信号出力端子Ｚ
は、ＳＲラッチ３３の負論理のセット入力端子Ｓ及び負
論理入力のＯＲ回路３６の他方の入力端子に接続されて
いる。

【００４８】ＯＲ回路３６の出力端子は、Ｄフリップフ
ロップ３４のクロック入力端子ＣＫに接続されている。
そして、Ｄフリップフロップ３４の出力端子Ｑは、ＵＤ
カウンタ３０のイネーブル信号入力端子ＥＮに接続さ
れ、反転出力端子ＱＢは、データ入力端子Ｄに接続され
ている。

【００４９】ＵＤカウンタ３０は、イネーブル信号入力
端子ＥＮがハイレベルで、制御端子ＤＵがハイレベルの
ときは、クロック信号ｆckに応じてアップカウントを行
い、制御端子ＤＵがローレベルのときは、クロック信号
ｆckに応じてダウンカウントを行って、そのカウント値
をカウントデータ出力端子ＤＡＴＡに出力する。そし
て、ＵＤカウンタ３０は、カウント値が０に達するとキ
ャリー信号出力端子ＣＹに１クロックだけローレベルと
なる信号を出力するものであり、イネーブル信号入力端
子ＥＮがローレベルの場合は、カウントは禁止状態とな
る。尚、以上はＵ相についてのみ説明したが、Ｖ及びＷ
相に対応する指令信号補償回路９Ｖ及び９Ｗ並びにデッ
ドタイム補償回路１０Ｖ及び１０Ｗは、上記と同様の構
成である。以上がインバータ装置３７を構成している。

【００５０】ここで、本実施例の動作原理について図５
を参照して説明する。以下は、Ｕ相について説明する。
まず、相電流Ｉｕの極性が正の場合は、デッドタイム補
償回路１０Ｕ及び指令信号補償回路９Ｕの入出力特性
は、従来と同様の図２０（ａ）及び（ｂ）となるよう
に、即ち、（１）及び（２）式で表される入出力特性に
する。

【００５１】そして、相電流Ｉｕの極性が負の場合は、
デッドタイム補償回路１０Ｕの入出力特性は、指令信号
補償回路９Ｕの出力である補償指令信号Ｕｃのオン時間
ｔｃが基準デッドタイムＴｄを超える場合は、従来と同
様に基準デッドタイムＴｄをデッドタイムとして加え
る。そして、補償信号のオン時間ｔｃが基準デッドタイ
ムＴｄ以下の場合は、デッドタイムをオン時間ｔｃと同
じ時間だけ与えるようにする。この領域では、図２０
（ａ）から明らかなように、相電流Ｉｕの極性が正の場
合の出力電圧Ｖｕのオン時間は存在しないため、一定の
基準デッドタイムＴｄを与える必要がないからである。
この領域での入出力特性は、座標（Ｔｄ，２Ｔｄ−Ｔ
ｓ）及び（０，−Ｔｓ）を通過する直線となり、 ｔｏ＝２ｔｃ−Ｔｓ …（４） で表される。

【００５２】従って、デッドタイム補償回路１０Ｕの補
償指令信号Ｕｃのオン時間ｔｃに対する出力特性を
（４）式、即ち、図５（ａ）に示すように設定した場合
に、指令信号補償回路９ＵのＰＷＭ指令信号Ｕのオン時
間ｔに対する出力特性を（４）式の逆関数となるように
設定すれば、両者の出力特性を合成写像した結果は、図
５（ｃ）に示すようにｔｏ＝ｔとなる。即ち、ｔ＝２ｔ
ｃ−Ｔｓをｔｃについて解くと、 ｔｃ＝（ｔ＋Ｔｓ）／２ …（５） となり、入力ｔの値域は、０≦ｔ≦２Ｔｄ−Ｔｓとな
る。従って、指令信号補償回路９ＵのＰＷＭ指令信号Ｕ
のオン時間ｔに対する出力特性を、（５）式，図５
（ｂ）に示すように設定すれば良い。

【００５３】次に、本実施例の上記の原理に基づいた作
用を説明する。まず、相電流Ｉｕの極性が負である場合
の指令信号補償回路９Ｕの入出力特性について図６及び
図７を参照して述べる。ＰＷＭ指令信号Ｕのオン時間ｔ
が、ｔ＞２Ｔｄ−Ｔｓの場合である図６において、ＰＷ
Ｍ指令信号発生回路８が出力するＰＷＭ指令信号Ｕが、
時刻Ａにおいてオン（ハイレベル）になったとすると
（図６（ａ）参照）、タイミング発生回路１４は、この
立上りエッジで、出力端子ＵＰにローレベルのパルスを
出力する（図６（ｂ）参照）。

【００５４】相電流Ｉｕの極性が負の場合は、スイッチ
１５及び１８の極性信号端子ＳＧはローレベルであり、
内部の接続は図２に実線で示すようになっている。従っ
て、遅延回路１６には、カウント値Ｎ（Ｔｄ）のデータ
がロードされ（図６（ｅ）参照）、ダウンカウントが開
始される。

【００５５】また、同時に遅延回路１７のＰＤカウンタ
２７にはカウント値Ｎ（Ｔｄ＋Ｔｓ／２）のデータがロ
ードされる（図６（ｆ）参照）。この時、遅延回路１７
においては、Ｄフリップフロップ２５がクリアされ、マ
ルチプレクサ２３の切替え信号入力端子Ｓはローレベル
となる。従って、マルチプレクサ２３の入力端子Ａが入
力として選択され、分周器２２から２分周されたクロッ
ク信号ｆck／２が、ＡＮＤ回路２４及びマルチプレクサ
２３を介してＰＤカウンタ２７に与えられ、ダウンカウ
ントが開始される。

【００５６】そして、遅延回路１６は、時刻Ａから遅延
時間Ｔｄが経過した時刻Ｂにおいて、カウント値が０に
達して（図６（ｅ）参照）出力端子Ｚにローレベルのパ
ルスを出力する（図６（ｇ）参照）。すると、ＳＲラッ
チ２１のセット入力端子Ｓがローレベルとなり、その出
力端子Ｑはハイレベルとなって、補償指令信号Ｕｃはオ
ン（ハイレベル）となる（図６（ｄ）参照）。

【００５７】一方、遅延回路１７のＰＤカウンタ２７
は、カウント値Ｎ（Ｔｄ＋Ｔｓ／２）からクロック信号
ｆck／２でダウンカウントして行き、そのカウント値が
Ｎ（Ｔｓ）に等しくなる時刻Ｃにおいて（図６（ｆ）参
照）、比較器２８の出力端子Ｚがローレベルとなって、
マルチプレクサ２３の入力端子Ａにはクロック信号ｆck
／２が与えられなくなり、ダウンカウントは停止され
る。ここで、時刻Ａから時刻Ｃまでの経過時間をｔｘと
すると、Ｔｄ＋Ｔｓ／２−ｔｘ／２＝Ｔｓから、ｔｘ＝
２Ｔｄ−Ｔｓとなる。

【００５８】その後、時刻ＡからＰＷＭ指令信号Ｕのオ
ン時間ｔが経過し、時刻Ｄにおいてオフ（ローレベル）
となると（図６（ａ）参照）、タイミング発生回路１４
は、この立下がりで、出力端子ＤＯＷＮにローレベルの
パルスを出力する（図６（ｃ）参照）。すると、Ｄフリ
ップフロップ２５のクロック入力端子ＣＫにＮＯＴ回路
２６を介してクロックパルスが与えられ、マルチプレク
サ２３の切替え信号入力端子Ｓはハイレベルとなる。従
って、マルチプレクサ２３の入力端子Ｂに与えられてい
るクロック信号ｆckがＰＤカウンタ２７のクロック入力
端子ＣＫに与えられ、再びダウンカウントが開始される
（図６（ｆ）参照）。

【００５９】そして、時刻Ｄから遅延時間Ｔｓが経過し
た時刻Ｅにおいて、ＰＤカウンタ２７は、キャリー信号
出力端子ＣＹにローレベルのパルスを出力し（図６
（ｈ）参照）、そのパルスはＳＲラッチ２１のリセット
入力端子Ｒに与えられて補償指令信号Ｕｃはオフ（ロー
レベル）となる（図６（ｄ）参照）。

【００６０】ここで、ＰＷＭ指令信号Ｕのオン時間ｔと
補償指令信号Ｕｃのオン時間ｔｃとの関係を考えると、
図６より、 ｔｃ＝ｔ＋Ｔｓ−Ｔｄ＝ｔ−（Ｔｄ−Ｔｓ） …（６） であり、ＰＷＭ指令信号Ｕの立上がりエッジ及び立下が
りエッジに対して指令信号補償回路９Ｕが遅延時間Ｔｄ
及びＴｓを夫々与えて補償した補償指令信号Ｕｃを出力
することにより、図２０（ａ）に示す従来と同様の入出
力特性となる補償を行っていることが分かる。

【００６１】次に、図７において、相電流Ｉｕの極性が
負で、ＰＷＭ指令信号Ｕのオン時間ｔが、ｔ≦２Ｔｄ−
Ｔｓである場合について述べる。ＰＷＭ指令信号発生回
路８が出力するＰＷＭ指令信号Ｕが、時刻Ａにおいてオ
ンとなったとすると（図７（ａ）参照）、時刻Ａにおけ
る動作は上記と同様である。そして、時刻Ａからオン時
間ｔ経過後の時刻Ｂにおいて、ＰＷＭ指令信号Ｕはオフ
となり、タイミング発生回路１４は、この立下がりで、
出力端子ＤＯＷＮにローレベルのパルスを出力する（図
７（ｃ）参照）。この時刻Ｂにおいて、遅延回路１７の
ＰＤカウンタ２７のカウント値はＮ（Ｔｄ＋Ｔｓ／２−
ｔ／２）であり（図７（ｆ）参照）、また、クロック信
号はfck ／２からfck に切替わる。

【００６２】そして、時刻Ａから遅延時間Ｔｄ経過後の
時刻Ｃでは、図６（ｅ）及び（ｇ）と同様に、遅延回路
１６は、出力端子Ｚにローレベルのパルスを出力し、Ｓ
Ｒラッチ２１のセット入力端子Ｓがローレベルとなり、
補償指令信号Ｕｃはオンとなる（図７（ｄ）参照）。

【００６３】また、図７（ｆ）の時刻Ｂから遅延時間ｔ
ｙ＝Ｔｄ＋Ｔｓ／２−ｔ／２経過した時刻Ｄにおいて、
ＰＤカウンタ２７のカウント値は０に達してキャリー信
号出力端子ＣＹにローレベルのパルスを出力し（図７
（ｈ）参照）、そのパルスはＳＲラッチ２１のリセット
入力端子Ｒに与えられて補償指令信号Ｕｃはオフとなる
（図７（ｄ）参照）。

【００６４】ここで、ＰＷＭ指令信号Ｕのオン時間ｔと
補償指令信号Ｕｃのオン時間ｔｃとの関係を考えると、
図７より、 ｔｃ＝ｔ＋Ｔｄ＋Ｔｓ／２−ｔ／２−Ｔｄ＝（ｔ＋Ｔｓ）／２ …（７） となる。従って、（５）式と同様の特性で補償を行って
いる事が分かる。

【００６５】次に、相電流Ｉｕの極性が正である場合の
指令信号補償回路９Ｕの入出力特性について、図８を参
照して説明する。相電流の極性が正の場合は、電流極性
判定回路１２が出力する極性信号Sign(Iu)はハイレベル
となり、指令信号補償回路９Ｕのスイッチ１５及び１８
内部の入出力の接続は、図２に２点鎖線で示すように切
替わる。そして、ＰＷＭ指令信号Ｕが時刻Ａでオンにな
ると、その立上りでタイミング発生回路１４から出力さ
れる出力信号ＵＰは、遅延回路１７の入力端子Ｇ２に与
えられる（図８（ｂ）参照）。

【００６６】すると、ＮＡＮＤ回路３９を介してＰＤカ
ウンタ２７のロード信号端子ＬＤ２がローレベルとなっ
て、ＰＤカウンタ２７には、ロードデータ入力端子ＬＤ
ＡＴＡ２に与えられているカウント値Ｎ（Ｔｓ）のデー
タがロードされる（図８（ｆ）参照）。同時に、Ｄフリ
ップフロップ２５のクロック入力端子がハイレベルとな
って、マルチプレクサ２３の切替え信号端子Ｓがハイレ
ベルとなるので、クロック信号ｆckがＰＤカウンタ２７
にクロック信号として与えられて、ダウンカウントが開
始される。

【００６７】そして、時刻Ａから遅延時間Ｔｓが経過し
た時刻Ｂにおいて、ＰＤカウンタ２７のカウント値は０
に達してキャリー信号出力端子ＣＹ、即ち、遅延回路１
７の出力端子Ｚがローレベルとなって（図８（ｈ）参
照）、ＳＲラッチ２１のセット入力端子Ｓがローレベル
となり、補償指令信号Ｕｃがオンになる（図８（ｄ）参
照）。

【００６８】その後、時刻ＣにおいてＰＷＭ指令信号Ｕ
がオフになると、その立下りでタイミング発生回路１４
から出力される出力信号ＤＯＷＮは、遅延回路１６及び
１７の入力端子Ｇ１に与えられる（図８（ｃ）参照）。
この場合、遅延回路１７においては、Ｄフリップフロッ
プ２５がクリアされてＰＤカウンタ２７に与えられるク
ロック信号がｆck／２に切替わるが、ＰＤカウンタ２７
にはデータのロードは行われず、カウント値０でカウン
トを停止した状態になっている。

【００６９】一方、遅延回路１６においては、相電流の
極性が負の場合と同様に、時刻Ｃでカウント値Ｎ（Ｔ
ｄ）がロードされて（図８（ｅ）参照）ダウンカウント
が開始され、遅延時間Ｔｄ経過後の時刻Ｄにおいてカウ
ント値が０に達すると、出力端子Ｚがローレベルとなっ
て（図８（ｇ）参照）ＳＲラッチ２１のリセット入力端
子Ｒがローレベルとなり、補償指令信号Ｕｃがオフにな
る（図８（ｄ）参照）。この場合のＰＷＭ指令信号Ｕと
補償指令信号Ｕｃとの関係は、図８から明らかなよう
に、 ｔｃ＝ｔ＋（Ｔｄ−Ｔｓ） …（８） であり図２０（ｂ）に示す従来と同様の入出力特性であ
ることが分かる。

【００７０】以上説明した指令信号補償回路９Ｕの入出
力特性をまとめると、以下のようになる。

【数２】

【００７１】次に、デッドタイム補償回路１０Ｕの入出
力特性について図９及び図１０を参照して述べる。指令
信号補償回路９Ｕが出力する補償指令信号Ｕｃのオン時
間ｔｃが、ｔｃ＞Ｔｄの場合である図９において、ま
ず、時刻Ａで補償指令信号Ｕｃがオンになったとすると
（図９（ａ）参照）、タイミング発生回路２９は、この
立上りエッジで、出力端子ＵＰにローレベルのパルスを
出力する。すると、ＳＲラッチ３３のリセット入力端子
Ｒがローレベルとなって、ゲート信号Ｇｘはローレベル
となる（図９（ｃ）参照）。

【００７２】而して、時刻ＡからストレージタイムＴｓ
の経過した時刻Ｂにおいて、トランジスタ２Ｘがオフ状
態になる。この時、相電流の極性が負、即ち、トランジ
スタ２Ｖ若しくは２Ｗのどちらかがオン状態である場合
は、出力端子６Ｕの出力電圧Ｖｕ（−）はハイレベル
（オン）となる（図９（ｈ）参照）。

【００７３】また、負論理のＯＲ回路３１を介してＤフ
リップフロップ３４のプリセット入力端子ＰＲがローレ
ベルとなり、ＵＤカウンタ３０のイネーブル入力端子Ｅ
Ｎはハイレベルとなる。同時に、補償指令信号Ｕｃが与
えられる制御端子ＤＵもハイレベルとなることから、Ｕ
Ｄカウンタ３０は、初期値０からアップカウントを開始
する（図９（ｄ）参照）。

【００７４】そして、時刻Ａから時間Ｔｄが経過した時
刻Ｃにおいて、比較器２８は一致信号出力端子Ｚをロー
レベルにする（図９（ｅ）参照）。すると、ＳＲラッチ
３２のセット入力端子Ｓがローレベルとなって、ゲート
信号Ｇｕはハイレベルとなり（図９（ｂ）参照）、直ち
にトランジスタ２Ｕはオン状態となって、相電流Ｉｕの
極性が正の場合は、出力端子６Ｕの出力電圧Ｖｕ（＋）
はハイレベル（オン）となる（図９（ｇ）参照）。ま
た、負論理入力のＯＲ回路３６を介してＤフリップフロ
ップ３４にクロック信号が与えられ、イネーブル入力端
子ＥＮがローレベルとなってＵＤカウンタ３０はディス
エーブル（カウント禁止）状態となる。

【００７５】そして、時刻Ｄにおいて補償指令信号Ｕｃ
がオフになると、タイミング発生回路２９は、この立下
りエッジで、出力端子ＤＯＷＮにローレベルのパルスを
出力する。すると、ＳＲラッチ３２のリセット入力端子
Ｒがローレベルとなって、ゲート信号Ｇｕは直ちにロー
レベルとなる（図９（ｂ）参照）。相電流Ｉｕの極性が
正の場合は、出力端子６Ｕの出力電圧Ｖｕ（＋）は、ス
トレージタイムＴｓ経過後にローレベル（オフ）となる
（図９（ｇ）参照）。

【００７６】同時に、負論理のＯＲ回路３１を介してＤ
フリップフロップ３４のプリセット入力端子がローレベ
ルとなり、制御端子ＤＵはローレベルとなることから、
ＵＤカウンタ３０は、カウント値Ｎ（Ｔｄ）からダウン
カウントを開始する（図９（ｄ）参照）。而して、時刻
Ｄから時間Ｔｄ経過後の時刻ＥにおいてＵＤカウンタ３
０のカウント値が０に達すると、ＵＤカウンタ３０のキ
ャリー信号出力端子ＣＹがローレベルとなって（図９
（ｆ）参照）ゲート信号Ｇｘはハイレベルとなり（図９
（ｃ）参照）、相電流Ｉｕの極性が負の場合は、出力端
子６Ｕの出力電圧Ｖｕ（−）はローレベル（オフ）とな
る（図９（ｈ）参照）。

【００７７】ここで、補償指令信号Ｕｃのオン時間ｔｃ
と出力電圧Ｖｕのオン時間ｔｏとの関係は、図９より、

【数３】 となって、ｔｃ＞Ｔｄの領域では、図２０（ａ）及び２
１（ａ）に示すように、指令電圧と等しいオン時間また
はオフ時間の出力電圧を発生させる補償指令を与えるこ
とができる。

【００７８】次に、補償指令信号Ｕｃのオン時間ｔｃ
が、ｔｃ≦Ｔｄの場合である図１０においては、補償指
令信号Ｕｃが時刻Ａでオンになると、時刻Ａにおける動
作は図９と同様であり、ＵＤカウンタ３０はアップカウ
ントを開始し、時刻Ａから時間Ｔｓ経過後の時刻Ｂにお
いて、出力電圧Ｖｕ（−）はオンとなる（図１０（ｈ）
参照）。

【００７９】そして、補償指令信号Ｕｃがオン時間ｔｃ
経過後の時刻Ｃでオフになると、ＵＤカウンタ３０は、
カウント値がＮ（ｔｃ）に達した時点からダウンカウン
トに切替わる（図１０（ｄ）参照）。

【００８０】而して、時刻Ｃから時間ｔｃが経過した時
刻Ｄにおいて、ＵＤカウンタ３０のカウント値は０に達
して、キャリー信号出力端子ＣＹがローレベルとなって
ゲート信号Ｇｘはハイレベルとなり、相電流の極性が負
の場合は、出力電圧Ｖｕ（−）はローレベルとなる（図
９（ｈ）参照）。

【００８１】ここで、相電流の極性が負の場合の補償指
令信号Ｕｃのオン時間ｔｃと出力電圧Ｖｕのオン時間ｔ
ｏとの関係は、図１０より、 ｔｏ＝２ｔｃ−Ｔｓ （Ｉｕ＜０，Ｔｓ／２≦ｔｃ） …（１１） であり、（４）式、即ち、図５（ａ）に示したものと同
様の入出力特性を以て、補償指令信号Ｕｃのオン時間ｔ
ｃに等しいデッドタイム補償値を補償指令信号Ｕｃに加
えていることが分かる。

【００８２】また、相電流Ｉｕの極性が正の場合につい
ては、前述した指令信号補償回路９ＵにおいてＰＷＭ指
令信号Ｕに施される補償によって、そのオン時間ｔｃの
最小値が基準デッドタイムＴｄを下回ることがないの
で、出力電圧Ｖｕ（＋）のオン時間は存在しない。

【００８３】以上説明したデッドタイム補償回路１０Ｕ
の入出力特性をまとめると、以下のようになる。

【数４】

【００８４】また、指令信号補償回路９Ｕ及びデッドタ
イム補償回路１０Ｕの入出力特性を合成すると、ＰＷＭ
指令信号Ｕのオン時間ｔと出力電圧Ｖｕのオン時間ｔｏ
との関係は、図２０（ｃ）及び図５（ｃ）に示すよう
に、即ち、以下のようになる。

【数５】

【００８５】ここで、電流極性が正の場合におけるＰＷ
Ｍ指令信号Ｕのオン時間ｔの下限は、トランジスタ２Ｕ
乃至２Ｚの特性による限界、即ち、ストレージタイムＴ
ｓによって規定されるため、実際のＰＷＭ指令信号発生
回路８は、電流極性が負の場合においてもｔ≦Ｔｓの領
域では、ＰＷＭ指令信号Ｕを出力しない。以上を加味す
ると、実際の入出力特性は以下のようになる。

【数６】

【００８６】尚、以上はＵ相についてのみ説明したが、
Ｖ及びＷ相についても上述と同様のＰＷＭ指令信号及び
デッドタイム補償が行われるものである。また、以上は
ＰＷＭ指令信号Ｕのオン時間ｔと出力電圧Ｖｕのオン時
間ｔｏの関係について述べたが、出力電圧Ｖｕのオフ時
間についても全く同様に適用することができる。

【００８７】以上のように本実施例によれば、指令信号
補償回路９Ｕを、遅延回路１６及び１７によって演算さ
れ、相電流Ｉｕの極性に応じてスイッチ１５及び１８に
より切替えられて与えられる遅延時間だけＰＷＭ指令信
号Ｕの立上がりエッジ或いは立下がりエッジを遅延させ
た補償指令信号Ｕｃを出力するように構成し、デッドタ
イム補償回路１０Ｕを、補償指令信号Ｕｃのオン時間ｔ
ｃが基準デッドタイムＴｄよりも短く、且つ、相電流Ｉ
ｕの極性が負の場合は、オン時間ｔｃに等しいデッドタ
イム補償値を補償指令信号Ｕｃに加えるように構成し
た。

【００８８】従って、従来とは異なり、ＰＷＭ指令信号
Ｕのオン時間ｔがｔ≦Ｔｄ−Ｔｓの領域においても、異
なる相電流Ｉｕの極性に対して出力電圧Ｖｕのオン時間
ｔｏを等しくすることができるので、出力電圧Ｖｕの歪
みを低減し得て、また、トルクリップルをも低減するこ
とができ、負荷の駆動をより精密に行うことが可能とな
る。

【００８９】次に、本発明の第２実施例について、図１
１及び図１２を参照して説明する。第２実施例の構成
は、第１実施例と同様であり、第２実施例の作用は、電
流極性判定回路１２に係るものである。まず、第２実施
例の作用の原理について、図１１を参照して説明する。

【００９０】図１１（ａ）に示すように、電流極性判定
回路１２は、相電流検出器１１Ｕによって検出されるＵ
相の相電流Ｉｕの電流値を一定時間間隔でサンプリング
している。相電流Ｉｕの電流波形が理想的な正弦波の場
合は、ゼロクロス点近傍での電流波形は略直線となって
いるが、実際に検出される電流波形は、負側から真のゼ
ロクロス点に近付く所で歪み（はりつき現象）を生じて
いる。

【００９１】今、相電流Ｉｕが負から正に変化していく
場合を考える。ある時点でサンプリングされた相電流Ｉ
ｕの電流値をＩｕ（ｎ）、その直前にサンプリングされ
た電流値をＩｕ（ｎ−１）として、両者の差分値（変化
量）ΔＩｕ（ｎ）＝Ｉｕ（ｎ）−Ｉｕ（ｎ−１）を求め
てプロットすると、図１１（ｂ）に示すようになる。即
ち、電流波形が略直線上に載っている場合は差分値ΔＩ
ｕは略一定のある値を示すが、電流波形がゼロクロス点
近傍で歪み始めると、差分値ΔＩｕは次第に低下して行
き、完全にはりつき現象を生じている部分では略ゼロと
なる。従って、差分値ΔＩｕの変化を見ることにより、
電流波形が真のゼロクロス点に近付いていることを知る
ことができ、これを利用して、電流極性判定回路１２の
ゼロクロス点判定レベルの補正を行うことができる。

【００９２】次に、第２実施例の作用について、図１２
を参照して説明する。図１２は、ゼロクロス点判定レベ
ルの補正用データをサンプリングするためのフローチャ
ートを示す。このフローチャートは、ゼロクロス点判定
レベルの補正を行う場合のみ、電流値のサンプリング間
隔で入るタイマ割込みにおいて行われる処理である。

【００９３】まず、「電流値Ｉｕ（ｎ）をサンプリン
グ」の処理ステップＳ１において、電流極性判定回路１
２は、相電流検出器１１Ｕから電流値Ｉｕ（ｎ）を得る
と、次の「｜Ｉｕ（ｎ）｜＜Ｉｓ？」の判断ステップＳ
２に移行する。判断ステップＳ２においては、ステップ
Ｓ１で得た電流値Ｉｕ（ｎ）が、予め設定されているゼ
ロクロス点近傍の領域｜Ｉｓ｜（図１１（ａ）参照）内
に入ったか否かが判断される。

【００９４】判断ステップＳ２において「ＮＯ」と判断
すると、「ＳＴＡＴＵＳ←１」の処理ステップＳ３に移
行し、フラグＳＴＡＴＵＳを「１」にセットする。そし
て、「Ｉｕ（ｎ−１）←Ｉｕ（ｎ）」の処理ステップＳ
１０に移行する。処理ステップＳ１０においては、今回
サンプリングされた電流値Ｉｕ（ｎ）を、時系列が１つ
前の電流値Ｉｕ（ｎ−１）に代入すると、処理を抜けて
リターンする。

【００９５】その後、電流値Ｉｕ（ｎ）が領域｜Ｉｓ｜
内に入り、ステップＳ２において「ＹＥＳ」と判断する
と（図１１（ａ）及び（ｂ）に示す時刻Ａ）、「ΔＩｕ
（ｎ）＝Ｉｕ（ｎ）−Ｉｕ（ｎ−１）」の処理ステップ
Ｓ４に移行する。処理ステップＳ４においては、今回得
られた電流値Ｉｕ（ｎ）と前回得られた電流値Ｉｕ（ｎ
−１）との差分値ΔＩｕ（ｎ）が演算される。そして、
次の「ＳＴＡＴＵＳ＝１？」の判断ステップＳ５に移行
する。

【００９６】判断ステップＳ５においては、フラグＳＴ
ＡＴＵＳが「１」であるか否かが判断される。この時点
ではステップＳ３で「１」にセットされているので「Ｙ
ＥＳ」と判断して、次の「｜ΔＩｕ（ｎ）｜＜ΔＩｓ
？」の判断ステップＳ６に移行する。判断ステップＳ６
においては、ステップＳ４で得られた差分値ΔＩｕ
（ｎ）が、予め設定されている差分値の領域｜ΔＩｓ｜
（図１１（ｂ）参照）内に入ったか否かが判断される。
判断ステップＳ６において「ＮＯ」と判断すると、ステ
ップＳ１０に移行した後処理を抜けてリターンする。

【００９７】そして、差分値ΔＩｕ（ｎ）が領域｜ΔＩ
ｓ｜内に入ることによりステップＳ６において「ＹＥ
Ｓ」と判断すると（図１１（ｂ）に示す時刻Ｂ）、次の
「Ｉｕｚ（ｍ）←Ｉｕ（ｎ）」の処理ステップＳ７に移
行する。処理ステップＳ７においては、今回サンプリン
グされた電流値Ｉｕ（ｎ）をゼロクロス点判定レベルの
補正用データとしてデータ列Ｉｕｚ（ｍ）に加えて記憶
させる。そして、「Sign(Iu)反転」の処理ステップＳ８
に移行する。

【００９８】処理ステップＳ８においては、ステップＳ
６で「ＹＥＳ」と判断したことによりＵ相電流の極性が
反転したと認識して、その時点で出力されていた極性信
号Sign(Iu)を反転させる。即ち、その時点までローレベ
ル（負）を出力していればハイレベルに反転させ、ハイ
レベル（正）を出力していればローレベルに反転させ
る。尚、このステップＳ８は、判定レベルの補正を行う
ためのサンプリング処理中のみに行われる処理であり、
通常は、電流値Ｉｕ（ｎ）とゼロクロス点判定レベルと
の比較によって極性信号Sign(Iu)が出力される。

【００９９】そして、次に「ＳＴＡＴＵＳ←０」の処理
ステップＳ９に移行して、フラグＳＴＡＴＵＳが「０」
にリセットされると、ステップＳ１０に移行した後処理
を抜けてリターンする。これ以降の処理では、電流値Ｉ
ｕ（ｎ）が領域｜Ｉｓ｜内にあるとしても、ステップＳ
５において「ＮＯ」と判断されて、ステップＳ１０を通
過した後リターンするため、Ｕ相電流波形の１回のゼロ
クロス点の通過に対しては、差分値ΔＩｕ（ｎ）が領域
｜ΔＩｓ｜内に最初に入った時に得られた電流値Ｉｕ
（ｎ）のみがデータ列Ｉｕｚ（ｍ）に加えられることに
なる。

【０１００】以上のようにしてＵ相電流波形の複数回の
ゼロクロス点の通過によって得られたデータ列Ｉｕｚ
（ｍ）からその平均値を演算し、得られた値を新たなゼ
ロクロス点判定レベルとする。その結果、図１１（ｃ）
において、真のゼロクロス点ａに対して例えば補正前の
ゼロクロス点がｂであったとすると、補正後のゼロクロ
ス点はｃとなって、真のゼロクロス点ａに対する時間差
はｔｂからｔｃに縮小される。尚、以上はＵ相電流Ｉｕ
についてのみ述べたが、Ｖ及びＷ相電流Ｉｖ及びＩｗに
ついても同様に処理が行われる。

【０１０１】以上のように第２実施例によれば、電流極
性判定回路１２を、相電流検出器１１Ｕによって検出さ
れる電流値Ｉｕ（ｎ）が、ゼロクロス点付近に設定され
た領域｜Ｉｓ｜内にある場合に、その電流値Ｉｕ（ｎ）
と前回にサンプリングされた電流値Ｉｕ（ｎ−１）との
差分値ΔＩｕ（ｎ）を演算し、その差分値ΔＩｕ（ｎ）
が領域｜ΔＩｓ｜内に最初に入った時に得られた電流値
Ｉｕ（ｎ）のみをデータ列Ｉｕｚ（ｍ）に加え、複数回
のゼロクロス点の通過によって得られたデータ列Ｉｕｚ
（ｍ）からその平均値を演算して補正するように構成し
た。

【０１０２】従って、例えば電流極性判定回路１２が有
しているゼロクロス点判定レベルの真のゼロクロス点に
対するオフセット値は、インバータ装置３７が、始動時
におけるコールド状態から負荷の運転を継続してホット
状態に変化するとそれに伴って変化するが、インバータ
装置３７が運転状態であっても、ゼロクロス点判定レベ
ルを動的に補正することができるので、極性信号Sign(I
u)の反転タイミングを常時真のゼロクロス点に近付ける
ことができ、デッドタイム補償をより正確に行うことが
できる。

【０１０３】図１３乃至１６は本発明の第３実施例を示
すものである。第３実施例の構成は、図１に示す電流極
性判定回路１２が電流極性判定回路（電流極性判定手
段）４０に置き換ったものであり、その他は第１実施例
と同様の構成である。電流極性判定回路４０のＵ相に係
る部分の電気的構成を示す図１３において、正側比較器
たる比較器４１の反転入力端子には、電流値の正の基準
値Ｉｓを電圧に変換したＶ（Ｉｓ）が与えられるように
なっている。また、負側比較器たる比較器４２の反転入
力端子には、電流値の負の基準値−Ｉｓを電圧に変換し
たＶ（−Ｉｓ）が与えられるようになっている。そし
て、比較器４１及び４２の非反転入力端子は、相電流検
出器７Ｕの出力端子に接続されており、電圧変換された
電流値Ｖ（Ｉｕ）が与えられるようになっている。

【０１０４】比較器４１の出力端子は、タイミング発生
回路４３の入力端子Ｓに接続されており、比較器４２の
出力端子は、タイミング発生回路４４の入力端子Ｓに接
続されている。また、タイミング発生回路４３及び４４
のクロック入力端子ＣＫには、クロック信号ｆckが与え
られるようになっている。尚、タイミング発生回路４３
及び４４の動作は、第１実施例におけるタイミング発生
回路１４若しくは２９と同様である。

【０１０５】タイミング発生回路４３及び４４の負論理
の出力端子ＵＰは、負論理のＯＲ回路４５の入力端子に
夫々接続されている。また、タイミング発生回路４３及
び４４の負論理の出力端子ＤＯＷＮは、負論理のＯＲ回
路４６の入力端子に夫々接続されている。そして、負論
理のＯＲ回路４５の出力端子は、ＳＲラッチ４７の負論
理のセット入力端子Ｓに接続され、負論理のＯＲ回路４
６の出力端子は、ＳＲラッチ４７の負論理のリセット入
力端子Ｒに接続されている。そして、ＳＲラッチ４７の
出力端子Ｑは、指令信号補償回路９Ｕの入力端子に接続
されており、極性信号Sign(Iu)を与えるようになってい
る。

【０１０６】次に、第３実施例の作用を図１４を参照し
て説明する。Ｕ相電流Ｉｕが負側から正側に変化する場
合を考える。Ｕ相電流Ｉｕが時刻Ａにおいて負の基準値
−Ｉｓより大きくなると、比較器４２の出力端子はハイ
レベルとなり（図１４（ｂ）参照）、タイミング発生回
路４４の出力端子ＵＰは、ローレベルのパルスを出力す
る（図１４（ｄ）参照）。そのパルスは、負論理のＯＲ
回路４５を介してＳＲラッチ４７のセット入力端子Ｓに
与えられ、極性信号Sign(Iu)はハイレベルとなる（図１
４（ｈ）参照）。

【０１０７】そして、Ｕ相電流Ｉｕがゼロクロス点を通
過して、正の基準値Ｉｓより大きくなると、比較器４１
の出力端子はハイレベルとなり（図１４（ｃ）参照）、
タイミング発生回路４３の出力端子ＵＰは、ローレベル
のパルスを出力する（図１４（ｆ）参照）。

【０１０８】その後、Ｕ相電流Ｉｕが最大振幅値を示す
時点を経過して、時刻Ｂにおいて正の基準値Ｉｓより小
さくなると、比較器４１の出力端子はローレベルとなり
（図１４（ｃ）参照）、タイミング発生回路４３の出力
端子ＤＯＷＮは、ローレベルのパルスを出力する（図１
４（ｇ）参照）。そのパルスは、負論理のＯＲ回路４６
を介してＳＲラッチ４７のリセット入力端子Ｒに与えら
れ、極性信号Sign(Iu)はローレベルとなる（図１４
（ｈ）参照）。

【０１０９】従って、極性信号Sign(Iu)は、Ｕ相電流Ｉ
ｕの変化に対して、図１５に示すようにヒステリシス特
性を持つことになる。よって、例えばＵ相電流Ｉｕが負
側から正側に変化する場合は、図１６に示すようにゼロ
クロス点を判定する位相が真のゼロクロス点に対して進
み位相となることにより、相電流のはりつき現象を発生
させることがない。また、正側から負側に変化する場合
は、遅れ位相となることにより同様の効果が得られる。
尚、以上はＵ相電流Ｉｕについて説明したが、Ｖ及びＷ
相電流Ｉｖ及びＩｗに対しても作用は同様である。

【０１１０】以上のように第３実施例によれば、Ｕ相電
流Ｉｕを電圧変換したＶ（Ｉｕ）を正の基準値Ｉｓを電
圧変換したＶ（Ｉｓ）と比較する比較器４１と、負の基
準値−Ｉｓを電圧変換したＶ（−Ｉｓ）と比較する比較
器４２とを備え、これらの比較器４１及び４２の出力信
号に基づいて極性信号Sign(Iu)を出力するように構成し
たので、Ｕ相電流Ｉｕに対する極性信号Sign(Iu)の出力
特性にヒステリシスを持たせることができ、相電流のは
りつき現象の発生を防ぐことができる。本発明は上記し
かつ図面に記載した実施例にのみ限定されるものではな
く、要旨を逸脱しない範囲で適宜変形して実施が可能で
ある。

【０１１１】

【発明の効果】本発明は以上説明した通りであるので、
以下の効果を奏する。請求項１記載のインバータ装置に
よれば、指令信号補償手段を、遅延時間演算手段によっ
て演算され、相電流の極性に応じて遅延時間切替え手段
により切替えられて与えられる遅延時間だけＰＷＭ指令
信号の立上がりエッジ或いは立下がりエッジを遅延させ
た補償指令信号を出力するように構成し、デッドタイム
補償手段を、補償指令信号のオン時間が基準デッドタイ
ムよりも短い場合は、そのオン時間に等しいデッドタイ
ム補償値を補償指令信号に加えるように構成したので、
従来よりも短いオン或いはオフ時間を有するＰＷＭ指令
信号に対しても、相電流の極性が正の場合と負の場合と
でインバータ装置の出力電圧のオン或いはオフ時間を等
しくすることにより出力電圧の歪みを低減し得て、ま
た、トルクリップルをも低減することができ、負荷の駆
動をより精密に行うことができる。

【０１１２】請求項２記載のインバータ装置によれば、
電流極性判定手段を、電流検出手段によって検出される
電流値のゼロクロス点付近での電流値の変化量を演算
し、その変化量に基づいてゼロクロス点判定レベルを演
算して補正するように構成したので、インバータ装置の
運転状態の変化によってゼロクロス点判定レベルのオフ
セット値が変動しても、インバータ装置の可動中に動的
に補正を行うことができ、極性信号の出力タイミングを
常に真のゼロクロス点に近付けることができる。

【０１１３】請求項３記載のインバータ装置によれば、
電流極性判定手段を、電流検出手段によって検出される
電流値をその電流値の極性が正の場合に正の基準値と比
較を行う正側比較器と、その電流値の極性が負の場合に
負の基準値と比較を行う負側比較器とを備え、正側及び
負側比較器の出力信号に基づいて極性信号を出力するよ
うに構成したので、電流値の真のゼロクロス点に対する
極性信号の位相のずれを補正することにより、相電流の
はりつき現象の発生を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の全体の電気的構成を示す
図

【図２】指令信号補償回路の電気的構成を示す図

【図３】遅延回路の電気的構成図

【図４】デッドタイム補償回路の図２相当図

【図５】入出力特性図

【図６】指令信号補償回路のタイミングチャート（Ｉｕ
＜０，ｔ＞２Ｔｄ−Ｔｓ）

【図７】図６相当図（Ｉｕ＜０，ｔ≦２Ｔｄ−Ｔｓ）

【図８】図６相当図（Ｉｕ＞０）

【図９】デッドタイム補償回路のタイミングチャート
（ｔｃ＞Ｔｄ）

【図１０】図９相当図（ｔｃ≦Ｔｄ）

【図１１】本発明の第２実施例の原理図

【図１２】電流極性判定回路のゼロクロス点判定レベル
の補正データサンプリング処理のフローチャート

【図１３】本発明の第３実施例の図２相当図

【図１４】タイミングチャート

【図１５】電流極性判定回路の図５相当図

【図１６】相電流波形図

【図１７】従来技術における電気的構成を示す図

【図１８】一定のデッドタイムを付加した場合の図６相
当図（ｔ＞Ｔｄ）

【図１９】図１８相当図（ｔ≦Ｔｄ）

【図２０】電流極性が正の場合の図５相当図

【図２１】電流極性が負の場合の図５相当図

【図２２】相電流波形図で、（ａ）は１周期全体の波形
図，（ｂ）はゼロクロス点付近の拡大図

【符号の説明】

８はＰＷＭ指令信号発生回路、９Ｕ，９Ｖ及び９Ｗは指
令信号補償回路（指令信号補償手段）、１０Ｕ，１０Ｖ
及び１０Ｗはデッドタイム補償回路（デッドタイム補償
手段）、１１Ｕ，１１Ｖ及び１１Ｗは相電流検出器（電
流検出手段）、１２は電流極性判定回路（電流極性判定
手段）、１３はデータセット回路（データセット手
段）、１５及び１８はスイッチ（遅延時間切替え手
段）、１６及び１７は遅延回路（遅延時間演算手段）、
３０はアップダウンカウンタ（計時手段）、３７はイン
バータ装置、４０は電流極性判定回路（電流極性判定手
段）、４１は正側比較器、４２は負側比較器を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＰＷＭ指令信号に対してデッドタイム補
   償を行うインバータ装置において、 基準デッドタイム及びストレージタイムのデータをセッ
   トするデータセット手段と、 このデータセット手段にセットされたデータに基づいて
   前記ＰＷＭ指令信号の立上がりエッジ及び立下がりエッ
   ジを遅延させる時間をＰＷＭ指令信号のオン或いはオフ
   時間に応じて演算する遅延時間演算手段と、 相電流の電流値を検出する電流検出手段と、 この電流検出手段によって検出される電流値から相電流
   の極性を判定して極性信号を出力する電流極性判定手段
   と、 前記遅延時間演算手段によって演算された遅延時間を前
   記電流極性判定手段によって出力された極性信号に応じ
   て切替えて出力する遅延時間切替え手段と、 この遅延時間切替え手段によって出力された遅延時間だ
   けＰＷＭ指令信号の立上がりエッジ或いは立下がりエッ
   ジを遅延させた補償指令信号を出力する指令信号補償手
   段と、 この指令信号補償手段が出力する補償指令信号のオン或
   いはオフ時間を計時する計時手段と、 この計時手段によって計時された補償指令信号のオン或
   いはオフ時間が前記データセット手段にセットされた基
   準デッドタイムよりも短い場合は、前記計時手段によっ
   て計時された補償指令信号のオン或いはオフ時間に応じ
   て変化させたデッドタイム補償値を前記指令信号補償手
   段が出力する補償指令信号に加えるデッドタイム補償手
   段とを具備したことを特徴とするインバータ装置。
2. 【請求項２】 電流極性判定手段は、電流検出手段によ
   って検出される電流値のゼロクロス点付近での電流値の
   変化量を演算し、その変化量に基づいてゼロクロス点判
   定レベルを演算して補正することを特徴とする請求項１
   記載のインバータ装置。
3. 【請求項３】 電流極性判定手段は、電流検出手段によ
   って検出される電流値をその電流値の極性が正の場合に
   正の基準値と比較を行う正側比較器と、 その電流値の極性が負の場合に負の基準値と比較を行う
   負側比較器とを備え、 前記正側及び負側比較器の出力信号に基づいて極性信号
   を出力することを特徴とする請求項１記載のインバータ
   装置。