JP3797009B2 - Ｐｗｍインバータの出力電圧補償回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、直流電圧から交流電圧を得るＰＷＭインバータにおいて、その上下アームの同時オンを防止するためのデッドタイムに起因して生じる誤差電圧（指令値に対する出力電圧の誤差）を補償するための出力電圧補償回路に関する。
【０００２】
【従来の技術】
従来、この種の出力電圧補償回路は、例えば「ＰＷＭインバータの電圧フィードバックについて（昭和５９年 電気学会全国大会、４７５）」等により知られている。図５は、上述した従来の補償回路であり、以下、この図に基づいて構成及び動作を説明する。
【０００３】
図５において、１は直流電源、２は半導体スイッチング素子Ｔ1〜Ｔ6及びこれらに逆並列接続された還流ダイオードからなる三相ＰＷＭインバータ（主回路）、３はＵ相補正回路、４はＶ相補正回路、５はＷ相補正回路である。Ｖ相補正回路４及びＷ相補正回路５の構成はＵ相補正回路３と同一であるため、Ｕ相補正回路３以外は内部構成の図示を省略してある。
【０００４】
Ｕ相補正回路３は、パルス差分検出回路６、アップ・ダウンカウンタ７、フリップフロップ８、オンディレー回路９、Ｕ相のスイッチング素子Ｔ1，Ｔ4に対するゲート信号を生成して出力するゲート駆動回路１０、インバータ２の出力側相電圧から直流電圧（直流電源１の電圧）の１／２の電圧レベルを検出する１／２レベル検出回路２４から構成されている。
【０００５】
Ｕ相補正回路３において、ＰＷＭインバータ２の上アームまたは下アームの電圧を１／２レベル検出回路２４により検出し、その検出信号とＵ相のＰＷＭ指令パルスＰＷＭU *とから、デッドタイム及びインバータ２の出力電流極性に起因する誤差電圧（指令パルスとアーム電圧（相電圧）との誤差電圧）をパルス差分検出回路６が検出する。
具体的には、パルス差分検出回路６が 誤差電圧分に相当する数のクロックＣＬＫを検出し、このクロックＣＬＫをアップ・ダウンカウンタ７に入力して誤差電圧分を積算し、次の上下アームのオンオフ切り替わり時に積算分を吐き出して誤差電圧を補償する方法である。つまり、アップ・ダウンカウンタ７は、吐き出し完了時に、その誤差電圧の極性に従ってキャリー（桁上げ）信号ＣＹまたはボロー（桁下げ）信号ＢＯをフリップフロップ８に出力する。
【０００６】
次に、アーム電圧を直流電圧の１／２レベル検出回路２４により検出しなければならない理由を説明する。
図６にインバータ２の主回路１アーム（例えばＵ相アーム）分の回路構成を、図７に指令パルス及びゲート信号のタイミングに応じた相電流及びアーム電圧の挙動を、図８に相電流が零近傍であるときのアーム電圧の挙動を、図９に還流ダイオードの等価回路をそれぞれ示す。
【０００７】
まず、図６に示すアーム電圧ｖUNは、相電流ｉUに応じて図７（１），（２），（３）の如く変化する。この図において、デッドタイムＴdの間は上下アームのゲート信号が何れもオフとなる。また、電流は継続するため、この期間に移行する前の相電流方向（以下、電流極性という）に応じて上下アームの何れか一方の還流ダイオードがオンすることでアーム電圧が決まる。そして、指令パルスによる電圧指令値と上記アーム電圧との差がデッドタイムＴdに起因する誤差電圧となる。
【０００８】
ここで、還流ダイオードがオンする速度、言い換えればアーム電圧の時間に対する変化率（以下、ｄｖ／ｄｔという）は、相電流に対し一定であって相電流の大きさに比例すると仮定できる。
その理由は、還流ダイオードＤが順方向で動作する時は、図９の如く接合容量Ｃjとオン抵抗Ｒonとの並列回路として模擬することができ、デッドタイムＴdは微小時間であるため相電流は定電流とみなせる。この一定の相電流によって還流ダイオードＤの接合容量Ｃjを充電していくため、アーム電圧の時間変化率ｄｖ／ｄｔは一定であって充電電流つまり相電流の大きさに比例することが判る。
【０００９】
仮に相電流がゼロ近傍であると、接合容量Ｃjの充電時間が長くなり、アーム電圧ｖUNは図７（３）のようにｄｖ／ｄｔが小さくなる。よって、誤差電圧は図７（１），（２）のほぼ半分となる。そして、この誤差電圧はｄｖ／ｄｔの変化が一定なので、直流電圧Ｅdcの１／２のレベルでアーム電圧を検出することにより求めることが可能である。
【００１０】
【発明が解決しようとする課題】
従来の方法では、デッドタイム中の電流がゼロ近傍の時は、上下アームの還流ダイオードに流れる電流が小さくアーム電圧のｄｖ／ｄｔが小さい（ゆっくり変化する）ため、１／２レベル検出回路２４によりアーム電圧を直流電圧の１／２として検出しないと補償量に大きな誤差を生じることがあった。この検出回路２４は実際上、絶えず変化する直流電圧の１／２で動作する比較器として構成されるので、高価なものとならざるを得なかった。
そこで本発明は、直流電圧の１／２レベルの電圧検出を必要とせずに簡単かつ安価な構成で良好なデッドタイム補償を行えるようにした出力電圧補償回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】
まず、アーム電圧のｄｖ／ｄｔが一定ならば、直流電圧の１／２レベルを検出することは、アーム電圧の変化時間の１／２の時間を検出することになる。そこで、上下アームのオン状態（５〜１０Ｖ）を個別に検出し、これらの検出パルスの時間差を１／２にすれば直流電圧の１／２レベルで検出したと同様な誤差電圧を検出することができる。
【００１２】
以下にその理由を詳述する。図８は、相電流がゼロ近傍の場合の指令パルス及びゲート信号のタイミングに応じたアーム電圧の挙動を示している。
この図８において、指令パルスＰＷＭU *の立ち上がりからアーム電圧ｖUNが直流電圧Ｅdcの１／２に達するまでの時間をｔ0とする。この時間ｔ0は、補償すべき誤差電圧に相当する量である。
指令パルスＰＷＭU *の立ち上がりから、アーム電圧ｖUNが下アームオン検出レベルに達するまでの時間をｔ1、アーム電圧ｖUNが下アームオン検出レベルに達してから上アームオン検出レベルに達するまでの時間をｔ2とすると、
ｔ0＝ｔ1＋ｔ2／２
の関係が成立する。そこで、ｔ1計測時とｔ2計測時のクロック周波数の比を１：１／２にすると、時間ｔ0に相当する計測クロック数は、ｔ1・ｆCLK＋ｔ2・１／２・ｆCLKとなる（ｆCLK：クロック周波数）。
よって、時間ｔ0に相当する量を（ｔ1＋ｔ2／２）ｆCLKにより検出できることが判る（請求項１記載の発明に相当）。
【００１３】
次に、図７、図８において、指令パルス、上アームゲート信号の変化、下アームゲート信号の変化、上アームオン検出結果、下アームオン検出結果、上下アームの還流ダイオードの動作と誤差電圧との関係を、指令パルスの立ち上がり（Ｌ→Ｈ）で見ることにする。
【００１４】
図７（１）において、上下アーム双方がオフの区間（デッドタイム）には下アームの還流ダイオードがオンするため、上アームがオンするまでの間、誤差電圧が発生する。更に、上アームゲート信号の立ち上がり時にはまだ上アームオンは検出していない。
図７（２）において、上下アーム双方がオフの区間には上アーム還流ダイオードがオンするため、誤差電圧は発生していない。更に、上アームゲート信号の立ち上がり時にはすでに上アームオンを検出している。
図７（３）において、上下アーム双方がオフの区間には電流が小さいため還流モードであるが還流ダイオードが確実にオンしない。
【００１５】
上述した図７（１），（２）の条件から、自アームのゲート信号の立ち上がり信号によって自アームのオン状態が判れば、誤差電圧が発生するか否かが判ることになる。つまりこの条件を用いて、補償量を補正すれば良いことが判る。補正方法としては、自アームの前回の状態が還流モードであった場合には補償量を積算しないことにする（請求項２，３，４記載の発明に相当）。
【００１６】
すなわち、請求項１記載の発明を、後述する図１の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相上アーム及び下アームのオンを検出する上アームオン検出回路１１及び下アームオン検出回路１２と、前記各検出回路１１，１２の検出信号から上下アームが何れもオフの区間であることを検出する上下アームオフ区間検出回路１５と、前記上アームオン検出回路１１及び下アームオン検出回路１２の各検出信号が入力され、ＰＷＭ指令パルスが上アームオン指令であるときに前記上アームオン検出回路１１の検出信号を選択して出力する第１のデータセレクタ１３と、第１のデータセレクタ１３の出力信号とＰＷＭ指令パルスの反転信号とが入力され、前記上下アームオフ区間検出回路１５による上下アームオフ検出時に前記ＰＷＭ指令パルスの反転信号を選択して出力する第２のデータセレクタ１４と、所定周波数のクロックとその１／２分周クロックと前記上下アームオフ区間検出回路１５の検出信号とが入力され、前記上下アームオフ区間検出回路１５による上下アームオフ検出時に前記１／２分周クロックを選択して出力する第３のデータセレクタ１６と、前記ＰＷＭ指令パルスと第２のデータセレクタ１４の出力信号との差分に相当する数だけ、第３のデータセレクタ１６の出力クロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８の出力信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号（ゲート信号）を生成する駆動回路１０と、を備えたものである。
【００１７】
また、請求項２記載の発明を、後述する図２の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相上アーム及び下アームのオンを検出する上アームオン検出回路１１及び下アームオン検出回路１２と、前記各検出回路１１，１２の検出信号から上下アームが何れもオフの区間であることを検出する上下アームオフ区間検出回路１５と、上アームオン検出回路１１の検出信号及び下アームオン検出回路１２の検出信号の反転信号が入力され、デッドタイム補償後のＰＷＭ指令パルスが上アームオン指令であるときに前記上アームオン検出回路１１の検出信号を選択して出力する第４のデータセレクタ２５と、上アーム駆動信号及び下アーム駆動信号の立ち上がりで前記上アームオン検出回路１１及び下アームオン検出回路１２の各検出信号をそれぞれホールドする上アーム還流モード検出回路２２及び下アーム還流モード検出回路２１と、前記上アーム駆動信号、デッドタイム補償後のＰＷＭ指令パルス及び下アーム還流モード検出回路２１の検出信号が入力され、下アーム還流モード検出回路２１による下アーム還流ダイオードオン検出時にデッドタイム補償後のＰＷＭパルスを選択して出力する第５のデータセレクタ１９と、前記下アーム駆動信号、デッドタイム補償後のＰＷＭ指令パルス及び上アーム還流モード検出回路２２の検出信号が入力され、上アーム還流モード検出回路２２による上アーム還流ダイオードオン検出時に前記下アーム駆動信号を選択して出力する第６のデータセレクタ２０と、デッドタイム補償後のＰＷＭ指令パルス及びその反転信号、並びに第５、第６のデータセレクタ１９，２０の出力信号が入力され、デッドタイム補償後のＰＷＭ指令パルスが上アームオン指令であるときに第５のデータセレクタ１９の出力信号を選択して出力する第７のデータセレクタ２６と、第４及び第７のデータセレクタ２５，２６の出力信号、及び前記上下アームオフ区間検出回路の検出信号が入力され、この上下アームオフ区間検出回路による上下アームオフ検出時に第７のデータセレクタ２６の出力信号を選択して出力する第８のデータセレクタ２７と、元のＰＷＭ指令パルスと第８のデータセレクタ２７の出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８から出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路９と、前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路１０と、を備えたものである。
【００１８】
請求項３記載の発明を、後述する図３の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相下アームのオンを検出する下アームオン検出回路１２と、下アーム駆動信号の立ち上がりで前記下アームオン検出回路１２の検出信号をホールドする下アーム還流モード検出回路２１と、この下アーム還流モード検出回路２１の検出信号とデッドタイム補償後のＰＷＭ指令パルスとが入力され、これらの両信号の論理が不一致であることを検出する不一致検出回路と、前記下アームオン検出回路１２の検出信号、デッドタイム補償後のＰＷＭ指令パルス及び前記不一致検出回路の検出信号が入力され、この不一致検出回路による不一致検出時に前記デッドタイム補償後のＰＷＭ指令パルスを選択して出力する第９のデータセレクタ２８と、元のＰＷＭ指令パルスと第９のデータセレクタ２８の出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８から出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路９と、前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路１０とを備えたものである。
【００１９】
請求項４記載の発明を、後述する図４の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相上アームのオンを検出する上アームオン検出回路１１と、上アーム駆動信号の立ち上がりで前記上アームオン検出回路１１の検出信号をホールドする上アーム還流モード検出回路２２と、この上アーム還流モード検出回路２２の検出信号とデッドタイム補償後のＰＷＭ指令パルスとが入力され、これらの両信号の論理が不一致であることを検出する不一致検出回路と、前記上アームオン検出回路１２の検出信号、デッドタイム補償後のＰＷＭ指令パルス及び前記不一致検出回路の検出信号が入力され、この不一致検出回路による不一致検出時に前記デッドタイム補償後のＰＷＭ指令パルスを選択して出力する第９のデータセレクタ２８と、元のＰＷＭ指令パルスと第９のデータセレクタ２８の出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８から出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路９と、前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路１０とを備えたものである。
【００２０】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。まず、図１は請求項１に記載した発明の実施形態であり、図５と同一の構成要素には同一符号を付してある。なお、パルス差分検出回路６内の６１，６２はＮＯＴ回路、６３，６４はＡＮＤ回路、フリップフロップ８内の８１，８２はＮＡＮＤ回路である。
【００２１】
直流電源１には、三相ＰＷＭインバータ２が接続されている。このインバータ２はＵ相補正回路３Ａ、Ｖ相補正回路４Ａ及びＷ相補正回路５Ａから出力されるゲート信号によりスイッチング素子Ｔ1〜Ｔ6が駆動され、直流電源１の電圧を交流電圧に変換する。以下では、Ｕ相補正回路３Ａの構成及び動作を説明するが、他のＶ相補正回路４Ａ及びＷ相補正回路５Ａの構成、動作共に同様である。
【００２２】
インバータ２のＵ相アーム電圧は、上アームオン検出回路１１及び下アームオン検出回路１２に入力され、各アームのオン時にそれぞれ上アームオン検出信号Ｔ1ist及び下アームオン検出信号Ｔ4istが出力される。これらの検出信号は、上下アーム双方のオフ区間を検出する上下アームオフ区間検出回路（ＯＲ回路）１５と第１のデータセレクタ１３へ入力される。
第１のデータセレクタ１３は、ＮＯＴ回路１３１、ＡＮＤ回路１３２，１３３、ＯＲ回路１３４からなり、Ｕ相のＰＷＭ指令パルスＰＷＭU *が上アームオン指令である時に上アームオン検出信号Ｔ1istを選択するように構成されている。
【００２３】
そして、データセレクタ１３の選択出力信号は、ＮＯＴ回路１４１、ＡＮＤ回路１４２，１４３、ＯＲ回路１４４からなる第２のデータセレクタ１４に入力される。また、上下アームオフ区間検出回路１５の出力は、第２のデータセレクタ１４及び第３のデータセレクタ１６に入力される。なお、第３のデータセレクタ１６は、ＮＯＴ回路１６１、ＡＮＤ回路１６２，１６３、ＯＲ回路１６４から構成されている。
第２のデータセレクタ１４は、上下アームのオフ区間中はパルス差分検出回路６を経たＰＷＭ指令パルスＰＷＭU *の反転信号を選択して出力し、上下アームの何れか一方がオンしている時は前段の第１のデータセレクタ１３の選択値を選択して出力する。
【００２４】
一方、発振器１７から出力されるクロックは１／２分周器１８とデータセレクタ１６内のＡＮＤ回路１６３とに入力されている。また、１／２分周器１８から出力されるクロックは、データセレクタ１６内のＡＮＤ回路１６２に入力される。
データセレクタ１６には上下アームオフ区間検出回路１５の出力信号が加えられているので、上下アームのオフ区間中は１／２分周器１８のクロックを選択して出力し、上下アームの何れか一方がオンしている時は発振器１７のクロックを選択して出力する。
【００２５】
データセレクタ１４，１６の出力は、パルス差分検出回路６に入力されている。このパルス差分検出回路６では、上下アームのオフ区間中は、１／２分周器１８からのクロック（周波数が正規のクロックの１／２）と差分検出用信号とを積算するためにＰＷＭ指令パルスＰＷＭU *の反転信号を出力し、上下アームの何れか一方がオンしている時は、発振器１７から出力される正規のクロックと自アームのオン検出信号とから、誤差電圧に相当する数のクロックを得て出力する。このクロックはアップ・ダウンカウンタ７により積算され、アップ・ダウンカウンタ７はその積算結果でフリップフロップ８をセット／リセットし、デッドタイム補償をしたＰＷＭ指令パルスを生成する。
上記ＰＷＭ指令パルスはオンディレー回路９に入力され、上下アームに対するゲート信号が生成される。これらのゲート信号はゲート駆動回路１０へ入力され、インバータ２のＵ相のスイッチング素子を駆動するゲート信号が生成されて出力される。
【００２６】
次に、請求項２に記載した発明の実施形態を図２に示す。図１の実施形態と重複する部分は割愛し、異なる部分を中心に説明する。なお、図１と同一の構成要素には同一符号を付してある。
【００２７】
図２において、３ＢはＵ相補正回路、４ＢはＶ相補正回路、５ＢはＷ相補正回路であり、Ｕ相補正回路３Ｂにおいて、２１は下アームオン検出信号Ｔ4istが入力されるフリップフロップからなる還流モード検出回路、２２は上アームオン検出信号Ｔ1istが入力されるフリップフロップからなる還流モード検出回路である。これらの検出回路２１，２２は、前回が還流モードであった否かを検出する。便宜上、検出回路２１を下アーム還流モード検出回路、検出回路２２を上アーム還流モード検出回路という。
【００２８】
２５は第４のデータセレクタであり、デッドタイム補償後のＰＷＭ指令パルスＰＷＭU **と、上アームオン検出信号Ｔ1ist及び下アームオン検出信号Ｔ4istが入力されている。このデータセレクタ２５は、ＮＯＴ回路２５１、ＡＮＤ回路２５２，２５３、ＯＲ回路２５４から構成されている。
また、１９は下アーム還流モード検出回路２１の検出信号が入力される第５のデータセレクタであり、ＮＯＴ回路１９１、ＡＮＤ回路１９２，１９３、ＯＲ回路１９４から構成されている。更に、２０は上アーム還流モード検出回路２２の検出信号が入力される第６のデータセレクタであり、ＮＯＴ回路２０１、ＡＮＤ回路２０２，２０３、ＯＲ回路２０４から構成されている。
【００２９】
２６は第７のデータセレクタであり、デッドタイム補償後のＰＷＭ指令パルスＰＷＭU **とその反転信号、並びに、第５、第６のデータセレクタ１９，２０の出力信号が入力される。このデータセレクタ２６は、ＡＮＤ回路２６２，２６３、ＯＲ回路２６４から構成されている。
また、２７は第８のデータセレクタであり、上下アームオフ区間検出回路１５の出力信号と、第４、第７のデータセレクタ２５，２６の出力信号が入力される。このデータセレクタ２７は、ＮＯＴ回路２７１、ＡＮＤ回路２７２，２７３、ＯＲ回路２７４から構成されている。
【００３０】
本実施形態が図１の実施形態と異なる部分は、クロック周波数を一定とし、上下アームのゲート駆動信号と上下アームのオン検出信号を用いて誤差電圧に相当する時間を補正した点にある。以下、この点について説明する。
【００３１】
オンディレー回路９の出力である上下アームのゲート駆動信号Ｔ1 *，Ｔ4 *の立ち上がりで、上アームオン検出回路１１からの上アームオン検出信号Ｔ1ist及び下アームオン検出回路１２からの下アームオン検出信号Ｔ4istに基づき、上アーム基準での還流モード検出回路２２及び下アーム基準での還流モード検出回路２１により、前回が還流モードであった否かを検出する。
これらの検出結果により、誤差電圧に相当する信号をデータセレクタ１９，２０により選択し、これらの選択値がデータセレクタ２６に入力される。データセレクタ２６は、フリップフロップ８の出力であるデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の極性に従って選択した信号を出力する。
【００３２】
一方、データセレクタ２５は、デッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の極性に応じて、上アームオン検出信号Ｔ1istまたは下アームオン検出信号Ｔ4istを選択して出力する。
上下アームオフ区間検出回路１５の出力信号と、データセレクタ２５，２６の選択した信号とはデータセレクタ２７に入力されており、上下アームのオフ区間中は、前回還流モードか否かの判別結果により補償量を補正する量の誤差信号を出力する。これ以降の動作は、図１の実施形態と同様である。
【００３３】
次いで、請求項３に記載した発明の実施形態を図３に示す。図１または図２の実施形態と重複する部分は割愛し、以下では異なる部分を中心に説明する。
図３において、３ＣはＵ相補正回路、４ＣはＶ相補正回路、５ＣはＷ相補正回路であり、Ｕ相補正回路３Ｃにおいて、下アーム還流モード検出回路２１から出力される検出信号はＥＸ−ＯＲ回路からなる不一致検出回路２３に入力され、その出力は第９のデータセレクタ２８に入力されている。このデータセレクタ２８は、ＮＯＴ回路２８１、ＡＮＤ回路２８２，２８３、ＯＲ回路２８４から構成されている。
【００３４】
なお、不一致検出回路２３にはフリップフロップ８からのデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **も入力されている。
この実施形態が図１、図２の実施形態と異なる部分は、下アームのゲート駆動信号及び下アームのオン検出信号により誤差電圧に相当する信号を補正するようにした点にある。以下、この点について説明をする。
【００３５】
オンディレー回路９の出力である下アームのゲート駆動信号Ｔ4 *の立ち上がりで、下アームオン検出信号Ｔ4istから下アーム還流モード検出回路２１により前回が還流モードであったか否かを検出する。この検出結果とデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **との不一致を不一致検出回路２３により検出する。この時、不一致が検出されたとすると還流モードが発生していたことになる。データセレクタ２８は、不一致検出回路２３の出力信号により、誤差電圧分を検出するパルスとして下アームオン検出信号Ｔ4istかデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の何れかを選択する。この選択により、不要な補償量が削減される。これ以降の動作は、図１の実施形態と同様である。
【００３６】
次に、請求項４に記載した発明の実施形態を図４に示す。図１〜図３の実施形態と重複する部分は割愛し、以下では異なる部分を中心に説明する。
図４において、３ＤはＵ相補正回路、４ＤはＶ相補正回路、５ＤはＷ相補正回路であり、Ｕ相補正回路３Ｄにおいて、上アーム還流モード検出回路２２から出力される検出信号は不一致検出回路２３に入力され、その出力はデータセレクタ２８に入力されている。なお、前記同様に不一致検出回路２３にはデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **も入力されている。
この実施形態が図１〜図３の実施形態と異なる部分は、上アームのゲート駆動信号及び上アームのオン検出信号により誤差電圧に相当する信号を補正した点にある。以下、この点について説明をする。
【００３７】
オンディレー回路９の出力である上アームのゲート駆動信号Ｔ1 *の立ち上がりで、上アームオン検出信号Ｔ1istから上アーム還流モード検出回路２２により前回が還流モードであったか否かを検出する。この検出結果とデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **との不一致を不一致検出回路２３により検出する。この時、不一致が検出されたとすると還流モードが発生していたことになる。データセレクタ２８は、不一致検出回路２３の出力信号により、誤差電圧分を検出するパルスとして上アームオン検出信号Ｔ1istかデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の何れかを選択する。この選択により、不要な補償量が削減される。これ以降の動作は、図１の実施形態と同様である。
【００３８】
【発明の効果】
以上のように本発明によれば、（１）上下アームオフ区間の誤差検出信号を１／２とし、（２）上下アームオフ区間の補償量を、自アームの前回の状態が還流モードである場合には積算しないこととしたため、従来のように直流電圧の１／２レベルを検出する高価な比較器を不要とし、比較的安価な構成により良好なデッドタイム補償、出力電圧補償を行うことができる。
【図面の簡単な説明】
【図１】請求項１に記載した発明の実施形態を示す回路構成図である。
【図２】請求項２に記載した発明の実施形態を示す回路構成図である。
【図３】請求項３に記載した発明の実施形態を示す回路構成図である。
【図４】請求項４に記載した発明の実施形態を示す回路構成図である。
【図５】従来技術を示す回路構成図である。
【図６】図５におけるインバータの主回路一アーム分を示す回路構成図である。
【図７】従来技術の動作説明図である。
【図８】従来技術の動作説明図である。
【図９】還流ダイオードの等価回路図である。
【符号の説明】
１ 直流電源
２ 三相ＰＷＭインバータ
３Ａ，３Ｂ，３Ｃ，３Ｄ Ｕ相補正回路
４Ａ，４Ｂ，４Ｃ，４Ｄ Ｖ相補正回路
５Ａ，５Ｂ，５Ｃ，５Ｄ Ｗ相補正回路
６ パルス差分検出回路
７ アップ・ダウンカウンタ
８ フリップフロップ
９ オンディレー回路
１０ ゲート駆動回路
１１ 上アームオン検出回路
１２ 下アームオン検出回路
１３，１４，１６，１９，２０，２５，２６，２７，２８ データセレクタ
１５ 上下アームオフ区間検出回路
１７ 発振器
１８ １／２分周器
２１，２２ 還流モード検出回路
６１，６２，１３１，１４１，１６１，１９１，２０１，２５１，２７１，２８１ ＮＯＴ回路
６３，６４，１３２，１３３，１４２，１４３，１６２，１６３，１９２，１９３，２０２，２０３，２５２，２５３，２６２，２６３，２７２，２７３，２８２，２８３ ＡＮＤ回路
８１，８２ ＮＡＮＤ回路
１３４，１４４，１６４，１９４，２０４，２５４，２６４，２７４，２８４ ＯＲ回路
【発明の属する技術分野】
本発明は、直流電圧から交流電圧を得るＰＷＭインバータにおいて、その上下アームの同時オンを防止するためのデッドタイムに起因して生じる誤差電圧（指令値に対する出力電圧の誤差）を補償するための出力電圧補償回路に関する。
【０００２】
【従来の技術】
従来、この種の出力電圧補償回路は、例えば「ＰＷＭインバータの電圧フィードバックについて（昭和５９年 電気学会全国大会、４７５）」等により知られている。図５は、上述した従来の補償回路であり、以下、この図に基づいて構成及び動作を説明する。
【０００３】
図５において、１は直流電源、２は半導体スイッチング素子Ｔ1〜Ｔ6及びこれらに逆並列接続された還流ダイオードからなる三相ＰＷＭインバータ（主回路）、３はＵ相補正回路、４はＶ相補正回路、５はＷ相補正回路である。Ｖ相補正回路４及びＷ相補正回路５の構成はＵ相補正回路３と同一であるため、Ｕ相補正回路３以外は内部構成の図示を省略してある。
【０００４】
Ｕ相補正回路３は、パルス差分検出回路６、アップ・ダウンカウンタ７、フリップフロップ８、オンディレー回路９、Ｕ相のスイッチング素子Ｔ1，Ｔ4に対するゲート信号を生成して出力するゲート駆動回路１０、インバータ２の出力側相電圧から直流電圧（直流電源１の電圧）の１／２の電圧レベルを検出する１／２レベル検出回路２４から構成されている。
【０００５】
Ｕ相補正回路３において、ＰＷＭインバータ２の上アームまたは下アームの電圧を１／２レベル検出回路２４により検出し、その検出信号とＵ相のＰＷＭ指令パルスＰＷＭU *とから、デッドタイム及びインバータ２の出力電流極性に起因する誤差電圧（指令パルスとアーム電圧（相電圧）との誤差電圧）をパルス差分検出回路６が検出する。
具体的には、パルス差分検出回路６が 誤差電圧分に相当する数のクロックＣＬＫを検出し、このクロックＣＬＫをアップ・ダウンカウンタ７に入力して誤差電圧分を積算し、次の上下アームのオンオフ切り替わり時に積算分を吐き出して誤差電圧を補償する方法である。つまり、アップ・ダウンカウンタ７は、吐き出し完了時に、その誤差電圧の極性に従ってキャリー（桁上げ）信号ＣＹまたはボロー（桁下げ）信号ＢＯをフリップフロップ８に出力する。
【０００６】
次に、アーム電圧を直流電圧の１／２レベル検出回路２４により検出しなければならない理由を説明する。
図６にインバータ２の主回路１アーム（例えばＵ相アーム）分の回路構成を、図７に指令パルス及びゲート信号のタイミングに応じた相電流及びアーム電圧の挙動を、図８に相電流が零近傍であるときのアーム電圧の挙動を、図９に還流ダイオードの等価回路をそれぞれ示す。
【０００７】
まず、図６に示すアーム電圧ｖUNは、相電流ｉUに応じて図７（１），（２），（３）の如く変化する。この図において、デッドタイムＴdの間は上下アームのゲート信号が何れもオフとなる。また、電流は継続するため、この期間に移行する前の相電流方向（以下、電流極性という）に応じて上下アームの何れか一方の還流ダイオードがオンすることでアーム電圧が決まる。そして、指令パルスによる電圧指令値と上記アーム電圧との差がデッドタイムＴdに起因する誤差電圧となる。
【０００８】
ここで、還流ダイオードがオンする速度、言い換えればアーム電圧の時間に対する変化率（以下、ｄｖ／ｄｔという）は、相電流に対し一定であって相電流の大きさに比例すると仮定できる。
その理由は、還流ダイオードＤが順方向で動作する時は、図９の如く接合容量Ｃjとオン抵抗Ｒonとの並列回路として模擬することができ、デッドタイムＴdは微小時間であるため相電流は定電流とみなせる。この一定の相電流によって還流ダイオードＤの接合容量Ｃjを充電していくため、アーム電圧の時間変化率ｄｖ／ｄｔは一定であって充電電流つまり相電流の大きさに比例することが判る。
【０００９】
仮に相電流がゼロ近傍であると、接合容量Ｃjの充電時間が長くなり、アーム電圧ｖUNは図７（３）のようにｄｖ／ｄｔが小さくなる。よって、誤差電圧は図７（１），（２）のほぼ半分となる。そして、この誤差電圧はｄｖ／ｄｔの変化が一定なので、直流電圧Ｅdcの１／２のレベルでアーム電圧を検出することにより求めることが可能である。
【００１０】
【発明が解決しようとする課題】
従来の方法では、デッドタイム中の電流がゼロ近傍の時は、上下アームの還流ダイオードに流れる電流が小さくアーム電圧のｄｖ／ｄｔが小さい（ゆっくり変化する）ため、１／２レベル検出回路２４によりアーム電圧を直流電圧の１／２として検出しないと補償量に大きな誤差を生じることがあった。この検出回路２４は実際上、絶えず変化する直流電圧の１／２で動作する比較器として構成されるので、高価なものとならざるを得なかった。
そこで本発明は、直流電圧の１／２レベルの電圧検出を必要とせずに簡単かつ安価な構成で良好なデッドタイム補償を行えるようにした出力電圧補償回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】
まず、アーム電圧のｄｖ／ｄｔが一定ならば、直流電圧の１／２レベルを検出することは、アーム電圧の変化時間の１／２の時間を検出することになる。そこで、上下アームのオン状態（５〜１０Ｖ）を個別に検出し、これらの検出パルスの時間差を１／２にすれば直流電圧の１／２レベルで検出したと同様な誤差電圧を検出することができる。
【００１２】
以下にその理由を詳述する。図８は、相電流がゼロ近傍の場合の指令パルス及びゲート信号のタイミングに応じたアーム電圧の挙動を示している。
この図８において、指令パルスＰＷＭU *の立ち上がりからアーム電圧ｖUNが直流電圧Ｅdcの１／２に達するまでの時間をｔ0とする。この時間ｔ0は、補償すべき誤差電圧に相当する量である。
指令パルスＰＷＭU *の立ち上がりから、アーム電圧ｖUNが下アームオン検出レベルに達するまでの時間をｔ1、アーム電圧ｖUNが下アームオン検出レベルに達してから上アームオン検出レベルに達するまでの時間をｔ2とすると、
ｔ0＝ｔ1＋ｔ2／２
の関係が成立する。そこで、ｔ1計測時とｔ2計測時のクロック周波数の比を１：１／２にすると、時間ｔ0に相当する計測クロック数は、ｔ1・ｆCLK＋ｔ2・１／２・ｆCLKとなる（ｆCLK：クロック周波数）。
よって、時間ｔ0に相当する量を（ｔ1＋ｔ2／２）ｆCLKにより検出できることが判る（請求項１記載の発明に相当）。
【００１３】
次に、図７、図８において、指令パルス、上アームゲート信号の変化、下アームゲート信号の変化、上アームオン検出結果、下アームオン検出結果、上下アームの還流ダイオードの動作と誤差電圧との関係を、指令パルスの立ち上がり（Ｌ→Ｈ）で見ることにする。
【００１４】
図７（１）において、上下アーム双方がオフの区間（デッドタイム）には下アームの還流ダイオードがオンするため、上アームがオンするまでの間、誤差電圧が発生する。更に、上アームゲート信号の立ち上がり時にはまだ上アームオンは検出していない。
図７（２）において、上下アーム双方がオフの区間には上アーム還流ダイオードがオンするため、誤差電圧は発生していない。更に、上アームゲート信号の立ち上がり時にはすでに上アームオンを検出している。
図７（３）において、上下アーム双方がオフの区間には電流が小さいため還流モードであるが還流ダイオードが確実にオンしない。
【００１５】
上述した図７（１），（２）の条件から、自アームのゲート信号の立ち上がり信号によって自アームのオン状態が判れば、誤差電圧が発生するか否かが判ることになる。つまりこの条件を用いて、補償量を補正すれば良いことが判る。補正方法としては、自アームの前回の状態が還流モードであった場合には補償量を積算しないことにする（請求項２，３，４記載の発明に相当）。
【００１６】
すなわち、請求項１記載の発明を、後述する図１の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相上アーム及び下アームのオンを検出する上アームオン検出回路１１及び下アームオン検出回路１２と、前記各検出回路１１，１２の検出信号から上下アームが何れもオフの区間であることを検出する上下アームオフ区間検出回路１５と、前記上アームオン検出回路１１及び下アームオン検出回路１２の各検出信号が入力され、ＰＷＭ指令パルスが上アームオン指令であるときに前記上アームオン検出回路１１の検出信号を選択して出力する第１のデータセレクタ１３と、第１のデータセレクタ１３の出力信号とＰＷＭ指令パルスの反転信号とが入力され、前記上下アームオフ区間検出回路１５による上下アームオフ検出時に前記ＰＷＭ指令パルスの反転信号を選択して出力する第２のデータセレクタ１４と、所定周波数のクロックとその１／２分周クロックと前記上下アームオフ区間検出回路１５の検出信号とが入力され、前記上下アームオフ区間検出回路１５による上下アームオフ検出時に前記１／２分周クロックを選択して出力する第３のデータセレクタ１６と、前記ＰＷＭ指令パルスと第２のデータセレクタ１４の出力信号との差分に相当する数だけ、第３のデータセレクタ１６の出力クロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８の出力信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号（ゲート信号）を生成する駆動回路１０と、を備えたものである。
【００１７】
また、請求項２記載の発明を、後述する図２の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相上アーム及び下アームのオンを検出する上アームオン検出回路１１及び下アームオン検出回路１２と、前記各検出回路１１，１２の検出信号から上下アームが何れもオフの区間であることを検出する上下アームオフ区間検出回路１５と、上アームオン検出回路１１の検出信号及び下アームオン検出回路１２の検出信号の反転信号が入力され、デッドタイム補償後のＰＷＭ指令パルスが上アームオン指令であるときに前記上アームオン検出回路１１の検出信号を選択して出力する第４のデータセレクタ２５と、上アーム駆動信号及び下アーム駆動信号の立ち上がりで前記上アームオン検出回路１１及び下アームオン検出回路１２の各検出信号をそれぞれホールドする上アーム還流モード検出回路２２及び下アーム還流モード検出回路２１と、前記上アーム駆動信号、デッドタイム補償後のＰＷＭ指令パルス及び下アーム還流モード検出回路２１の検出信号が入力され、下アーム還流モード検出回路２１による下アーム還流ダイオードオン検出時にデッドタイム補償後のＰＷＭパルスを選択して出力する第５のデータセレクタ１９と、前記下アーム駆動信号、デッドタイム補償後のＰＷＭ指令パルス及び上アーム還流モード検出回路２２の検出信号が入力され、上アーム還流モード検出回路２２による上アーム還流ダイオードオン検出時に前記下アーム駆動信号を選択して出力する第６のデータセレクタ２０と、デッドタイム補償後のＰＷＭ指令パルス及びその反転信号、並びに第５、第６のデータセレクタ１９，２０の出力信号が入力され、デッドタイム補償後のＰＷＭ指令パルスが上アームオン指令であるときに第５のデータセレクタ１９の出力信号を選択して出力する第７のデータセレクタ２６と、第４及び第７のデータセレクタ２５，２６の出力信号、及び前記上下アームオフ区間検出回路の検出信号が入力され、この上下アームオフ区間検出回路による上下アームオフ検出時に第７のデータセレクタ２６の出力信号を選択して出力する第８のデータセレクタ２７と、元のＰＷＭ指令パルスと第８のデータセレクタ２７の出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８から出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路９と、前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路１０と、を備えたものである。
【００１８】
請求項３記載の発明を、後述する図３の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相下アームのオンを検出する下アームオン検出回路１２と、下アーム駆動信号の立ち上がりで前記下アームオン検出回路１２の検出信号をホールドする下アーム還流モード検出回路２１と、この下アーム還流モード検出回路２１の検出信号とデッドタイム補償後のＰＷＭ指令パルスとが入力され、これらの両信号の論理が不一致であることを検出する不一致検出回路と、前記下アームオン検出回路１２の検出信号、デッドタイム補償後のＰＷＭ指令パルス及び前記不一致検出回路の検出信号が入力され、この不一致検出回路による不一致検出時に前記デッドタイム補償後のＰＷＭ指令パルスを選択して出力する第９のデータセレクタ２８と、元のＰＷＭ指令パルスと第９のデータセレクタ２８の出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８から出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路９と、前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路１０とを備えたものである。
【００１９】
請求項４記載の発明を、後述する図４の実施形態に即して参照符号と共に述べると、ＰＷＭインバータ２の各相上アームのオンを検出する上アームオン検出回路１１と、上アーム駆動信号の立ち上がりで前記上アームオン検出回路１１の検出信号をホールドする上アーム還流モード検出回路２２と、この上アーム還流モード検出回路２２の検出信号とデッドタイム補償後のＰＷＭ指令パルスとが入力され、これらの両信号の論理が不一致であることを検出する不一致検出回路と、前記上アームオン検出回路１２の検出信号、デッドタイム補償後のＰＷＭ指令パルス及び前記不一致検出回路の検出信号が入力され、この不一致検出回路による不一致検出時に前記デッドタイム補償後のＰＷＭ指令パルスを選択して出力する第９のデータセレクタ２８と、元のＰＷＭ指令パルスと第９のデータセレクタ２８の出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路６と、前記パルス差分検出回路６から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタ７と、前記アップ・ダウンカウンタ７の桁上げ・桁下げ信号により動作するフリップフロップ８と、このフリップフロップ８から出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路９と、前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路１０とを備えたものである。
【００２０】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。まず、図１は請求項１に記載した発明の実施形態であり、図５と同一の構成要素には同一符号を付してある。なお、パルス差分検出回路６内の６１，６２はＮＯＴ回路、６３，６４はＡＮＤ回路、フリップフロップ８内の８１，８２はＮＡＮＤ回路である。
【００２１】
直流電源１には、三相ＰＷＭインバータ２が接続されている。このインバータ２はＵ相補正回路３Ａ、Ｖ相補正回路４Ａ及びＷ相補正回路５Ａから出力されるゲート信号によりスイッチング素子Ｔ1〜Ｔ6が駆動され、直流電源１の電圧を交流電圧に変換する。以下では、Ｕ相補正回路３Ａの構成及び動作を説明するが、他のＶ相補正回路４Ａ及びＷ相補正回路５Ａの構成、動作共に同様である。
【００２２】
インバータ２のＵ相アーム電圧は、上アームオン検出回路１１及び下アームオン検出回路１２に入力され、各アームのオン時にそれぞれ上アームオン検出信号Ｔ1ist及び下アームオン検出信号Ｔ4istが出力される。これらの検出信号は、上下アーム双方のオフ区間を検出する上下アームオフ区間検出回路（ＯＲ回路）１５と第１のデータセレクタ１３へ入力される。
第１のデータセレクタ１３は、ＮＯＴ回路１３１、ＡＮＤ回路１３２，１３３、ＯＲ回路１３４からなり、Ｕ相のＰＷＭ指令パルスＰＷＭU *が上アームオン指令である時に上アームオン検出信号Ｔ1istを選択するように構成されている。
【００２３】
そして、データセレクタ１３の選択出力信号は、ＮＯＴ回路１４１、ＡＮＤ回路１４２，１４３、ＯＲ回路１４４からなる第２のデータセレクタ１４に入力される。また、上下アームオフ区間検出回路１５の出力は、第２のデータセレクタ１４及び第３のデータセレクタ１６に入力される。なお、第３のデータセレクタ１６は、ＮＯＴ回路１６１、ＡＮＤ回路１６２，１６３、ＯＲ回路１６４から構成されている。
第２のデータセレクタ１４は、上下アームのオフ区間中はパルス差分検出回路６を経たＰＷＭ指令パルスＰＷＭU *の反転信号を選択して出力し、上下アームの何れか一方がオンしている時は前段の第１のデータセレクタ１３の選択値を選択して出力する。
【００２４】
一方、発振器１７から出力されるクロックは１／２分周器１８とデータセレクタ１６内のＡＮＤ回路１６３とに入力されている。また、１／２分周器１８から出力されるクロックは、データセレクタ１６内のＡＮＤ回路１６２に入力される。
データセレクタ１６には上下アームオフ区間検出回路１５の出力信号が加えられているので、上下アームのオフ区間中は１／２分周器１８のクロックを選択して出力し、上下アームの何れか一方がオンしている時は発振器１７のクロックを選択して出力する。
【００２５】
データセレクタ１４，１６の出力は、パルス差分検出回路６に入力されている。このパルス差分検出回路６では、上下アームのオフ区間中は、１／２分周器１８からのクロック（周波数が正規のクロックの１／２）と差分検出用信号とを積算するためにＰＷＭ指令パルスＰＷＭU *の反転信号を出力し、上下アームの何れか一方がオンしている時は、発振器１７から出力される正規のクロックと自アームのオン検出信号とから、誤差電圧に相当する数のクロックを得て出力する。このクロックはアップ・ダウンカウンタ７により積算され、アップ・ダウンカウンタ７はその積算結果でフリップフロップ８をセット／リセットし、デッドタイム補償をしたＰＷＭ指令パルスを生成する。
上記ＰＷＭ指令パルスはオンディレー回路９に入力され、上下アームに対するゲート信号が生成される。これらのゲート信号はゲート駆動回路１０へ入力され、インバータ２のＵ相のスイッチング素子を駆動するゲート信号が生成されて出力される。
【００２６】
次に、請求項２に記載した発明の実施形態を図２に示す。図１の実施形態と重複する部分は割愛し、異なる部分を中心に説明する。なお、図１と同一の構成要素には同一符号を付してある。
【００２７】
図２において、３ＢはＵ相補正回路、４ＢはＶ相補正回路、５ＢはＷ相補正回路であり、Ｕ相補正回路３Ｂにおいて、２１は下アームオン検出信号Ｔ4istが入力されるフリップフロップからなる還流モード検出回路、２２は上アームオン検出信号Ｔ1istが入力されるフリップフロップからなる還流モード検出回路である。これらの検出回路２１，２２は、前回が還流モードであった否かを検出する。便宜上、検出回路２１を下アーム還流モード検出回路、検出回路２２を上アーム還流モード検出回路という。
【００２８】
２５は第４のデータセレクタであり、デッドタイム補償後のＰＷＭ指令パルスＰＷＭU **と、上アームオン検出信号Ｔ1ist及び下アームオン検出信号Ｔ4istが入力されている。このデータセレクタ２５は、ＮＯＴ回路２５１、ＡＮＤ回路２５２，２５３、ＯＲ回路２５４から構成されている。
また、１９は下アーム還流モード検出回路２１の検出信号が入力される第５のデータセレクタであり、ＮＯＴ回路１９１、ＡＮＤ回路１９２，１９３、ＯＲ回路１９４から構成されている。更に、２０は上アーム還流モード検出回路２２の検出信号が入力される第６のデータセレクタであり、ＮＯＴ回路２０１、ＡＮＤ回路２０２，２０３、ＯＲ回路２０４から構成されている。
【００２９】
２６は第７のデータセレクタであり、デッドタイム補償後のＰＷＭ指令パルスＰＷＭU **とその反転信号、並びに、第５、第６のデータセレクタ１９，２０の出力信号が入力される。このデータセレクタ２６は、ＡＮＤ回路２６２，２６３、ＯＲ回路２６４から構成されている。
また、２７は第８のデータセレクタであり、上下アームオフ区間検出回路１５の出力信号と、第４、第７のデータセレクタ２５，２６の出力信号が入力される。このデータセレクタ２７は、ＮＯＴ回路２７１、ＡＮＤ回路２７２，２７３、ＯＲ回路２７４から構成されている。
【００３０】
本実施形態が図１の実施形態と異なる部分は、クロック周波数を一定とし、上下アームのゲート駆動信号と上下アームのオン検出信号を用いて誤差電圧に相当する時間を補正した点にある。以下、この点について説明する。
【００３１】
オンディレー回路９の出力である上下アームのゲート駆動信号Ｔ1 *，Ｔ4 *の立ち上がりで、上アームオン検出回路１１からの上アームオン検出信号Ｔ1ist及び下アームオン検出回路１２からの下アームオン検出信号Ｔ4istに基づき、上アーム基準での還流モード検出回路２２及び下アーム基準での還流モード検出回路２１により、前回が還流モードであった否かを検出する。
これらの検出結果により、誤差電圧に相当する信号をデータセレクタ１９，２０により選択し、これらの選択値がデータセレクタ２６に入力される。データセレクタ２６は、フリップフロップ８の出力であるデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の極性に従って選択した信号を出力する。
【００３２】
一方、データセレクタ２５は、デッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の極性に応じて、上アームオン検出信号Ｔ1istまたは下アームオン検出信号Ｔ4istを選択して出力する。
上下アームオフ区間検出回路１５の出力信号と、データセレクタ２５，２６の選択した信号とはデータセレクタ２７に入力されており、上下アームのオフ区間中は、前回還流モードか否かの判別結果により補償量を補正する量の誤差信号を出力する。これ以降の動作は、図１の実施形態と同様である。
【００３３】
次いで、請求項３に記載した発明の実施形態を図３に示す。図１または図２の実施形態と重複する部分は割愛し、以下では異なる部分を中心に説明する。
図３において、３ＣはＵ相補正回路、４ＣはＶ相補正回路、５ＣはＷ相補正回路であり、Ｕ相補正回路３Ｃにおいて、下アーム還流モード検出回路２１から出力される検出信号はＥＸ−ＯＲ回路からなる不一致検出回路２３に入力され、その出力は第９のデータセレクタ２８に入力されている。このデータセレクタ２８は、ＮＯＴ回路２８１、ＡＮＤ回路２８２，２８３、ＯＲ回路２８４から構成されている。
【００３４】
なお、不一致検出回路２３にはフリップフロップ８からのデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **も入力されている。
この実施形態が図１、図２の実施形態と異なる部分は、下アームのゲート駆動信号及び下アームのオン検出信号により誤差電圧に相当する信号を補正するようにした点にある。以下、この点について説明をする。
【００３５】
オンディレー回路９の出力である下アームのゲート駆動信号Ｔ4 *の立ち上がりで、下アームオン検出信号Ｔ4istから下アーム還流モード検出回路２１により前回が還流モードであったか否かを検出する。この検出結果とデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **との不一致を不一致検出回路２３により検出する。この時、不一致が検出されたとすると還流モードが発生していたことになる。データセレクタ２８は、不一致検出回路２３の出力信号により、誤差電圧分を検出するパルスとして下アームオン検出信号Ｔ4istかデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の何れかを選択する。この選択により、不要な補償量が削減される。これ以降の動作は、図１の実施形態と同様である。
【００３６】
次に、請求項４に記載した発明の実施形態を図４に示す。図１〜図３の実施形態と重複する部分は割愛し、以下では異なる部分を中心に説明する。
図４において、３ＤはＵ相補正回路、４ＤはＶ相補正回路、５ＤはＷ相補正回路であり、Ｕ相補正回路３Ｄにおいて、上アーム還流モード検出回路２２から出力される検出信号は不一致検出回路２３に入力され、その出力はデータセレクタ２８に入力されている。なお、前記同様に不一致検出回路２３にはデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **も入力されている。
この実施形態が図１〜図３の実施形態と異なる部分は、上アームのゲート駆動信号及び上アームのオン検出信号により誤差電圧に相当する信号を補正した点にある。以下、この点について説明をする。
【００３７】
オンディレー回路９の出力である上アームのゲート駆動信号Ｔ1 *の立ち上がりで、上アームオン検出信号Ｔ1istから上アーム還流モード検出回路２２により前回が還流モードであったか否かを検出する。この検出結果とデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **との不一致を不一致検出回路２３により検出する。この時、不一致が検出されたとすると還流モードが発生していたことになる。データセレクタ２８は、不一致検出回路２３の出力信号により、誤差電圧分を検出するパルスとして上アームオン検出信号Ｔ1istかデッドタイム補償後のＰＷＭ指令パルスＰＷＭU **の何れかを選択する。この選択により、不要な補償量が削減される。これ以降の動作は、図１の実施形態と同様である。
【００３８】
【発明の効果】
以上のように本発明によれば、（１）上下アームオフ区間の誤差検出信号を１／２とし、（２）上下アームオフ区間の補償量を、自アームの前回の状態が還流モードである場合には積算しないこととしたため、従来のように直流電圧の１／２レベルを検出する高価な比較器を不要とし、比較的安価な構成により良好なデッドタイム補償、出力電圧補償を行うことができる。
【図面の簡単な説明】
【図１】請求項１に記載した発明の実施形態を示す回路構成図である。
【図２】請求項２に記載した発明の実施形態を示す回路構成図である。
【図３】請求項３に記載した発明の実施形態を示す回路構成図である。
【図４】請求項４に記載した発明の実施形態を示す回路構成図である。
【図５】従来技術を示す回路構成図である。
【図６】図５におけるインバータの主回路一アーム分を示す回路構成図である。
【図７】従来技術の動作説明図である。
【図８】従来技術の動作説明図である。
【図９】還流ダイオードの等価回路図である。
【符号の説明】
１ 直流電源
２ 三相ＰＷＭインバータ
３Ａ，３Ｂ，３Ｃ，３Ｄ Ｕ相補正回路
４Ａ，４Ｂ，４Ｃ，４Ｄ Ｖ相補正回路
５Ａ，５Ｂ，５Ｃ，５Ｄ Ｗ相補正回路
６ パルス差分検出回路
７ アップ・ダウンカウンタ
８ フリップフロップ
９ オンディレー回路
１０ ゲート駆動回路
１１ 上アームオン検出回路
１２ 下アームオン検出回路
１３，１４，１６，１９，２０，２５，２６，２７，２８ データセレクタ
１５ 上下アームオフ区間検出回路
１７ 発振器
１８ １／２分周器
２１，２２ 還流モード検出回路
６１，６２，１３１，１４１，１６１，１９１，２０１，２５１，２７１，２８１ ＮＯＴ回路
６３，６４，１３２，１３３，１４２，１４３，１６２，１６３，１９２，１９３，２０２，２０３，２５２，２５３，２６２，２６３，２７２，２７３，２８２，２８３ ＡＮＤ回路
８１，８２ ＮＡＮＤ回路
１３４，１４４，１６４，１９４，２０４，２５４，２６４，２７４，２８４ ＯＲ回路
Claims (4)
- ＰＷＭインバータの上下アームの同時オン防止用のデッドタイムに起因して生じる誤差電圧を補償するための出力電圧補償回路において、
インバータの各相上アーム及び下アームのオンを検出する上アームオン検出回路及び下アームオン検出回路と、
前記各検出回路の検出信号から上下アームが何れもオフの区間であることを検出する上下アームオフ区間検出回路と、
前記上アームオン検出回路及び下アームオン検出回路の各検出信号が入力され、ＰＷＭ指令パルスが上アームオン指令であるときに前記上アームオン検出回路の検出信号を選択して出力する第１のデータセレクタと、
第１のデータセレクタの出力信号とＰＷＭ指令パルスの反転信号とが入力され、前記上下アームオフ区間検出回路による上下アームオフ検出時に前記ＰＷＭ指令パルスの反転信号を選択して出力する第２のデータセレクタと、
所定周波数のクロックとその１／２分周クロックと前記上下アームオフ区間検出回路の検出信号とが入力され、前記上下アームオフ区間検出回路による上下アームオフ検出時に前記１／２分周クロックを選択して出力する第３のデータセレクタと、
前記ＰＷＭ指令パルスと第２のデータセレクタの出力信号との差分に相当する数だけ、第３のデータセレクタの出力クロックを検出するパルス差分検出回路と、
前記パルス差分検出回路から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタと、
前記アップ・ダウンカウンタの桁上げ・桁下げ信号により動作するフリップフロップと、
このフリップフロップの出力信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路と、
を備えたことを特徴とするＰＷＭインバータの出力電圧補償回路。 - ＰＷＭインバータの上下アームの同時オン防止用のデッドタイムに起因して生じる誤差電圧を補償するための出力電圧補償回路において、インバータの各相上アーム及び下アームのオンを検出する上アームオン検出回路及び下アームオン検出回路と、
前記各検出回路の検出信号から上下アームが何れもオフの区間であることを検出する上下アームオフ区間検出回路と、
上アームオン検出回路の検出信号及び下アームオン検出回路の検出信号の反転信号が入力され、デッドタイム補償後のＰＷＭ指令パルスが上アームオン指令であるときに前記上アームオン検出回路の検出信号を選択して出力する第４のデータセレクタと、
上アーム駆動信号及び下アーム駆動信号の立ち上がりで前記上アームオン検出回路及び下アームオン検出回路の各検出信号をそれぞれホールドする上アーム還流モード検出回路及び下アーム還流モード検出回路と、
前記上アーム駆動信号、デッドタイム補償後のＰＷＭ指令パルス及び下アーム還流モード検出回路の検出信号が入力され、下アーム還流モード検出回路による下アーム還流ダイオードオン検出時にデッドタイム補償後のＰＷＭパルスを選択して出力する第５のデータセレクタと、
前記下アーム駆動信号、デッドタイム補償後のＰＷＭ指令パルス及び上アーム還流モード検出回路の検出信号が入力され、上アーム還流モード検出回路による上アーム還流ダイオードオン検出時に前記下アーム駆動信号を選択して出力する第６のデータセレクタと、
デッドタイム補償後のＰＷＭ指令パルス及びその反転信号、並びに第５、第６のデータセレクタの出力信号が入力され、デッドタイム補償後のＰＷＭ指令パルスが上アームオン指令であるときに第５のデータセレクタの出力信号を選択して出力する第７のデータセレクタと、
第４及び第７のデータセレクタの出力信号、及び前記上下アームオフ区間検出回路の検出信号が入力され、この上下アームオフ区間検出回路による上下アームオフ検出時に第７のデータセレクタの出力信号を選択して出力する第８のデータセレクタと、
元のＰＷＭ指令パルスと第８のデータセレクタの出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路と、
前記パルス差分検出回路から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタと、
前記アップ・ダウンカウンタの桁上げ・桁下げ信号により動作するフリップフロップと、
このフリップフロップから出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路と、
前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路と、
を備えたことを特徴とするＰＷＭインバータの出力電圧補償回路。 - ＰＷＭインバータの上下アームの同時オン防止用のデッドタイムに起因して生じる誤差電圧を補償するための出力電圧補償回路において、
インバータの各相下アームのオンを検出する下アームオン検出回路と、
下アーム駆動信号の立ち上がりで前記下アームオン検出回路の検出信号をホールドする下アーム還流モード検出回路と、
この下アーム還流モード検出回路の検出信号とデッドタイム補償後のＰＷＭ指令パルスとが入力され、これらの両信号の論理が不一致であることを検出する不一致検出回路と、
前記下アームオン検出回路の検出信号、デッドタイム補償後のＰＷＭ指令パルス及び前記不一致検出回路の検出信号が入力され、この不一致検出回路による不一致検出時に前記デッドタイム補償後のＰＷＭ指令パルスを選択して出力する第９のデータセレクタと、
元のＰＷＭ指令パルスと第９のデータセレクタの出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路と、
前記パルス差分検出回路から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタと、
前記アップ・ダウンカウンタの桁上げ・桁下げ信号により動作するフリップフロップと、
このフリップフロップから出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路と、
前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路と、
を備えたことを特徴とするＰＷＭインバータの出力電圧補償回路。 - ＰＷＭインバータの上下アームの同時オン防止用のデッドタイムに起因して生じる誤差電圧を補償するための出力電圧補償回路において、
インバータの各相上アームのオンを検出する上アームオン検出回路と、
上アーム駆動信号の立ち上がりで前記上アームオン検出回路の検出信号をホールドする上アーム還流モード検出回路と、
この上アーム還流モード検出回路の検出信号とデッドタイム補償後のＰＷＭ指令パルスとが入力され、これらの両信号の論理が不一致であることを検出する不一致検出回路と、
前記上アームオン検出回路の検出信号、デッドタイム補償後のＰＷＭ指令パルス及び前記不一致検出回路の検出信号が入力され、この不一致検出回路による不一致検出時に前記デッドタイム補償後のＰＷＭ指令パルスを選択して出力する第９のデータセレクタと、
元のＰＷＭ指令パルスと第９のデータセレクタの出力信号との差分に相当する数だけクロックを検出するパルス差分検出回路と、
前記パルス差分検出回路から出力されるクロックを前記差分に応じてアップ・ダウンカウントするアップ・ダウンカウンタと、
前記アップ・ダウンカウンタの桁上げ・桁下げ信号により動作するフリップフロップと、
このフリップフロップから出力されるデッドタイム補償後のＰＷＭ指令パルスを入力として上アーム駆動信号及び下アーム駆動信号を出力するオンディレー回路と、
前記上アーム駆動信号及び下アーム駆動信号に基づいて前記ＰＷＭインバータの半導体スイッチング素子に対する駆動信号を生成する駆動回路と、
を備えたことを特徴とするＰＷＭインバータの出力電圧補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09480999A JP3797009B2 (ja) | 1999-04-01 | 1999-04-01 | Ｐｗｍインバータの出力電圧補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09480999A JP3797009B2 (ja) | 1999-04-01 | 1999-04-01 | Ｐｗｍインバータの出力電圧補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295860A JP2000295860A (ja) | 2000-10-20 |
| JP3797009B2 true JP3797009B2 (ja) | 2006-07-12 |
Family
ID=14120396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09480999A Expired - Fee Related JP3797009B2 (ja) | 1999-04-01 | 1999-04-01 | Ｐｗｍインバータの出力電圧補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3797009B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4973363B2 (ja) * | 2007-03-07 | 2012-07-11 | 富士電機株式会社 | 電力変換装置の出力電圧検出回路 |
| CN112255524B (zh) * | 2020-12-06 | 2024-02-06 | 中车永济电机有限公司 | 一种电传动牵引系统的保护方法及检测装置 |
-
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| Publication number | Publication date |
|---|---|
| JP2000295860A (ja) | 2000-10-20 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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