JPH0529454A - 半導体集積回路チツプの製造方法 - Google Patents
半導体集積回路チツプの製造方法Info
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- JPH0529454A JPH0529454A JP17978291A JP17978291A JPH0529454A JP H0529454 A JPH0529454 A JP H0529454A JP 17978291 A JP17978291 A JP 17978291A JP 17978291 A JP17978291 A JP 17978291A JP H0529454 A JPH0529454 A JP H0529454A
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Abstract
(57)【要約】
【目的】 半導体集積回路チップを小さくし、半導体集
積回路の設計上の制約をなくすことである。 【構成】 ウェーハ上に半導体集積回路チップを区画す
る溝３を形成し、この溝３によって区画された領域内に
半導体集積回路２を形成した後、この溝３に沿って半導
体集積回路チップをダイシングする。ウェーハ上に半導
体集積回路２を形成した後、半導体集積回路を区画する
溝３を形成し、この溝３に沿って半導体集積回路チップ
をダイシングする。
積回路の設計上の制約をなくすことである。 【構成】 ウェーハ上に半導体集積回路チップを区画す
る溝３を形成し、この溝３によって区画された領域内に
半導体集積回路２を形成した後、この溝３に沿って半導
体集積回路チップをダイシングする。ウェーハ上に半導
体集積回路２を形成した後、半導体集積回路を区画する
溝３を形成し、この溝３に沿って半導体集積回路チップ
をダイシングする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路チップ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路チップを製造する
には、つぎのような方法がとられていた。
には、つぎのような方法がとられていた。
【０００３】ウェーハ上に半導体集積回路を形成した
後、ウェーハの表面全体に保護膜を作る。次にフォトレ
ジストを使って半導体集積回路チップ以外の保護膜をエ
ッチングすることによって作られるスクライブラインに
沿って半導体集積回路チップをダイシングしている。
後、ウェーハの表面全体に保護膜を作る。次にフォトレ
ジストを使って半導体集積回路チップ以外の保護膜をエ
ッチングすることによって作られるスクライブラインに
沿って半導体集積回路チップをダイシングしている。
【０００４】図３は、ダイシング前の工程まで従来の製
造方法で製造された半導体集積回路で、図４は図３のス
クライブライン４付近の拡大図である。
造方法で製造された半導体集積回路で、図４は図３のス
クライブライン４付近の拡大図である。
【０００５】
【発明が解決しようとする課題】従来の製造方法では、
ダイシングの際にウェーハ上の半導体集積回路チップの
スクライブライン附近にマイクロクラック等による損傷
が発生する。このため、スクライブライン附近がデッド
スペースとなる。そこで、図４に示すようにデッドスペ
ース５をはずしてボンディングパット６を形成するな
ど、スクライブライン付近が使用できないため、チップ
が大きくなってしまう。また、半導体集積回路の能動可
能領域をチップの周辺にもっていくことができないの
で、設計上の制約がある。
ダイシングの際にウェーハ上の半導体集積回路チップの
スクライブライン附近にマイクロクラック等による損傷
が発生する。このため、スクライブライン附近がデッド
スペースとなる。そこで、図４に示すようにデッドスペ
ース５をはずしてボンディングパット６を形成するな
ど、スクライブライン付近が使用できないため、チップ
が大きくなってしまう。また、半導体集積回路の能動可
能領域をチップの周辺にもっていくことができないの
で、設計上の制約がある。
【０００６】本発明の目的は、デッドスペースをなくす
半導体集積回路チップの製造方法を提供することによ
り、半導体集積回路チップを小さくし、半導体集積回路
の設計上の制約をなくすことである。
半導体集積回路チップの製造方法を提供することによ
り、半導体集積回路チップを小さくし、半導体集積回路
の設計上の制約をなくすことである。
【０００７】
【課題を解決するための手段】本発明は、ウェーハ上に
半導体集積回路チップを区画する溝を形成し、この溝に
よって区画された領域内に半導体集積回路を形成した
後、この溝に沿って半導体集積回路チップをダイシング
することにより、上記目的を達成している。
半導体集積回路チップを区画する溝を形成し、この溝に
よって区画された領域内に半導体集積回路を形成した
後、この溝に沿って半導体集積回路チップをダイシング
することにより、上記目的を達成している。
【０００８】また、ウェーハ上に半導体集積回路を形成
し、この半導体集積回路を区画する溝を形成した後、こ
の溝に沿って半導体集積回路チップをダイシングするこ
とにより、上記目的を達成している。
し、この半導体集積回路を区画する溝を形成した後、こ
の溝に沿って半導体集積回路チップをダイシングするこ
とにより、上記目的を達成している。
【０００９】
【実施例】以下、この発明を図面に示す一実施例に基い
て具体的に説明する。
て具体的に説明する。
【００１０】図１(a) において、１はウェーハであり、
本例ではシリコンウェーハを用いている。このウェーハ
１には、半導体集積回路２〜２を区画する溝３〜３を図
１(b) のように穿設してあり、この溝３〜３をスクライ
ブラインとしてダイシングすることにより、半導体集積
回路チップが得られる。
本例ではシリコンウェーハを用いている。このウェーハ
１には、半導体集積回路２〜２を区画する溝３〜３を図
１(b) のように穿設してあり、この溝３〜３をスクライ
ブラインとしてダイシングすることにより、半導体集積
回路チップが得られる。
【００１１】このウェーハ１の製造およびダイシング工
程について、以下に述べる。
程について、以下に述べる。
【００１２】まず、半導体集積回路形成前のウェーハ
に、半導体集積回路チップの形状にマスクして、マスク
していない部分をエッチングすることによって半導体集
積回路チップを区画する溝３を形成する。ここで、ダイ
シング時に発生するマイクロクラック等による損傷を半
導体集積回路の能動可能領域に影響を与えないようにす
るため、この溝３の深さは、半導体集積回路形成時にウ
ェーハ中に作られる半導体回路素子層の厚さ以上の大き
さでなければならない。一般的にウェーハ中に作られる
半導体回路素子層の厚さは数μｍ程度なので、本例では
溝３のサイズは、図２に示す通り、深さ１００μｍ、幅
８０μｍ程度とする。そして、この溝３によって区画さ
れた領域内に半導体集積回路を形成した後、ウェーハを
ダイシングする。このとき、先に作成した溝３はウェー
ハ中の半導体回路素子層以上の深さがあるので、ダイシ
ング時に発生するマイクロクラック等による損傷は、溝
３の近傍においても半導体集積回路の能動可能領域に影
響を与えない。つまり、溝３によって区画された領域内
ではデットスペースがなくなることになる。したがっ
て、図２に示すように、ボンディングパット６を溝３の
エッジにそって形成することができ、また他の回路素子
もデッドスペースを考慮することなく、形成することが
てきる。
に、半導体集積回路チップの形状にマスクして、マスク
していない部分をエッチングすることによって半導体集
積回路チップを区画する溝３を形成する。ここで、ダイ
シング時に発生するマイクロクラック等による損傷を半
導体集積回路の能動可能領域に影響を与えないようにす
るため、この溝３の深さは、半導体集積回路形成時にウ
ェーハ中に作られる半導体回路素子層の厚さ以上の大き
さでなければならない。一般的にウェーハ中に作られる
半導体回路素子層の厚さは数μｍ程度なので、本例では
溝３のサイズは、図２に示す通り、深さ１００μｍ、幅
８０μｍ程度とする。そして、この溝３によって区画さ
れた領域内に半導体集積回路を形成した後、ウェーハを
ダイシングする。このとき、先に作成した溝３はウェー
ハ中の半導体回路素子層以上の深さがあるので、ダイシ
ング時に発生するマイクロクラック等による損傷は、溝
３の近傍においても半導体集積回路の能動可能領域に影
響を与えない。つまり、溝３によって区画された領域内
ではデットスペースがなくなることになる。したがっ
て、図２に示すように、ボンディングパット６を溝３の
エッジにそって形成することができ、また他の回路素子
もデッドスペースを考慮することなく、形成することが
てきる。
【００１３】なお、上記の実施例では、半導体集積回路
チップを区画する溝を形成した後に、その溝によって区
画された領域内に半導体集積回路を形成したが、先に半
導体集積回路を形成した後、エッチングにより半導体集
積回路チップを区画する溝を形成しても上記同様の効果
が得られる。
チップを区画する溝を形成した後に、その溝によって区
画された領域内に半導体集積回路を形成したが、先に半
導体集積回路を形成した後、エッチングにより半導体集
積回路チップを区画する溝を形成しても上記同様の効果
が得られる。
【００１４】また、溝３の製造方法として半導体集積回
路チップの形状をしたマスクを介してウェーハに微粉末
を混入した液体をふきつけて溝を作成する方法などでも
同様の効果が得られる。
路チップの形状をしたマスクを介してウェーハに微粉末
を混入した液体をふきつけて溝を作成する方法などでも
同様の効果が得られる。
【００１５】
【発明の効果】以上詳述したように、半導体集積回路チ
ップの製造方法としてウェーハ上に半導体集積回路チッ
プを区画する溝を形成し、この溝によって区画された領
域内に半導体集積回路を形成した後、上記溝に沿って半
導体集積回路チップをダイシングする本発明の製造方法
を採用することにより、デッドスペースをなくすことが
でき、能動可動領域を半導体集積回路チップの端まで取
ることができ、チップ自体を小さくすることができる。
そして、デッドスペースをなくすことによりダイシング
前のウェーハ上で、となりあった半導体集積回路の間隔
を縮めることができるので、１つのウェーハから従来よ
りも多くの半導体集積回路を取り出すことができる。
ップの製造方法としてウェーハ上に半導体集積回路チッ
プを区画する溝を形成し、この溝によって区画された領
域内に半導体集積回路を形成した後、上記溝に沿って半
導体集積回路チップをダイシングする本発明の製造方法
を採用することにより、デッドスペースをなくすことが
でき、能動可動領域を半導体集積回路チップの端まで取
ることができ、チップ自体を小さくすることができる。
そして、デッドスペースをなくすことによりダイシング
前のウェーハ上で、となりあった半導体集積回路の間隔
を縮めることができるので、１つのウェーハから従来よ
りも多くの半導体集積回路を取り出すことができる。
【００１６】また、ウェーハ上に半導体集積回路を形成
し、この半導体集積回路を区画する溝を形成した後、こ
の溝に沿って半導体集積回路チップをダイシングする本
発明の製造方法を採用することにより、デッドスペース
をなくすことができ、能動可動領域を半導体集積回路チ
ップの端まで取ることができ、チップ自体を小さくする
ことができる。そして、デッドスペースをなくすことに
よりダイシング前のウェーハ上で、となりあった半導体
集積回路の間隔を縮めることができるので、１つのウェ
ーハから従来よりも多くの半導体集積回路を取り出すこ
とができる。
し、この半導体集積回路を区画する溝を形成した後、こ
の溝に沿って半導体集積回路チップをダイシングする本
発明の製造方法を採用することにより、デッドスペース
をなくすことができ、能動可動領域を半導体集積回路チ
ップの端まで取ることができ、チップ自体を小さくする
ことができる。そして、デッドスペースをなくすことに
よりダイシング前のウェーハ上で、となりあった半導体
集積回路の間隔を縮めることができるので、１つのウェ
ーハから従来よりも多くの半導体集積回路を取り出すこ
とができる。
【図１】本発明の一実施例による溝で区画したウェーハ
を示した正面図、要部拡大図およびそのＡ−Ａ線断面
図。
を示した正面図、要部拡大図およびそのＡ−Ａ線断面
図。
【図２】図１の要部拡大およびそのＢ−Ｂ線断面図。
【図３】従来の半導体集積回路の一部を示した正面図お
よびそのＣ−Ｃ線断面図。
よびそのＣ−Ｃ線断面図。
【図４】図３の一部拡大図およびそのＤ−Ｄ線断面図。
１ ウェーハ
２ 半導体集積回路
３ 溝
Claims (2)
- 【請求項１】 ウェーハ上に半導体集積回路チップを区
画する溝を形成し、この溝によって区画された領域内に
半導体集積回路を形成した後、上記溝に沿って半導体集
積回路チップをダイシングすることを特徴とする半導体
集積回路チップの製造方法。 - 【請求項２】 ウェーハ上に半導体集積回路を形成し、
この半導体集積回路を区画する溝を形成した後、この溝
に沿って半導体集積回路チップをダイシングすることを
特徴とする半導体集積回路チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17978291A JP3174918B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路チップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17978291A JP3174918B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529454A true JPH0529454A (ja) | 1993-02-05 |
| JP3174918B2 JP3174918B2 (ja) | 2001-06-11 |
Family
ID=16071800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17978291A Expired - Fee Related JP3174918B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体集積回路チップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3174918B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1870945A1 (en) * | 2005-04-15 | 2007-12-26 | Lattice Power (Jiangxi) Corporation | METHOD OF FABRICATING InGaAlN FILM AND LIGHT-EMITTING DEVICE ON A SILICON SUBSTRATE |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197836A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6214440A (ja) * | 1985-07-12 | 1987-01-23 | Mitsubishi Electric Corp | 半導体ウエハ及びその分割方法 |
| JPS62224946A (ja) * | 1986-03-27 | 1987-10-02 | Oki Electric Ind Co Ltd | 半導体基体の製造方法 |
| JPS6376451A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | 化合物半導体結晶基板の製造方法 |
-
1991
- 1991-07-19 JP JP17978291A patent/JP3174918B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197836A (en) * | 1981-05-29 | 1982-12-04 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6214440A (ja) * | 1985-07-12 | 1987-01-23 | Mitsubishi Electric Corp | 半導体ウエハ及びその分割方法 |
| JPS62224946A (ja) * | 1986-03-27 | 1987-10-02 | Oki Electric Ind Co Ltd | 半導体基体の製造方法 |
| JPS6376451A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | 化合物半導体結晶基板の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1870945A1 (en) * | 2005-04-15 | 2007-12-26 | Lattice Power (Jiangxi) Corporation | METHOD OF FABRICATING InGaAlN FILM AND LIGHT-EMITTING DEVICE ON A SILICON SUBSTRATE |
| EP1870945A4 (en) * | 2005-04-15 | 2013-09-11 | Lattice Power Jiangxi Corp | METHOD FOR PRODUCING AN INGAALN FILM AND LIGHT-EMITTING COMPONENT ON A SILICON SUBSTRATE |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3174918B2 (ja) | 2001-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |