JPH05274068A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 親基板に対する複数の子基板の実装有無を判
断できるようにする。 【構成】 子基板２が接続されると、親基板１に設定さ
れているスロット信号がデコーダ２２の入力に接続され
る。子基板２はスロットと同数のゲート手段２０，２１
を有する。ＣＰＵ１０からのセレクト信号ＳＥＬでデコ
ーダ２２はイネーブルとなる。その結果、前記スロット
信号に対応して出力ライン２３，２４の一方がアクティ
ブとなる。このアクティブなラインが接続されているゲ
ート手段がオープンとなり、ゲート手段の入力データが
データバス３の予定ビットに現れる。スロット毎にアク
ティブなラインは異なるので、ＣＰＵ１０は１回のリー
ド動作で、各スロットに対する子基板の実装有無を判定
できる。子基板の種類やスロット別にデータバスを割付
ければ、実装されている子基板の種類も判定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関するも
のであり、特に、ＣＰＵを有する親基板と、この親基板
に対して着脱自在な子基板とから構成される情報処理装
置において、前記子基板の実装の有無を判別できる手段
を有する情報処理装置に関する。

【０００２】

【従来の技術】ＣＰＵを搭載した親基板と、この親基板
に対して着脱自在な子基板とから構成される情報処理装
置において、前記子基板が実装されているか否かを検知
できる手段を備えた画像記録装置が特開平２−１９３２
１７号公報に記載されている。この画像記録装置では、
子基板の種類を示す情報が格納されたＲＯＭを子基板に
実装し、親基板のＣＰＵがこのＲＯＭの内容を読むこと
によって子基板が実装されているか否かを判断するよう
にしている。

【０００３】さらに、この画像記録装置では、子基板内
で信号線を接地すると共に、親基板には、前記信号線に
対応する信号線をプルアップしたＩ／Ｏポートを設け、
親基板のＣＰＵは前記Ｉ／Ｏポートを通して前記信号線
を監視することにより、子基板の種類および実装の有無
を判断するようにしている。

【０００４】また、特開昭５９−１１２５８８号公報に
は、複数のスロットに子基板が接続される場合における
実装有無を判断する実装スロット読取方式が記載されて
いる。この読取方式では、親基板から子基板に対してス
ロット信号を与え、子基板では親基板から供給された信
号を読取り、子基板自身が誤って別スロット位置に実装
されていないかどうかを判断するようにしている。そし
て、この判断のために、子基板のそれぞれにＣＰＵを設
けている。また、各子基板にＣＰＵを設ける代わりに、
子基板に比較手段を設け、その比較結果によって親基板
が子基板の実装の有無を判断するようにしている。

【０００５】

【発明が解決しようとする課題】上記の従来装置や方式
では次のような問題点があった。まず、前記画像記録装
置のうち、ＲＯＭに子基板の情報を格納する装置では、
ＲＯＭは高価であり、これを子基板の種類および実装の
有無を検知するための手段として使用することはコスト
との面からみて適当ではない。

【０００６】さらに、前記画像記録装置では、親基板に
子基板を接続するスロットが単一の場合しか考慮されて
おらず、複数のどのスロットにどの種類の子基板が実装
されているかを検知することはできなかった。

【０００７】また、後者の公報に記載されているスロッ
ト読取方式は、複数のスロットを対象とする方式であ
る。しかしながら、子基板にＣＰＵを設けるか、比較手
段を設けるかして親基板および子基板間で通信を行い、
この通信結果に基づいて子基板の実装有無を判断してい
るので、構成が複雑であるという問題点があった。

【０００８】本発明の目的は、上記の問題点を解消し、
高価なＲＯＭや親基板および子基板間での専用の通信手
段を用いることなく、親基板のＣＰＵで通常のリード動
作を行うことによって子基板の実装有無が判断できる情
報処理装置を提供することにある。

【０００９】

【課題を解決するための手段】上記の課題を解決し、目
的を達成するための本発明は、子基板を接続するスロッ
トの数と同数だけ子基板に搭載され、入力側には予定の
電位が接続され、出力側はデータバスの予定ビットに接
続されたゲート手段と、各スロットに対応させて親基板
に設定された１組のスロット信号を入力とし、かつ親基
板から供給される１つのセレクト信号に応答して前記ス
ロット信号を出力し、この出力信号によって前記ゲート
手段のうち各スロット信号に対応した予定のゲート手段
を開放する手段と、前記データバス上の予定ビットのデ
ータに基づいて子基板の実装有無を検知する手段とを具
備した点に第１の特徴がある。

【００１０】また、本発明は、前記ゲート手段の出力側
は、子基板の種類およびスロットに応じて割付けられた
データバスの予定ビットに接続され、子基板の実装有無
を、子基板の種類およびスロットに対応するように割付
けられた前記データバス上のデータに基づいて検知する
ように構成した点に第２の特徴がある。

【００１１】さらに、本発明は、入力側には子基板の種
類に対応する基板情報を表わす予定の電位が接続され、
出力側はスロットに応じて割付けられたデータバスの予
定ビットに接続されたゲート手段群と、各スロットに対
応させて親基板に設定された１組のスロット信号を入力
とし、かつ親基板から供給される１つのセレクト信号に
応答して前記スロット信号を出力し、この出力信号によ
って前記ゲート手段群のうち各スロット信号に対応した
予定のゲート手段群を開放する手段と、スロットに対応
するように割付けられた前記データバス上の、前記基板
情報を表わすデータ有無に基づいて予定種類の子基板の
実装有無を検知する手段とを具備した点に第３の特徴が
ある。

【００１２】

【作用】上記の特徴を有する本発明によれば、あらかじ
めスロットや子基板の種類が割付けられたデータバスの
予定ビットのデータが、予定のデータと対応関係にある
か否かによって、子基板が実装されているかどうか、お
よびどの種類の子基板が実装されているかどうかが検知
される。

【００１３】そして、上記検知動作は、ＣＰＵによる１
回のリード動作によって実行することができる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の第１実施例であり、親基板および
子基板の接続を示す回路図である。同図において、親基
板１にはＣＰＵ１０と、該ＣＰＵ１０のアドレスバスお
よびその他の必要な信号線をデコードするデコーダ１１
とが搭載されている。親基板１は子基板を接続するため
のスロット５，６を有する。親基板１には、スロット５
および６に接続されるそれぞれ２ビットのスロット信号
が設定される。このスロット信号を設定するため、スロ
ット５では２ビットを接地し、スロット６では１ビット
を接地し、別の１ビットを電源Ｖccに接続している。す
なわち、スロット５に対応してスロット信号（００）が
設定され、スロット６に対応してスロット信号（１０）
が設定されている。

【００１５】スロット５，６を介して親基板１と接続さ
れている子基板２には、ゲート手段として３ステートバ
ッファ２０，２１が設けられている。３ステートバッフ
ァ２０，２１の入力側は、それぞれプルダウンされてお
り、出力側はデータバス３に接続され、出力信号が該デ
ータバス３の予定のビットに結合される。例えば、デー
タバス３が８ビットの場合、１ビット目には３ステート
バッファ２０が、２ビット目には３ステートバッファ２
１の出力を結合する。

【００１６】さらに、子基板２には、３ステートバッフ
ァ２０，２１のゲートを開くゲート開放信号を出力する
デコーダ２２が設けられる。該デコーダ２２のコントロ
ール端子には前記親基板１のデコーダ１１から出力され
るセレクト信号ＳＥＬが接続されている。

【００１７】デコーダ２２の出力ラインのうち一方のラ
イン２３はスロット信号（００）でアクティブ状態とな
り、他方のライン２４はスロット信号（１０）でアクテ
ィブ状態となる。前記出力ライン２３，２４はそれぞれ
３ステートバッファ２０，２１に接続される。

【００１８】以上の構成により、親基板１のデコーダ１
１はＣＰＵ１０から供給される信号に基づいてセレクト
信号ＳＥＬを出力する。ここで子基板２が接続されてい
れば、セレクト信号ＳＥＬは、スロット５，６を介して
子基板２のデコーダ２２のコントロール端子に入力され
る。このセレクト信号ＳＥＬによってデコーダ２２はイ
ネーブル状態になり、ライン１２，１３および１４，１
５を介して接続されている前記スロット信号がデコーダ
２２の出力側に現れる。

【００１９】上述のように、スロット信号（００）によ
ってライン２３上のゲート開放信号はアクティブにな
り、スロット信号（１０）によってライン２４上のゲー
ト開放信号はアクティブになるので、スロット５に装着
されている子基板２の３ステートバッファ２０のゲート
が開いて該３ステートバッファ２０の入力信号“０”が
データバス３の１ビット目に出力される。同時に、スロ
ット６に装着されている子基板２の３ステートバッファ
２１のゲートが開いて該３ステートバッファ２１の入力
信号“０”がデータバス３の２ビット目に出力される。

【００２０】こうして子基板２がスロット５，６に挿入
されていれば、データバス３上のデータは１１１１１１
００（バス幅＝８ビットの場合）となる。ＣＰＵ１１
は、リード動作を行ってこのデータを取込む。そして、
１，２ビット目のデータが共に“０”であることから、
スロット５および６に子基板２が接続されていることを
認識する。

【００２１】このように本実施例では、ＣＰＵ１１によ
る１回のリード動作によって、複数のスロットのどこに
子基板２が接続されているかを判定できる。本実施例で
は、データバス３の１ビット目および２ビット目に、そ
れぞれスロット５，６を対応させたが、データバス幅を
すべて使用すれば、バス幅が８ビットの場合、８つのス
ロットについて、その実装有無を判定できる。

【００２２】なお、本実施例では、３ステートバッファ
２０，２１の入力側を接地している例を示したが、これ
はデータバス３がプルアップされている場合を想定して
いる。したがって、データバス３がプルダウンされてい
る場合は、３ステートバッファ２０，２１の入力側は、
データバス３の電位とは逆になるように電源に接続（プ
ルアップ）する。

【００２３】次に本発明の第２実施例を説明する。該第
２実施例は、複数のスロットに対する複数種類の子基板
の実装有無を判断する場合である。この場合には、ま
ず、子基板の種類数とスロット数との積がデータバスの
ビット数以内であることを前提とする。

【００２４】第２実施例では、データバスのビットを図
５のように分割し、子基板の種類およびスロット番号を
対応させた。図５においてデータバスの幅が１６ビット
であり、スロット数は４つ、子基板の種類は４種類であ
る。同図のように、データバスのビットＤ０〜Ｄ１５の
うち、ビットＤ０〜Ｄ３を種類Ａの子基板に、ビットＤ
４〜Ｄ７を種類Ｂの子基板に、ビットＤ８〜Ｄ１１を種
類Ｃの子基板に、ビットＤ１２〜Ｄ１５を種類Ｄの子基
板に、それぞれ割付けた。そして、各子基板に割付けら
れた４ビットは、それぞれスロット＃１〜＃４に割付け
ている。

【００２５】このように割付けられたデータバス上のデ
ータをＣＰＵが読取ることによって、スロット＃１〜＃
４のどれにどの種類の子基板が接続されているか否かを
判断する。例えば、データバスがプルアップされてい
て、ビットＤ０〜Ｄ３が（１０１０）の場合には、子基
板Ａがスロット＃１とスロット＃３とに接続されている
と判定する。

【００２６】上述の判定を行うための、具体的な回路例
を図２に示す。同図において図１と同符号は同一または
同等部分を示す。同図において、種類Ａの子基板７がス
ロット＃１に、種類Ｃの子基板８がスロット＃２に、そ
れぞれ接続されている。なお、この第２実施例では、ス
ロット＃１，＃２のほか、部分的に図示されているスロ
ット＃３および図示しないスロット＃４が設けられてお
り、それぞれ子基板が接続されるが、説明はスロット＃
１，＃２に接続される部分についてのみ詳細に行う。

【００２７】子基板７に設けられている３ステートバッ
ファ７０，７１，７２，７３は、その出力がデータバス
３のビットＤ０〜Ｄ３に結合される。また、子基板８に
設けられている３ステートバッファ８０，８１，８２，
８３は、その出力がデータバス３のビットＤ８〜Ｄ１１
に結合される。

【００２８】子基板７，８に設けられているデコーダ７
４，８４には、親基板１に設定されているスロット信号
が接続される。デコーダ７４は、デコーダ１１からコン
トロール端子に供給されるセレクト信号ＳＥＬに応答
し、出力ライン７５，７６，７７，７８のうちスロット
信号に対応するラインをアクティブ状態にする。同様
に、デコーダ８４は、デコーダ１１からコントロール端
子に供給されるセレクト信号ＳＥＬに応答し、出力ライ
ン８５，８６，８７，８８のうちスロット信号に対応す
るラインをアクティブ状態にする。

【００２９】子基板７が親基板１のスロット＃１に接続
されると、デコーダ７４にはスロット信号（００）が接
続され、出力ライン７５がアクティブになる。その結
果、３ステートバッファ７０が開放され、その出力
“０”がデータバス３のビットＤ０に与えられる。子基
板７の、その他の３ステートバッファ７１，７２，７３
は開放されないので、データバス３のビットＤ１〜Ｄ３
はデータバス３のプルアップ状態、すなわちデータ
“１”に維持される。

【００３０】同時に、親基板１のスロット＃２に接続さ
れている子基板８のデコーダ８４にはスロット信号（０
１）が接続され、出力ライン８６がアクティブになる。
その結果、３ステートバッファ８１が開放され、その出
力“０”がデータバス３のビットＤ９に与えられる。子
基板８の、その他の３ステートバッファ８０，８２，８
３は開放されないので、データバス３のビットＤ８，Ｄ
１０，Ｄ１１はデータ“１”に維持される。

【００３１】同様に、部分が図示されているスロット＃
３に種類Ａの子基板が接続され、図示しないスロット＃
４に種類Ｄの子基板が接続されると、各子基板のデコー
ダは、スロット＃３に与えられたスロット信号（１
０）、およびスロット＃４に与えられたスロット信号
（１１）に対応する出力ラインをそれぞれアクティブに
する。その結果、データバス３のビットＤ２にデータ
“０”が出力され、データバス３のビットＤ１５にデー
タ“０”が出力される。

【００３２】こうして、スロット＃１および＃３には種
類Ａの子基板が接続されているので、ビットＤ０〜Ｄ３
のデータは（０１０１）となり、スロット＃２には種類
Ｃの子基板が接続されているので、ビットＤ８〜Ｄ１１
のデータは（１０１１）となり、スロット＃４には種類
Ｄの子基板が接続されているのでビットＤ１２〜Ｄ１５
のデータは（１１１０）となる。また、種類Ｂの子基板
は接続されていないので、ビットＤ４〜Ｄ７のデータは
（１１１１）になる。

【００３３】スロット＃１と＃３に種類Ａの子基板、ス
ロット＃２に種類Ｃの子基板、スロット＃４に種類Ｄの
子基板が接続されている場合のデータバス３の各ビット
のデータは、図６のようになる。

【００３４】データバス３に現れた図６のようなデータ
をＣＰＵ１０で読取り、予め各種類の子基板および各ス
ロットに割付けられたビットのデータが“１”か“０”
かを判定することによって子基板種類別、スロット別の
実装状態を検知できる。

【００３５】次に、本発明の第３実施例を説明する。第
２実施例では、スロットが４つの場合には、子基板の種
類は４つ以内に限定された。この第３実施例では、子基
板の種類がさらに多い場合に対応できるようにしてい
る。図７に示すように、１６ビットのデータバスをスロ
ットの数に分割し、その分割されたビット数のデータに
基づいて子基板の種類を判定するようにした。すなわ
ち、スロットが４つ設けられている場合には、子基板の
種類は４ビットで表わすことができる。

【００３６】例えば、種類Ａの子基板の基板情報を（０
０００）、種類Ｂの子基板の基板情報を（０００１）、
種類Ｃの子基板の基板情報を（００１０）、種類Ｄの子
基板の基板情報を（００１１）というように設定してお
く。

【００３７】前記基板情報は図３に示した回路によって
設定される。図３（ａ）は種類Ａの子基板の要部を示
し、図３（ｂ）は種類Ｂの子基板の要部を示す。同図に
おいて、デコーダ１００は、第２実施例と同様の機能を
有する。３ステートバッファ群ａ〜ｄ，ｅ〜ｈは、それ
ぞれ４つの３ステートバッファからなる群を示す。そし
て、それぞれの３ステートバッファ群には、各子基板の
基板情報を示す入力が接続されている。

【００３８】種類Ａの子基板の基板情報は、（０００
０）なので、３ステートバッファ群ａ〜ｄの入力側はす
べて接地される。また、種類Ｂの基板情報は（０００
１）なので、３ステートバッファ群ｅ〜ｈの１ビット目
に対応する３ステートバッファのみの入力側が電源に接
続され、他のビットに対応する３ステートバッファのみ
の入力側は接地される。

【００３９】３ステートバッファ群ａ，ｅはデータバス
３のビットＤ０〜Ｄ３に、ｂ，ｆはデータバス３のビッ
トＤ４〜Ｄ７に、ｃ，ｇはデータバス３のビットＤ８〜
Ｄ１１に、ｄ，ｈはデータバス３のビットＤ１２〜Ｄ１
５に接続される。

【００４０】したがって、種類Ａの子基板７がスロット
＃１に接続され、種類Ｂの子基板８がスロット＃２に接
続されていると、親基板からセレクト信号ＳＥＬが供給
されると、スロット信号（００），（０１）によってそ
れぞれ子基板７の３ステートバッファ群ａ、および子基
板８の３ステートバッファ群ｆが開放され、データバス
３に基板情報が出力される。すなわち、ビットＤ０〜Ｄ
３は（００００）となり、ビットＤ４〜Ｄ７は（０００
１）となる。

【００４１】同様に、スロット＃３に種類Ｃの子基板が
接続され、スロット＃４に種類Ｄの子基板が接続されて
いれば、ビットＤ８〜Ｄ１１は（００１０）となり、ビ
ットＤ１２〜Ｄ１５は（００１１）となる。すなわち、
データバス３の各ビットのデータは、図８のようにな
る。

【００４２】スロットに子基板が接続されていない場合
は、そのスロットに割付けられているビットデータは
（１１１１）となる。なお、これは、データバス３がプ
ルアップされている場合であって、データバスがプルダ
ウンされている場合に、子基板が接続されていないスロ
ットのビットデータは（００００）になる。

【００４３】したがって、データバス３がプルアップさ
れている場合には、データ（１１１１）は基板情報とし
て使用できないし、データバス３がプルダウンされてい
る場合には、データ（００００）は基板情報として使用
できない。図３に示した例では、データバス３がプルア
ップされている。

【００４４】データバス３に現れた図８のようなデータ
をＣＰＵ１０で読取り、予め各スロットに割付けられた
４ビットのデータを予定の基板情報と比較することによ
ってどの種類の子基板がどのスロットに実装されている
か否かを検知できる。

【００４５】以上の各実施例では、親基板に子基板が直
接接続される場合について説明したが、親基板および子
基板間に第３の基板すなわち中継基板が存在する場合
も、同様にして子基板の実装状態を検知できる。

【００４６】図４には、親基板に、中継基板を介して子
基板が接続されている例を示し、図１と同符号は同一ま
たは同等部分を示す。

【００４７】同図において、中継基板Ｍには２つのスロ
ット５，６が設けられ、親基板１に対し、中継基板Ｍを
介して子基板２，２が接続されている。この実施例で
も、子基板２，２が、中継基板Ｍに実装されているか否
かの判断は、第１実施例と同様に行う。すなわちスロッ
ト信号に対応してデコーダ２２の出力ライン２３，２４
のいずれか一方がアクティブ状態になり、３ステートバ
ッファ２０，２１が開かれ、予定の入力信号がデータバ
ス３に出力される。そして、このデータバスの情報をＣ
ＰＵ１０で読取ることによって子基板２，２の実装有無
を判断する。

【００４８】なお、この第４実施例では、基板の種類が
１つの場合の例、すなわち第１実施例の変形例を示して
いるが、第２および第３実施例も同様に変形できる。

【００４９】以上説明したように、本実施例では、親基
板に搭載されたＣＰＵによる通常のリード動作を１回だ
け行うことによって複数のスロットを対象として子基板
の実装の有無を判断できるきるようにした。

【００５０】本実施例では、基板情報を出力するか否か
の決定を３ステートバッファの動作によって行うように
したが、このバッファに代えてトランジスタを設けても
よい。そして、デコーダから出力される信号ＳＥＬをこ
のトランジスタのベースに与えるようにすれば、本実施
例と同様の効果が得られる。

【００５１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ＣＰＵによる通常のリード動作を１回行って
データバスにのった基板情報を読取ることにより、特別
な通信手段を用いることなく、複数のスロットのどの位
置に子基板が挿入されているかを判断できる。また、同
様にして挿入されている複数種類の子基板の種類を判別
できる。

【００５２】本発明では、スロットが多数あっても子基
板の実装有無判断のためのセレクト信号は１つだけ、す
なわち１スロット分だけ発生すればよいので、そのため
のアドレス空間を節約できる。

【図面の簡単な説明】

【図１】 本発明の第１実施例を示す親基板および子基
板の接続図である。

【図２】 本発明の第２実施例を示す親基板および子基
板の接続図である。

【図３】 本発明の第３実施例を示す親基板および子基
板の接続図である。

【図４】 本発明の第４実施例を示す親基板および子基
板の接続図である。

【図５】 第２実施例におけるデータバスの割付け例を
示す図である。

【図６】 第２実施例におけるデータバス上のデータの
例を示す図である。

【図７】 第３実施例におけるデータバスの割付け例を
示す図である。

【図８】 第３実施例におけるデータバス上のデータの
例を示す図である。

【符号の説明】

１…親基板、 ２，７，８…子基板、 ３…データバ
ス、 １０…ＣＰＵ、 １１，２２，７４，８４…デコ
ーダ、 ２０，２１，７０，７１，７２，７３，８０，
８１，８２，８３…３ステートバッファ、 ａ，ｂ，
ｃ，ｄ，ｅ，ｆ，ｇ，ｈ…３ステートバッファ群

Claims (3)

【特許請求の範囲】
1. 【請求項１】 親基板に対し、直接または中継基板を介
   して複数の子基板を接続できる情報処理装置において、 子基板を接続するスロットの数と同数だけ子基板に搭載
   され、入力側には予定の電位が接続され、出力側はデー
   タバスの予定ビットに接続されたゲート手段と、 各ス
   ロットに対応させて親基板に設定された１組のスロット
   信号を入力とし、かつ親基板から供給される１つのセレ
   クト信号に応答して前記スロット信号を出力し、この出
   力信号によって前記ゲート手段のうち各スロット信号に
   対応した予定のゲート手段を開放する手段と、 前記データバス上の予定ビットのデータに基づいて子基
   板の実装有無を検知する手段とを具備したことを特徴と
   する情報処理装置。
2. 【請求項２】 親基板に対し、直接または中継基板を介
   して複数の子基板を接続できる情報処理装置において、 子基板を接続するスロットの数と同数だけ子基板に搭載
   され、入力側には予定の電位が接続され、出力側は、子
   基板の種類およびスロットに応じて割付けられたデータ
   バスの予定ビットに接続されたゲート手段と、 各スロットに対応させて親基板に設定された１組のスロ
   ット信号を入力とし、かつ親基板から供給される１つの
   セレクト信号に応答して前記スロット信号を出力し、こ
   の出力信号によって前記ゲート手段のうち各スロット信
   号に対応した予定のゲート手段を開放する手段と、 子基板の種類およびスロットに対応するように割付けら
   れた前記データバス上のデータに基づいて子基板の実装
   有無を検知する手段とを具備したことを特徴とする情報
   処理装置。
3. 【請求項３】 親基板に対し、直接または中継基板を介
   して複数の子基板を接続できる情報処理装置において、 子基板を接続するスロットの数と同数だけ子基板に搭載
   され、入力側には子基板の種類に対応する基板情報を表
   わす予定の電位が接続され、出力側は、スロットに応じ
   て割付けられたデータバスの予定ビットに接続されたゲ
   ート手段群と、 各スロットに対応させて親基板に設定された１組のスロ
   ット信号を入力とし、かつ親基板から供給される１つの
   セレクト信号に応答して前記スロット信号を出力し、こ
   の出力信号によって前記ゲート手段群のうち各スロット
   信号に対応した予定のゲート手段群を開放する手段と、 スロットに対応するように割付けられた前記データバス
   上の、前記基板情報を表わすデータ有無に基づいて予定
   種類の子基板の実装有無を検知する手段とを具備したこ
   とを特徴とする情報処理装置。