JPH05270057A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【目的】複数の記録素子により構成された画像形成装置
において、各記録素子のばらつきを抑えるように画像信
号を補正することにより画像の劣化を低減し、高画質を
得ることを可能とする。 【構成】画像出力をする際には、補正値メモリ１４，デ
コーダ１５に共通入力されているアドレスカウンタ１２
の下位ビツトにより、補正値メモリ１４は制御回路３ａ
〜３ｎに与えるべき補正データのフレームをデータバス
２０に出力する。また同時にビデオＲＡＭ１０は制御回
路３ａ〜３ｎに与えるべきビデオデータのフレームをデ
ータバス１７に出力する。加算回路１８で各読出しビデ
オデータに各読出し補正データを加算して補正し、補正
されたビデオデータはデータバス１９を介してドット出
力素子を時間駆動制御する制御回路３ａ〜３ｎに共通に
与えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の記録素子を用いて
画像形成を行うための画像形成装置に関するものであ
る。

【０００２】

【従来の技術】ドツト表現形式の出力像を得るプリンタ
ヘツドには種々のものがある。具体例を上げればワイヤ
ドツトプリンタヘツド、静電プリンタヘツド、インクジ
エツトプリンタヘツド、サーマルプリンタヘツド、ＬＥ
Ｄアレイプリンタヘツド等である。中でもＬＥＤをドツ
ト発生素子として１mm当り８〜数十個並べたＬＥＤアレ
イプリンタヘツドは極めて高い分解能が得られることか
ら近年注目されている。これを従来の電子写真式複写機
の光学走査機構に替えて用いれば、一直線上に並んだＬ
ＥＤをビデオ信号に従つて選択点灯させ、これにほぼ面
接する感光体表面に潜像を形成し、更に現像工程と用紙
への転写の工程を経て可視像を得るところのプリンタ装
置を構成することができる。この様なプリンタ装置では
帯電条件やトナーを変えることによつて、ＬＥＤが点灯
した部位を黒い可視像とすることも、又は白い可視像と
することも可能であることが知られている。

【０００３】

【発明が解決しようとする課題】しかしながら、ドツト
表現形式の出力装置は画像を多数のドツト出力画素の組
合せによつて表現するものであるから、高解像度画像出
力を得ようとすればいきおいドツト出力素子の数が増大
する。

【０００４】そして、ドット出力素子の数が多くなれば
なるほど前記ドット出力素子のばらつきによる形成画像
の濃淡のむらが発生し、最終的に得られる形成画像が劣
化してしまうという問題が生じる。

【０００５】更には、かかるドット出力素子自体のばら
つきが小さくても、ドット出力素子を含む記録系のばら
つきによって、得られる画像のばらつきが生じ、やはり
画像の劣化を引き起こすという問題が生じる。

【０００６】本発明は上記の問題点に鑑みてなされたも
のであり、複数の記録素子により構成された画像形成装
置において、各記録素子のばらつきを抑えるように画像
信号を補正することにより画像の劣化を低減し、高画質
を得ることが可能でしかも簡単な構成の画像形成装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めの本発明による画像形成装置は、以下の構成を備え
る。即ち、与えられた画像信号に応じて順次駆動される
複数の記録素子を含む記録手段（実施例では図１の１ａ
〜１ｎに相当する）と、前記複数の記録素子のばらつき
を補正すべく複数の補正係数を記録する記憶手段（実施
例では図４の補正値メモリ１４に相当する）と、前記複
数の記録素子の順次駆動に同期して前記記憶手段から前
記補正係数を順次読み出す読み出し手段（実施例では図
４のアドレスカウンタ１２に相当する）と、前記読み出
し手段により読み出された補正係数に基づいて前記記録
手段の駆動を制御する制御手段（実施例では図４の加算
回路１８に相当する）と、を備える。

【０００８】

【作用】上述の構成により、可視画像の形成を行う複数
の記録素子の各々のばらつきを補正するための補正係数
を記憶手段により記憶しておき、該複数の記録素子の順
次駆動に同期して該記録手段より読み出される補正係数
に基づいて各記録素子の駆動を制御する。このため、各
記録素子毎のばらつきが補正され、高画質な画像形成を
行うことが可能となる。

【０００９】

【実施例】以下、図面に従つて本発明の一実施例を詳細
に説明する。

【００１０】図１は１実施例のプリンタヘツド駆動装置
のヘツド駆動部を示す回路図で、１ａ，１ｂ…１ｎはＬ
ＥＤアレイプリンタヘツド１に含まれるそれぞれのＬＥ
Ｄであり、これがプリンタドツトヘツドとして用いられ
る。ＬＥＤ１ａ，１ｂ…１ｎの電流制限用として抵抗Ｒ
ａ，Ｒｂ…Ｒｎを各ＬＥＤと直列に接続している。ドラ
ンジスタＴra，Ｔrb…Ｔrnは各ＬＥＤのドライバ回路を
構成し、夫々信号線２ａ，２ｂ…２ｎにある信号がＨＩ
レベルのときは導通してＬＥＤを点灯させ、またＬＯレ
ベルのときはカツトオフしてＬＥＤを消灯させる。

【００１１】３ａ，３ｂ…３ｎはある初期値をロードし
てからクロツクパルス信号ＣＬＫに従つて計数値出力が
０になるまでカウントダウンするダウンカウンタ回路を
含み、該カウンタの計数値出力が０でない間は出力Ｑ
０，Ｑ１…ＱｎにＨＩレベルを出力し、計数値出力が０
になると以後の計数動作を止めて出力Ｑ０，Ｑ１…Ｑｎ
にＬＯレベルを出力するヘツド駆動時間制御回路（以下
制御回路という）である。そして、各出力Ｑ０，Ｑ１…
Ｑｎは信号線２ａ，２ｂ…２ｎを介して各ドライバ回路
のヘツド駆動時間を制御する。制御回路３ａ，３ｂ…３
ｎへの初期値の設定は、それぞれの入力データ信号Ｄ０
０，Ｄ０１，Ｄ１０，Ｄ１１…Ｄｎ０，Ｄｎ１の重み付
きの値が、ロード信号ＬＤがＨＩレベルのときのクロツ
クパルスＣＬＫの立ち上がりのタイミングでセツトされ
る。

【００１２】このような制御回路の１例の構成は図３の
回路図に示されている。ここでは制御回路３ｎについて
示すが、他の回路も同一である。図において、３０１は
カウントダウンモードで動作するように設定したカウン
タ、３０２〜３０４はＯＲゲート、３０５，３０６はイ
ンバータである。カウンタ３０１に初期値がロードされ
ると、設定値が０でない限りは、出力端子ＱＡ〜ＱＢの
何れかにＨＩレベルが出力される。この状態でＯＲゲー
ト３０４の出力はＨＩレべルであり制御回路３ｎの出力
ＱｎにＨＩレベルを出力する。また同時にこの状態で、
ＯＲゲート３０４の出力はインバータ３０５を介して反
転されてカウンタ３０１のカウント付勢端子Ｔを計数可
能状態に付勢している。初期設定のタイミングにはＨＩ
レベルであつたロード信号ＬＤは次のクロツクパルス信
号ＣＬＫの入力前にはＬＯレベルに反転する。従つてイ
ンバータ３０６を介して入力されるＨＩレベルの信号は
カウンタ３０１のロード端子ＬＤを消勢する。

【００１３】この状態で引き続きクロツクパルス信号Ｃ
ＬＫが入力されれば、その立ち上りのたびに計数値出力
をカウントダウンし、やがて計数値出力が０に達すれば
制御回路３ｎの出力ＱｎにＬＯレベルを出力する。この
ときカウンタ３０１のカウント付勢端子Ｔはインバータ
３０５の出力によつて消勢されるから、それ以後のカウ
ントダウン動作は行われない。従つて回路３ｎの出力Ｑ
ｎは次の初期設定の行われるタイミングで０以外の値が
設定されるまでＬＯレベルを保持する。

【００１４】尚、実施例に用いた制御回路はたとえば図
３に付記する如く、市販されているＴＩ社の論理回路素
子を組み合せて構成できることも示した。勿論、図３の
制御回路に替えて他の回路で同様の制御を行うことが可
能である。例えば、周知のワンシヨツト回路の時定数を
可変制御するために複数の抵抗体を時定数決定回路に並
列に設け、入力データ信号Ｄｎ０，Ｄｎ１…に連動する
スイツチ手段でもつてこれら抵抗体回路を個別に開放、
閉成制御する構成、あるいは複数の抵抗体を時定数決定
回路に直列に設けこれらを個別に短絡制御するような構
成でもよい。このように制御回路は所定のタイミングで
トリガされかつ、出力信号Ｑｎの駆動信号レベル（又は
駆動しないための信号レベル）が入力データ信号によつ
て可変に制御できるものであればどのような構成でもよ
い。

【００１５】図１の構成から成る回路の動作タイミング
チヤートを図２に示す。ここで各ＬＥＤのドライブ方式
は同一なので、制御回路３ｎを例にとつて動作タイミン
グを説明する。クロツクパルス信号ＣＬＫの波形を示
し、このクロツク４周期ごとに１つのドツト画素を形成
する場合を示した。勿論この周期は４クロツクに制限さ
れるものではない。そしてｎ番目のＬＥＤがドツト画素
を形成する場合の各周期と時系列にそつた順番をドツト
画素番号ｎ１〜ｎ４で示した。初期設定のための入力デ
ータ信号はＤｎ０，Ｄｎ１について示されている。ここ
でＤｎ０は下位の重みを持つ信号であり、またＤｎ１は
上位の重みを持つ信号とする。制御回路３ｎにはロード
信号ＬＤがＨＩレベルのときにクロツクパルス信号ＣＬ
Ｋの立ち上りで入力データ信号Ｄｎ０，Ｄｎ１がロード
される。つまり初期設定である。

【００１６】実施例ではカウンタ３０１を２進ダウンカ
ウンタとしたので、図の最初の初期設定値は３となる。
この値が０以外であるので出力ＱｎはＨＩレベルを出力
する。以後はクロツクパルス信号ＣＬＫの立ち上がりの
たびにカウントダウンし、計数値出力が０になつたとき
にカウント動作を終了し、出力ＱｎにはＬＯレベルを出
力する。したがつて時間３Ｔの間出力ＱｎはＨＩレベル
となりＬＥＤ１ｎはクロツクパルス信号ＣＬＫの３周期
分点灯する。ドツト画素番号ｎ２のタイミングでは初期
設定値が２となり、同様の動作によつて時間２Ｔすなわ
ち２周期分ＬＥＤ１ｎが点灯する。またドツト画素番号
ｎ３のタイミングでは初期設定値が１となり、１周期分
ＬＥＤ１ｎが点灯する。さらにまたドツト画素番号ｎ４
のタイミングでは初期設定値が０であり、出力ＱｎはＨ
ＩレベルにはならないためＬＥＤ１ｎはその区間中全く
点灯しない。

【００１７】以上述べた如く実施例の構成は個々のＬＥ
Ｄに対してその点灯時間の最大のものを３Ｔとし、他に
２Ｔ，Ｔ及び点灯しない場合の４種の駆動時間制御を行
つた。実施例のＬＥＤアレイプリンタヘツド１は、例え
ば回転するドラムの周囲感光面上に感光による潜像を形
成させるように構成できる。そしてＬＥＤ１ａ〜１ｎの
並ぶ直線をドラムの回転軸と平行になるように配置すれ
ば、画像情報に従つて一直線上のＬＥＤ１ａ〜１ｎを一
勢駆動し、かつドラムの回転と同期させてこのような一
勢駆動を繰り返すことによつて一画面分の潜像を形成で
きる。

【００１８】具体的に言えば、図１において実施例の画
像情報はＬＥＤ１ａに対しては入力データ信号Ｄ００，
Ｄ０１の対であり、またＬＥＤ１ｂに対しては入力デー
タ信号Ｄ１０，Ｄ１１の対…及びＬＥＤ１ｎに対しては
入力データ信号Ｄｎ０，Ｄｎ１の対である。ドラムが定
速度回転している場合を想定すると、４クロツク周期中
になされるドラム感光面の移動は例えばＬＥＤ１ａに対
して所定の面積から成る感光面を割り当てることにな
る。これをほぼ矩形とすれば回転軸方向の１辺は隣接す
るＬＥＤ間でしきられる所定長の巾であり、また他の１
辺はクロツクパルス信号ＣＬＫの４周期分の時間内に移
動する感光面の移動距離によつて与えられる。こうして
与えられる所定の面積に対して、入力データ信号の値３
で点灯されたＬＥＤは、その面積の約７５％を露光し、
また入力データ信号の値２で点灯されたＬＥＤはその面
積の約５０％を露光する如く相対的に制御される。勿論
入力データ信号の値が０のときは何ら感光面を露光しな
い。

【００１９】このようにして得た露光面積比の異なる潜
像を現像して用紙に転写定着すれば、入力データ信号の
値が３のときに最も濃い黒で、また値が２，１のときに
その中間階調を、さらにまた値が０のときには白という
ように、結果の可視像を巨視的に見れば４階調から成る
画像が得られる効果があるというものである。

【００２０】実施例では２ビツトの入力データ信号の最
大値が３であることから、４周期のドツト画素出力期間
にＬＥＤの点灯しない空白の制御区間が必ず生じたが、
これはドツト画素の出力区間を３周期にすれば生じない
ことは自明である。すなわち、階調数−１のクロツクパ
ルス毎に初期化を行えば、空白をなくすことが可能とな
る。

【００２１】また実施例ではＬＥＤ１ａ〜１ｎが同時に
駆動制御される構成を示した。従つてロード信号ＬＤの
タイミングには画像データＤ００，Ｄ０１〜Ｄｎ０，Ｄ
ｎ１の全てが用意されている構成に対応する。しかるに
これに代わる他の方法を述べれば先ずロード信号ＬＤは
制御回路３ａ〜３ｎに対して共通とせず、例えば時系列
にそつて制御回路３ａ〜３ｎのロード端子ＬＤを順々に
個別に付勢するもので良い。いわゆるスキヤンニング制
御である。こうすることによつて個々の制御回路の初期
設定が付勢されるときに同期して対応する画像データが
読み出される共通の記憶手段を有し、該記憶手段出力の
共通画像データを順次取り込んでヘツドの駆動時間を個
別に制御する構成とすることができる。従つてＬＥＤ１
ａ〜１ｎはその発光の開始タイミングがスキヤニング駆
動され、かつその発光時間は個々に取り込んだ画像デー
タに従う。

【００２２】またドラムの感光面に潜像を形成する際に
ドラムの回転を断続制御させてもよい。つまりＬＥＤ１
ａ〜１ｎが露光制御しているときに感光ドラムは停止し
ており、当該行の露光が終了して後、次の行の露光が開
始される前に１行分進むような断続制御である。感光ド
ラムを停止させて露光をした場合はドツト画素の単位受
光面積全体が同時に露光するが、露光時間の差が結果と
して可視像に階調性を生ずるとするものである。感光体
表面を適当な照度で露光させたとき、露光量が時間の関
数（飽和しない範囲）として変化するような場合には、
結果の可視像に階調性を得ることができる。

【００２３】以上述べた如く実施例の説明ではプリンタ
ヘツドにＬＥＤアレイを用いた場合について述べたがド
ツト発生機構の活性化時間の長短により出力画素ドツト
の大きさや濃度をかえられるものなら何でも本発明に係
るプリンタヘツド駆動装置を用いて出力画像に階調性を
得ることができる。

【００２４】また上述実施例では画像データに相関する
時間巾信号がドツト出力素子を駆動する時間巾として用
いられたが、逆にドツト出力素子を駆動しない時間巾と
して用いられてもよい。これによつて例えば感光体に露
光した潜像が黒色の可視像にもあるいは白色の可視像に
も出力されるような場合に容易に対処できる。勿論オリ
ジナル画像データの補数をとつてこれを画像データとし
て用いる方法もある。本発明の時間巾信号がドツト出力
素子の駆動時間を制御することの意味は上述した駆動し
ない時間巾による駆動時間の制御あるいは補数画像デー
タに基づく駆動時間の制御も含むものである。

【００２５】さらにまた、本実施例に係るプリンタヘツ
ド駆動装置は、上述した如く出力像に積極的に階調性を
得る制御のみならず、各ドツト出力素子と受像部位の相
対的特性のばらつき（例えばＬＥＤ別の発光能力と感光
体面の露光特性の対応）を補正する制御を同時に行うこ
とができる。このような特性のばらつきは、例えば全て
のドツト出力素子に対して同一時間巾の駆動を行い、得
られた１画面分の可視像の濃淡のばらつきからその補正
値を求めることが可能である。これにより可視像の濃淡
のばらつきの補正ができる。この場合補正値は１画面分
について存在することになるが、特に複数のドツト出力
素子間に存するばらつきに起因するものが顕著であると
して扱うだけでも実際上の補正の効果は大きい。このよ
うな補正値はドツト出力素子数分存在することになり、
予め入力画像データにこの補正値を作用させておけばよ
い。

【００２６】具体的には、マイクロプロセツサ等に補正
値のテーブルを設けておき画像データにこの補正値を予
め加減算しておく方法がある。また高速性が要求される
のであれば、図４に示す方法がある。

【００２７】図はスキヤンニング方式を用いたプリンタ
ヘツド駆動装置の一実施例のブロツク図である。例えば
一画面分の画素データを記憶するビデオＲＡＭ１０には
外部からデータバス１１を介してビデオデータが書き込
まれる。ビデオＲＡＭのアドレスにはアドレスバス１６
を介してアドレスカウンタ１２から与えられるフルビツ
ト出力を用いる。アドレスカウンタ１２は、図示しない
が、上記ビデオデータの書込時にもあるいは後述するビ
デオデータの読出時にも制御線１３を介して同期、カウ
ントアツプ，リセツト制御される。

【００２８】次に画像出力をする際にはアドレスカウン
タ１２の下位ビツトが補正値メモリ１４，デコーダ１５
に共通入力されている。これによつてデコーダ１５は制
御回路３ａ〜３ｎのロード端子ＬＤを３ａから３ｎにむ
かつて順番に選択信号１５−１〜１５−ｎを出力する。
同時に補正値メモリ１４は制御回路３ａ〜３ｎに与える
べき補正データのフレームをデータバス２０に出力す
る。また同時にビデオＲＡＭ１０は制御回路３ａ〜３ｎ
に与えるべきビデオデータのフレームをデータバス１７
に出力する。補正値メモリでは制御回路３ａ〜３ｎにつ
いての１フレームの補正データが読み出されると再び最
初の番地からの同一のフレームの読み出しが繰り返され
るのに対して、ビデオＲＡＭ１０では１フレームごとに
上位ビツトが更新されて異なるビデオデータのフレーム
が出力される。１８は加算回路で各読出しビデオデータ
に各読出し補正データを加算する。

【００２９】勿論減算回路を用いて補正データを差し引
く構成としてもよいし、また乗除算回路を用いて補正デ
ータが補正倍率を与える如く構成してもよい。これによ
り、画像信号に対する補正が行われる。加算回路１８か
ら出力される補正されたビデオデータはデータバス１９
を介して制御回路３ａ〜３ｎに共通に与えられる。デコ
ータ１５の出力１５−１，１５−２…１５−ｎは補正さ
れたビデオ出力を個別に取り込むための選択付勢信号で
あり、補正されたビデオデータに従つて個別に初期設定
された制御回路３ａ〜３ｎは制御線２ａ〜２ｎを介して
ドツト出力素子を独立に時間駆動制御する。

【００３０】また補正値メモリ１４に外部から補正デー
タを書込み可能とすれば、補正データの修正が極めて容
易となり、使用によつて生ずるプリンタヘツド駆動特性
の変動にも容易に対処し得る。

【００３１】また１画面分の補正値について言えば、１
画面分の可視像を構成しているドツト画素の中に結果と
して不均一を生ずればその部位のドツト出力−受像特性
間に何らかのばらつきがあつたのであつて、その部位に
対応する駆動時間を制御すれば全体としての画質の改善
も計れるというものである。例えば１画面分の出力ドツ
ト画素に位置対応する補正値を全てメモリに記憶させて
も、その構成の経済性は損なわれるものではない。

【００３２】以上述べた如く上記実施例によれば、ドツ
ト出力素子毎に中間調を表出させる制御を簡単な構成で
可能とした。従つて中間調を有する高密度な画像を高速
で得られるところのドツトプリンタ装置を廉価に構成で
きる。２進画像データをそのままドツトヘツドの駆動時
間制御に変換する構成を用いれば、従来のフアクシミリ
や計算機アウトプツト装置に採用する際の整合性にも優
れる効果がある。

【００３３】また本実施例によれば、個々のドツト出力
素子に存する駆動特性のばらつきが容易に補正されるか
ら、特に中間調を有するようなドツト出力画像の画質も
改善されるという効果を有するものである。

【００３４】

【発明の効果】以上説明したように本発明の画像形成装
置によれば、複数の記録素子により構成された画像形成
装置において、簡単な構成で各記録素子のばらつきを抑
えるように画像信号を補正することにより画像の劣化を
低減し、高画質を得ることが可能となる。

【００３５】

【図面の簡単な説明】

【図１】実施例のプリンタヘツド駆動装置の回路構成例
を示す図である。

【図２】図１のプリンタヘツド駆動装置の動作を示すタ
イミングチヤートである。

【図３】カウンタ回路の１例を示す回路図である。

【図４】スキヤンニング方式による１実施例のプリンタ
ヘツド駆動装置を示すブロツク図である。

【符号の説明】

１ ＬＥＤアレイプリンタヘツド １ａ，１ｂ…１ｎ ＬＥＤ Ｒａ，Ｒｂ…Ｒｎ 電流制限抵抗 Ｔra，Ｔrb…Ｔrn トランジスタ ３ａ，３ｂ…３ｎ カウンタ回路 １０ ビデオＲＡＭ １１，１７，１９，２０ データバス １２ アドレスカウンタ １３ 制御線 １４ 補正値メモリ １５ デコーダ １６ アドレスバス １８ 加算回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/45 2/455 Ｈ０４Ｎ 1/23 １０３ Ａ 9186−5Ｃ 9110−2Ｃ Ｂ４１Ｊ 3/21 Ｌ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 与えられた画像信号に応じて順次駆動さ
   れる複数の記録素子を含む記録手段と、 前記複数の記録素子のばらつきを補正すべく複数の補正
   係数を記録する記憶手段と、 前記複数の記録素子の順次駆動に同期して前記記憶手段
   から前記補正係数を順次読み出す読み出し手段と、 前記読み出し手段により読み出された補正係数に基づい
   て前記記録手段の駆動を制御する制御手段と、 を備えることを特徴とする画像形成装置。