JPH05250200A - バス交絡回路 - Google Patents
バス交絡回路Info
- Publication number
- JPH05250200A JPH05250200A JP4085029A JP8502992A JPH05250200A JP H05250200 A JPH05250200 A JP H05250200A JP 4085029 A JP4085029 A JP 4085029A JP 8502992 A JP8502992 A JP 8502992A JP H05250200 A JPH05250200 A JP H05250200A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bus
- confounding
- bus3
- loop back
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Hardware Redundancy (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 各々が内部バスを備える運用系と熱予備系と
の相互接続を行う両系の交絡回路において、両交絡回路
の障害有無判別を容易にかつ明確とする。 【構成】 例えば運用系の中央処理装置（ＣＰＵ）１が
判別を行う場合には、交絡回路（ＢＸ）７の折返し回路
（Ｔ）７ｄにより送信部（Ｓ）７ｂと受信部（Ｒ）７ｃ
とを接続し、これにより自己側の折返し試験を行い、か
つ、熱予備系のＢＸ８に設けたＴ８ｄによりＲ８ｃとＳ
８ｂとを接続し、交差バス９，１０およびＢＸ８側を介
する折返し試験を行い、これらによりＢＸ７，８の障害
有無を判別する。
の相互接続を行う両系の交絡回路において、両交絡回路
の障害有無判別を容易にかつ明確とする。 【構成】 例えば運用系の中央処理装置（ＣＰＵ）１が
判別を行う場合には、交絡回路（ＢＸ）７の折返し回路
（Ｔ）７ｄにより送信部（Ｓ）７ｂと受信部（Ｒ）７ｃ
とを接続し、これにより自己側の折返し試験を行い、か
つ、熱予備系のＢＸ８に設けたＴ８ｄによりＲ８ｃとＳ
８ｂとを接続し、交差バス９，１０およびＢＸ８側を介
する折返し試験を行い、これらによりＢＸ７，８の障害
有無を判別する。
Description
【０００１】
【産業上の利用分野】本発明は、各々が内部バスを備え
る運用系と熱予備系とからなる二重化冗長構成システム
において、両系の内部バス相互間を接続し、両系間のデ
ータ送受信を行う交絡回路に関するものである。
る運用系と熱予備系とからなる二重化冗長構成システム
において、両系の内部バス相互間を接続し、両系間のデ
ータ送受信を行う交絡回路に関するものである。
【０００２】
【従来の技術】高信頼性を要求される場合、運用系と熱
予備系とによる二重化冗長構成が採用され、両系が内部
バスを備える際には、両系間においてデータ送受信を行
う目的上交絡回路が必要となっており、図２のブロック
図に従来例を示す構成が用いられている。
予備系とによる二重化冗長構成が採用され、両系が内部
バスを備える際には、両系間においてデータ送受信を行
う目的上交絡回路が必要となっており、図２のブロック
図に従来例を示す構成が用いられている。
【０００３】同図においては、中央処理装置（以下、Ｃ
ＰＵ）１および入出力回路（以下、ＩＯ）２ａ〜２ｃを
内部バス（以下、バス）３により接続し、運用系を構成
する一方、ＣＰＵ４およびＩＯ５ａ〜５ｃをバス６によ
り接続し、熱予備系（以下、予備系）を構成しており、
バス３，６間を接続するため交絡回路（以下、ＢＸ）
７，８が両バス３，６に設けてあり、ＢＸ７，８間は交
差バス９，１０により各々一方向のデータ伝送を行うも
のとなっている。
ＰＵ）１および入出力回路（以下、ＩＯ）２ａ〜２ｃを
内部バス（以下、バス）３により接続し、運用系を構成
する一方、ＣＰＵ４およびＩＯ５ａ〜５ｃをバス６によ
り接続し、熱予備系（以下、予備系）を構成しており、
バス３，６間を接続するため交絡回路（以下、ＢＸ）
７，８が両バス３，６に設けてあり、ＢＸ７，８間は交
差バス９，１０により各々一方向のデータ伝送を行うも
のとなっている。
【０００４】また、ＢＸ７，８は、バス３，６との接続
を行うインターフェイス回路（以下、ＩＮＦ）７ａ，８
ａ、データの送信部（以下、Ｓ）７ｂ，８ｂ、および、
データの受信部（以下、Ｒ）７ｃ，８ｃを備えており、
これらにより交差バス９，１０を介して運用系と予備系
との間のデータ授受を行うものとなっている。
を行うインターフェイス回路（以下、ＩＮＦ）７ａ，８
ａ、データの送信部（以下、Ｓ）７ｂ，８ｂ、および、
データの受信部（以下、Ｒ）７ｃ，８ｃを備えており、
これらにより交差バス９，１０を介して運用系と予備系
との間のデータ授受を行うものとなっている。
【０００５】
【発明が解決しようとする課題】しかし、運用系と予備
系との間にデータ授受の異常が生じた場合、ＢＸ７，８
のいずれに障害があるかの判別は不能であり、運用系か
ら予備系への切替を行っても、予備系のＢＸ８に障害の
潜在している可能性があるため、全システムとしての信
頼性が低下する欠点を生じている。したがって、本発明
の目的は、ＢＸ７，８のいずれに障害を生じたかを明確
に判別することのできるバス交絡回路を提供するもので
ある。
系との間にデータ授受の異常が生じた場合、ＢＸ７，８
のいずれに障害があるかの判別は不能であり、運用系か
ら予備系への切替を行っても、予備系のＢＸ８に障害の
潜在している可能性があるため、全システムとしての信
頼性が低下する欠点を生じている。したがって、本発明
の目的は、ＢＸ７，８のいずれに障害を生じたかを明確
に判別することのできるバス交絡回路を提供するもので
ある。
【０００６】
【課題を解決するための手段】本発明は、前述の目的を
達成するため、上述のバス交絡回路において、受信部と
送信部との間を直接接続する折返し回路を設けたもので
ある。
達成するため、上述のバス交絡回路において、受信部と
送信部との間を直接接続する折返し回路を設けたもので
ある。
【０００７】
【作用】したがって、ＢＸ７のＳ７ｂとＲ７ｃとの間、
および、ＢＸ８のＲ８ｃとＳ８ｂとの間において、各個
に折返し試験を行うことが自在となり、これにより障害
部位を容易に判別することができる。
および、ＢＸ８のＲ８ｃとＳ８ｂとの間において、各個
に折返し試験を行うことが自在となり、これにより障害
部位を容易に判別することができる。
【０００８】
【実施例】以下、実施例を示す図１のブロック図により
本発明の詳細を説明する。同図においては、図２の構成
に加え、ＢＸ７，８の各々にＲ７ｃとＳ７ｂとの間、お
よび、Ｒ８ｃとＳ８ｂとの間を直接接続する折返し回路
（以下、Ｔ）７ｄ，８ｄが設けてあり、これらは、ＣＰ
Ｕ１または４の指令により接続ループ形成を行うものと
なっている。
本発明の詳細を説明する。同図においては、図２の構成
に加え、ＢＸ７，８の各々にＲ７ｃとＳ７ｂとの間、お
よび、Ｒ８ｃとＳ８ｂとの間を直接接続する折返し回路
（以下、Ｔ）７ｄ，８ｄが設けてあり、これらは、ＣＰ
Ｕ１または４の指令により接続ループ形成を行うものと
なっている。
【０００９】したがって、例えば運用系のＣＰＵ１が予
備系のＩＯ５ｃに対してデータのアクセスを行う場合に
は、ＣＰＵ１→バス３→ＩＮＦ７ａ→Ｓ７ｂ→交差バス
９→Ｒ８ｃ→ＩＮＦ８ａ→バス６→ＩＯ５ｃのルートに
よりデータの送信を行う一方、ＩＯ５ｃ→バス６→ＩＮ
Ｆ８ａ→Ｓ８ｂ→交差バス１０→Ｒ７ｃ→ＩＮＦ７ａ→
バス３→ＣＰＵ１のルートによりデータの受信を行う
が、これに異常を生じた際には、まず、Ｔ７ｄへ接続指
令を与えてＳ７ｂとＲ７ｃとの間の折返しループを形成
し、ＣＰＵ１→バス３→ＩＮＦ７ａ→Ｓ７ｂ→Ｔ７ｄ→
Ｒ７ｃ→ＩＮＦ７ａ→バス３→ＣＰＵ１のルートにより
データの送受信を行い、これが正常であれば、Ｔ７ｄの
接続状態を解除のうえＴ８ｄへ指令を与えて接続状態と
し、Ｒ８ｃとＳ８ｂとの間に折返しループを形成させ、
今度はＣＰＵ１→バス３→ＩＮＦ７ａ→Ｓ７ｂ→交差バ
ス９→Ｒ８ｃ→Ｔ８ｄ→Ｓ８ｂ→交差バス１０→Ｒ７ｃ
→ＩＮＦ７ａ→バス３→ＣＰＵ１のルートによりデータ
の送受信を行い、これの良否を判別する。
備系のＩＯ５ｃに対してデータのアクセスを行う場合に
は、ＣＰＵ１→バス３→ＩＮＦ７ａ→Ｓ７ｂ→交差バス
９→Ｒ８ｃ→ＩＮＦ８ａ→バス６→ＩＯ５ｃのルートに
よりデータの送信を行う一方、ＩＯ５ｃ→バス６→ＩＮ
Ｆ８ａ→Ｓ８ｂ→交差バス１０→Ｒ７ｃ→ＩＮＦ７ａ→
バス３→ＣＰＵ１のルートによりデータの受信を行う
が、これに異常を生じた際には、まず、Ｔ７ｄへ接続指
令を与えてＳ７ｂとＲ７ｃとの間の折返しループを形成
し、ＣＰＵ１→バス３→ＩＮＦ７ａ→Ｓ７ｂ→Ｔ７ｄ→
Ｒ７ｃ→ＩＮＦ７ａ→バス３→ＣＰＵ１のルートにより
データの送受信を行い、これが正常であれば、Ｔ７ｄの
接続状態を解除のうえＴ８ｄへ指令を与えて接続状態と
し、Ｒ８ｃとＳ８ｂとの間に折返しループを形成させ、
今度はＣＰＵ１→バス３→ＩＮＦ７ａ→Ｓ７ｂ→交差バ
ス９→Ｒ８ｃ→Ｔ８ｄ→Ｓ８ｂ→交差バス１０→Ｒ７ｃ
→ＩＮＦ７ａ→バス３→ＣＰＵ１のルートによりデータ
の送受信を行い、これの良否を判別する。
【００１０】この結果が若し異常であれば、交差バス
９，１０を含むＢＸ８側の障害であり、予備系への切替
は好ましくないとの判別を行うことができる。
９，１０を含むＢＸ８側の障害であり、予備系への切替
は好ましくないとの判別を行うことができる。
【００１１】なお、予備系から運用系へ切替を行う際に
も、ＣＰＵ４がＴ８ｄおよびＴ７ｄに対して同様の指令
を与え、ＣＰＵ４側からの折返し試験を行うことができ
る。
も、ＣＰＵ４がＴ８ｄおよびＴ７ｄに対して同様の指令
を与え、ＣＰＵ４側からの折返し試験を行うことができ
る。
【００１２】
【発明の効果】以上の説明により明らかなとおり本発明
によれば、両交絡回路に折返し回路を設け、各々の折返
し試験を自在としたことにより、運用系、予備系相互切
替の際に各々の交絡回路が正常か否かの判別が容易にか
つ明確に行え、これに基づく切替により全システムとし
ての信頼性が大幅に向上するため、二重化冗長構成のシ
ステムにおいて顕著な効果が得られる。
によれば、両交絡回路に折返し回路を設け、各々の折返
し試験を自在としたことにより、運用系、予備系相互切
替の際に各々の交絡回路が正常か否かの判別が容易にか
つ明確に行え、これに基づく切替により全システムとし
ての信頼性が大幅に向上するため、二重化冗長構成のシ
ステムにおいて顕著な効果が得られる。
【図１】本発明の実施例を示すブロック図である。
【図２】従来例のブロック図である。
１，４ 中央処理装置 ３，６ 内部バス ７，８ 交絡回路 ７ｂ，８ｂ 送信部 ７ｃ，８ｃ 受信部 ７ｄ，８ｄ 折返し回路 ９，１０ 交差バス
Claims (1)
- 【請求項１】 各々が内部バスを備える運用系と熱予備
系とからなる二重化冗長構成システムの前記内部バス相
互間を接続するバス交絡回路において、受信部と送信部
との間を直接接続する折返し回路を設けたことを特徴と
するバス交絡回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085029A JPH05250200A (ja) | 1992-03-09 | 1992-03-09 | バス交絡回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085029A JPH05250200A (ja) | 1992-03-09 | 1992-03-09 | バス交絡回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250200A true JPH05250200A (ja) | 1993-09-28 |
Family
ID=13847291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085029A Pending JPH05250200A (ja) | 1992-03-09 | 1992-03-09 | バス交絡回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372804B2 (en) | 2002-01-11 | 2008-05-13 | Nec Corporation | Multiplex communication system and method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773458A (en) * | 1980-10-23 | 1982-05-08 | Fujitsu Ltd | System diagnosis system |
| JPS57164346A (en) * | 1981-04-01 | 1982-10-08 | Matsushita Electric Ind Co Ltd | Duplex system microcomputer device |
| JPH01187659A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | 入出力インタフェース診断回路 |
| JPH0296842A (ja) * | 1988-10-03 | 1990-04-09 | Nec Corp | 分散処理装置試験方法 |
-
1992
- 1992-03-09 JP JP4085029A patent/JPH05250200A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773458A (en) * | 1980-10-23 | 1982-05-08 | Fujitsu Ltd | System diagnosis system |
| JPS57164346A (en) * | 1981-04-01 | 1982-10-08 | Matsushita Electric Ind Co Ltd | Duplex system microcomputer device |
| JPH01187659A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | 入出力インタフェース診断回路 |
| JPH0296842A (ja) * | 1988-10-03 | 1990-04-09 | Nec Corp | 分散処理装置試験方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372804B2 (en) | 2002-01-11 | 2008-05-13 | Nec Corporation | Multiplex communication system and method |
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