JPH05225776A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH05225776A JPH05225776A JP3046952A JP4695291A JPH05225776A JP H05225776 A JPH05225776 A JP H05225776A JP 3046952 A JP3046952 A JP 3046952A JP 4695291 A JP4695291 A JP 4695291A JP H05225776 A JPH05225776 A JP H05225776A
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- signal
- voltage
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- Pending
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Abstract
(57)【要約】
［目的］ ＤＲＡＭ（ダイナミック型半導体記憶装置）
による低電圧データ保持を可能とし、電源電圧変動によ
るデータ破壊を防止する。 ［構成］ 動作電圧が変動すると、電源電圧検出回路１
は、電圧変化を感知し、ＤＣ−ＤＣコンバータ２へ起動
信号５、７を出力する。ＤＣ−ＤＣコンバータ２はあら
かじめ決められた中間電圧に内部電圧を固定する。また
起動信号７を受けたリフレッシュインターバルタイマ３
はあらかじめ決められたインターバルでリフレッシュ制
御回路４へリフレッシュ信号８を出力する。所定回数の
リフレッシュ信号８の出力が終わると、リフレッシュイ
ンターバルタイマ３はＤＣ−ＤＣコンバータ２へ解除信
号６を出力する。その間リフレッシュ信号８を受けたリ
フレッシュ制御回路４はメモリセルをリフレッシュす
る。
による低電圧データ保持を可能とし、電源電圧変動によ
るデータ破壊を防止する。 ［構成］ 動作電圧が変動すると、電源電圧検出回路１
は、電圧変化を感知し、ＤＣ−ＤＣコンバータ２へ起動
信号５、７を出力する。ＤＣ−ＤＣコンバータ２はあら
かじめ決められた中間電圧に内部電圧を固定する。また
起動信号７を受けたリフレッシュインターバルタイマ３
はあらかじめ決められたインターバルでリフレッシュ制
御回路４へリフレッシュ信号８を出力する。所定回数の
リフレッシュ信号８の出力が終わると、リフレッシュイ
ンターバルタイマ３はＤＣ−ＤＣコンバータ２へ解除信
号６を出力する。その間リフレッシュ信号８を受けたリ
フレッシュ制御回路４はメモリセルをリフレッシュす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置に関し、特に、低電圧データ保持に関する。
記憶装置に関し、特に、低電圧データ保持に関する。
【０００２】
【従来の技術】従来のダイナミック型半導体記憶装置
（以下ＤＲＡＭ）は、低電源電圧でのデータ保持ができ
ない仕様となっていた。これは、ＤＲＡＭは極めて小さ
な電位差という形でデータを保持しており、書き込み電
源電圧（リフレッシュ電圧）と読み込み電源電圧の差が
大きくなると正常にデータが読み出せない構造となって
いるためである。従って動作時もデータ保持時も５Ｖ±
１０％の電源電圧範囲で仕様しなければならない。電池
駆動でデータバックアップを行う装置において、データ
保持用メモリとしてＤＲＡＭを使用することは非常に困
難であった。通常こうしたデータ保持用メモリとしては
高価なＳＲＡＭが使用されている。
（以下ＤＲＡＭ）は、低電源電圧でのデータ保持ができ
ない仕様となっていた。これは、ＤＲＡＭは極めて小さ
な電位差という形でデータを保持しており、書き込み電
源電圧（リフレッシュ電圧）と読み込み電源電圧の差が
大きくなると正常にデータが読み出せない構造となって
いるためである。従って動作時もデータ保持時も５Ｖ±
１０％の電源電圧範囲で仕様しなければならない。電池
駆動でデータバックアップを行う装置において、データ
保持用メモリとしてＤＲＡＭを使用することは非常に困
難であった。通常こうしたデータ保持用メモリとしては
高価なＳＲＡＭが使用されている。
【０００３】
【発明が解決しようとする課題】叙上のように、この従
来のＤＲＡＭは電源電圧の変動範囲が５Ｖ±１０％規定
されており、低電源電圧でのデータ保持が困難であっ
た。したがって、低電源電圧でのデータ保持が必要なシ
ステムではビット単価の低いＤＲＡＭが使用できず、シ
ステム全体のコストアップにつながるという課題があっ
た。
来のＤＲＡＭは電源電圧の変動範囲が５Ｖ±１０％規定
されており、低電源電圧でのデータ保持が困難であっ
た。したがって、低電源電圧でのデータ保持が必要なシ
ステムではビット単価の低いＤＲＡＭが使用できず、シ
ステム全体のコストアップにつながるという課題があっ
た。
【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
記憶装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＤＲＡＭは、電源電圧を監視し規定電
圧範囲から低電圧への変化あるいは低電圧から規定電圧
への変化を検出しＤＣ−ＤＣコンバータとリフレッシュ
インターバルタイマへ起動信号を出力する電源電圧検出
回路と、前記起動信号により規定電圧と低電圧の中間電
圧に電源電圧を固定しリフレッシュインターバルタイマ
からの解除信号により停止するＤＣ−ＤＣコンバータ
と、同様に前記起動信号により規定のインターバルで規
定の回数だけリフレッシュ制御回路へリフレッシュ信号
を出力し規定の回数のリフレッシュ信号の出力が終わる
とＤＣ−ＤＣコンバータに解除信号を出力するリフレッ
シュインターバルタイマと、前記リフレッシュ信号によ
りメモリセルのリフレッシュを行いリフレッシュ中はチ
ップ外部にＲＥＡＤＹ信号を出力するリフレッシュ制御
回路とを備えて構成される。
に、本発明に係るＤＲＡＭは、電源電圧を監視し規定電
圧範囲から低電圧への変化あるいは低電圧から規定電圧
への変化を検出しＤＣ−ＤＣコンバータとリフレッシュ
インターバルタイマへ起動信号を出力する電源電圧検出
回路と、前記起動信号により規定電圧と低電圧の中間電
圧に電源電圧を固定しリフレッシュインターバルタイマ
からの解除信号により停止するＤＣ−ＤＣコンバータ
と、同様に前記起動信号により規定のインターバルで規
定の回数だけリフレッシュ制御回路へリフレッシュ信号
を出力し規定の回数のリフレッシュ信号の出力が終わる
とＤＣ−ＤＣコンバータに解除信号を出力するリフレッ
シュインターバルタイマと、前記リフレッシュ信号によ
りメモリセルのリフレッシュを行いリフレッシュ中はチ
ップ外部にＲＥＡＤＹ信号を出力するリフレッシュ制御
回路とを備えて構成される。
【０００６】
【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【０００７】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【０００８】図１を参照するに、低電圧でデータ保持を
行うために動作電圧を低くしていくと、電源電圧検出回
路は、電圧降下を感知し、ＤＣ−ＤＣコンバータ２へ起
動信号５を出力する。ＤＣ−ＤＣコンバータ２は、あら
かじめ決められた中間電圧に内部電圧を固定する。そし
て起動信号７を受けたリフレッシュインターバルタイマ
３はあらかじめ決められたインターバルでリフレッシュ
制御回路４へリフレッシュ信号８を出力する。このリフ
レッシュ信号８を出力する回数は全メモリセルをリフレ
ッシュできる回数であり、たとえば１ＭＤＲＡＭならば
５１２回である。この回数の出力が終わると、リフレッ
シュインターバルタイマ３はＤＣ−ＤＣコンバータ２へ
解除信号６を出力する。その間リフレッシュ信号８を受
けたリフレッシュ制御回路４はメモリセルをリフレッシ
ュする。
行うために動作電圧を低くしていくと、電源電圧検出回
路は、電圧降下を感知し、ＤＣ−ＤＣコンバータ２へ起
動信号５を出力する。ＤＣ−ＤＣコンバータ２は、あら
かじめ決められた中間電圧に内部電圧を固定する。そし
て起動信号７を受けたリフレッシュインターバルタイマ
３はあらかじめ決められたインターバルでリフレッシュ
制御回路４へリフレッシュ信号８を出力する。このリフ
レッシュ信号８を出力する回数は全メモリセルをリフレ
ッシュできる回数であり、たとえば１ＭＤＲＡＭならば
５１２回である。この回数の出力が終わると、リフレッ
シュインターバルタイマ３はＤＣ−ＤＣコンバータ２へ
解除信号６を出力する。その間リフレッシュ信号８を受
けたリフレッシュ制御回路４はメモリセルをリフレッシ
ュする。
【０００９】これにより、メモリセル内の全データは中
間電圧ですべて書き替えられる。またリフレッシュ制御
回路４は、このリフレッシュ中はチップ外部へＲＥＡＤ
Ｙ信号９を出力し、外部からのリフレッシュを禁止す
る。
間電圧ですべて書き替えられる。またリフレッシュ制御
回路４は、このリフレッシュ中はチップ外部へＲＥＡＤ
Ｙ信号９を出力し、外部からのリフレッシュを禁止す
る。
【００１０】逆に低電圧（データ保持電圧）から動作電
圧に復帰するときにも電圧上昇を電源電圧検出回路１が
感知し、電圧降下時と同様に中間電圧で全メモリセル内
のデータが書き替えられる。
圧に復帰するときにも電圧上昇を電源電圧検出回路１が
感知し、電圧降下時と同様に中間電圧で全メモリセル内
のデータが書き替えられる。
【００１１】ＣＰＵ（図示せず）は、低電圧でのデータ
保持モードから復帰後、本発明のＤＲＡＭから出力され
るＲＥＡＤＹ信号が解除されるのをまってアクセスを開
始する。
保持モードから復帰後、本発明のＤＲＡＭから出力され
るＲＥＡＤＹ信号が解除されるのをまってアクセスを開
始する。
【００１２】ところでこのＲＥＡＤＹ信号の出力時間は
１ＭＤＲＡＭを例にとってみるとサイクル時間１５０ｎ
ｓで５１２サイクルのリフレッシュを行うので、７６μ
ｓ程度となり、システム上では特に問題とならない。
１ＭＤＲＡＭを例にとってみるとサイクル時間１５０ｎ
ｓで５１２サイクルのリフレッシュを行うので、７６μ
ｓ程度となり、システム上では特に問題とならない。
【００１３】以上により低電圧データ保持時でも電圧変
動は規定範囲内におさえられ、電圧変動によるデータ破
壊を防ぐことができる。
動は規定範囲内におさえられ、電圧変動によるデータ破
壊を防ぐことができる。
【００１４】図２に本発明による一実施例の動作を示
す。
す。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
動作電圧から低電圧へ変化するときと低電圧から動作電
圧へ変化するときにこれらの電圧の中間電圧ですべての
メモリセルのデータを書き替えられるようにしたので、
電源電圧変動の範囲を半減することができ、データ破壊
を防ぐことができる。
動作電圧から低電圧へ変化するときと低電圧から動作電
圧へ変化するときにこれらの電圧の中間電圧ですべての
メモリセルのデータを書き替えられるようにしたので、
電源電圧変動の範囲を半減することができ、データ破壊
を防ぐことができる。
【００１６】こりによりＤＲＡＭによる低電圧データ保
持が可能になりシステムのコストが低減できるという効
果が得られる。
持が可能になりシステムのコストが低減できるという効
果が得られる。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】本発明の一実施例を説明するためのタイミング
チャートである。
チャートである。
１…電源電圧検出回路 ２…ＤＣ−ＤＣコンバータ ３…リフレッシュインターバルタイマ ４…リフレッシュ制御回路 ５…ＤＣ−ＤＣコンバータ起動信号 ６…ＤＣ−ＤＣコンバータ解除信号 ７…リフレッシュインターバルタイマ起動信号 ８…リフレッシュ信号 ９…ＲＥＡＤＹ信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
Claims (1)
- 【請求項１】 電源電圧を監視し規定の電源電圧範囲か
ら低電圧への変化あるいは低電圧から規定の電源電圧範
囲への変化を検出し後記ＤＣ−ＤＣコンバータとリフレ
ッシュインターバルタイマへの起動信号を出力する電源
電圧検出回路と、前記起動信号により規定電圧と低電圧
（データ保持電圧）の中間電圧に電源電圧に固定し後記
リフレッシュインターバルタイマからの解除信号により
停止するＤＣ−ＤＣコンバータと、前記起動信号により
規定のインターバルで規定の回数だけ後記リフレッシュ
制御回路へリフレッシュ信号を出力し規定の回数のリフ
レッシュ信号の出力が終わると前記ＤＣ−ＤＣコンバー
タに解除信号を出力するリフレッシュインターバルタイ
マと、前記リフレッシュ信号によりメモリセルのリフレ
ッシュを行いリフレッシュ中はチップ外部にＲＥＡＤＹ
信号を出力するリフレッシュ制御回路とを備えることを
特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046952A JPH05225776A (ja) | 1991-03-12 | 1991-03-12 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046952A JPH05225776A (ja) | 1991-03-12 | 1991-03-12 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225776A true JPH05225776A (ja) | 1993-09-03 |
Family
ID=12761627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046952A Pending JPH05225776A (ja) | 1991-03-12 | 1991-03-12 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225776A (ja) |
-
1991
- 1991-03-12 JP JP3046952A patent/JPH05225776A/ja active Pending
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