JPH0522361A - リレー駆動タイミング回路 - Google Patents
リレー駆動タイミング回路Info
- Publication number
- JPH0522361A JPH0522361A JP3199872A JP19987291A JPH0522361A JP H0522361 A JPH0522361 A JP H0522361A JP 3199872 A JP3199872 A JP 3199872A JP 19987291 A JP19987291 A JP 19987291A JP H0522361 A JPH0522361 A JP H0522361A
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- JP
- Japan
- Prior art keywords
- relay
- control signal
- drive control
- gate
- relay drive
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- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 リレー駆動による冗長切替動作時、出力信号
衝突による回路誤動作を防止する。 【構成】 図１の出力がマッチ接続されているリレー駆
動回路において、リレー駆動用制御信号と、同一信号の
ディレーライン２ａ通過後の信号との論理積（論理積ゲ
ート３ａ）をリレーＡ（リレー１ａ）の駆動用制御信号
とし、他方リレーＢ（リレー１ｂ）の駆動用制御信号は
リレーＡ側とは論理反転した（インバートゲート４）駆
動用制御信号を用い、ディレーラインによる遅延回路は
Ａ側と全く同一とした回路構成からなる。
衝突による回路誤動作を防止する。 【構成】 図１の出力がマッチ接続されているリレー駆
動回路において、リレー駆動用制御信号と、同一信号の
ディレーライン２ａ通過後の信号との論理積（論理積ゲ
ート３ａ）をリレーＡ（リレー１ａ）の駆動用制御信号
とし、他方リレーＢ（リレー１ｂ）の駆動用制御信号は
リレーＡ側とは論理反転した（インバートゲート４）駆
動用制御信号を用い、ディレーラインによる遅延回路は
Ａ側と全く同一とした回路構成からなる。
Description
【０００１】
【産業上の利用分野】本発明は通信機、特にハイスピー
ドディジタル専用回線装置において、外部インタフェー
ス部冗長機能を有するパッケージ切替制御回路に用いら
れるリレー駆動タイミング回路に関するものである。
ドディジタル専用回線装置において、外部インタフェー
ス部冗長機能を有するパッケージ切替制御回路に用いら
れるリレー駆動タイミング回路に関するものである。
【０００２】
【従来の技術】従来のパッケージ切替制御回路に用いる
リレー駆動のタイミングは、切替元パッケージ側のリレ
ー開放と切替先パッケージ側のリレー閉鎖がインバート
ゲート１段の遅延はあるもののほぼ同時に行われてい
た。
リレー駆動のタイミングは、切替元パッケージ側のリレ
ー開放と切替先パッケージ側のリレー閉鎖がインバート
ゲート１段の遅延はあるもののほぼ同時に行われてい
た。
【０００３】
【発明が解決しようとする課題】この従来のリレー駆動
方式では、パッケージ故障により切替元パッケージとな
る現用側から切替先パッケージとなる予備側に切り替わ
る瞬間、インバートゲート１段分の遅延をする制御信号
を受ける側のリレー駆動がこのゲートまたは他の回路の
特性にて少し遅れることがあるため、このとき、切替元
パッケージ側のリレーと切替先パッケージ側のリレーが
同時に閉鎖状態となることによって、リレーを通過する
信号の出力が衝突し、このリレー前後の電気回路が誤動
作するという課題があった。
方式では、パッケージ故障により切替元パッケージとな
る現用側から切替先パッケージとなる予備側に切り替わ
る瞬間、インバートゲート１段分の遅延をする制御信号
を受ける側のリレー駆動がこのゲートまたは他の回路の
特性にて少し遅れることがあるため、このとき、切替元
パッケージ側のリレーと切替先パッケージ側のリレーが
同時に閉鎖状態となることによって、リレーを通過する
信号の出力が衝突し、このリレー前後の電気回路が誤動
作するという課題があった。
【０００４】
【課題を解決するための手段】本発明のリレー駆動タイ
ミング回路は、リレー駆動用制御信号とこのリレー駆動
用制御信号に所定時間の遅延を与えるディレーラインの
出力との論理積をとる第１の論理積ゲートと、上記リレ
ー駆動用制御信号の論理反転を行うインバートゲートを
通過した反転制御信号とこの反転制御信号に所定時間の
遅延を与えるディレーラインの出力との論理積をとる第
２の論理積ゲートを備えるものである。
ミング回路は、リレー駆動用制御信号とこのリレー駆動
用制御信号に所定時間の遅延を与えるディレーラインの
出力との論理積をとる第１の論理積ゲートと、上記リレ
ー駆動用制御信号の論理反転を行うインバートゲートを
通過した反転制御信号とこの反転制御信号に所定時間の
遅延を与えるディレーラインの出力との論理積をとる第
２の論理積ゲートを備えるものである。
【０００５】
【作用】本発明においては、２つの論理積ゲートの各出
力は、各々切替元パッケージ側リレーと、切替先パッケ
ージ側リレーのリレー駆動用制御信号となり、一方のリ
レー駆動用制御信号が閉鎖制御となるとき、確実に他方
のリレーは開放状態となっている。
力は、各々切替元パッケージ側リレーと、切替先パッケ
ージ側リレーのリレー駆動用制御信号となり、一方のリ
レー駆動用制御信号が閉鎖制御となるとき、確実に他方
のリレーは開放状態となっている。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図で
ある。この図１において、１ａは切替元パッケージ側リ
レー（Ａ）、１ｂは切替先パッケージ側リレー（Ｂ）、
２ａ，２ｂはディレーライン、３ａはリレー駆動用制御
信号入力端子５からのリレー駆動用制御信号とこのリレ
ー駆動用制御信号に所定時間であるｘ時間の遅延を与え
るディレーライン２ａの出力との論理積をとる論理積ゲ
ート、３ｂは上記リレー駆動用制御信号の論理反転を行
うインバートゲート４を通過した反転制御信号とこの反
転制御信号に所定時間であるｘ時間の遅延を与えるディ
レーライン２ｂの出力との論理積をとる論理積ゲートで
ある。ここで、ディレーライン２ａと論理積ゲート３ａ
からなる回路とディレーライン２ｂと論理積ゲート３ｂ
からなる回路は同一の回路構成である。そして、この２
つの論理積ゲート３ａ，３ｂの各出力は、各々切替元パ
ッケージ側リレー１ａ（Ａ）と切替先パッケージ側リレ
ー１ｂ（Ｂ）のリレー駆動用制御信号となり、一方のリ
レー駆動用制御信号が閉鎖制御となるとき、確実に他方
のリレーは開放状態となるように構成されている。
ある。この図１において、１ａは切替元パッケージ側リ
レー（Ａ）、１ｂは切替先パッケージ側リレー（Ｂ）、
２ａ，２ｂはディレーライン、３ａはリレー駆動用制御
信号入力端子５からのリレー駆動用制御信号とこのリレ
ー駆動用制御信号に所定時間であるｘ時間の遅延を与え
るディレーライン２ａの出力との論理積をとる論理積ゲ
ート、３ｂは上記リレー駆動用制御信号の論理反転を行
うインバートゲート４を通過した反転制御信号とこの反
転制御信号に所定時間であるｘ時間の遅延を与えるディ
レーライン２ｂの出力との論理積をとる論理積ゲートで
ある。ここで、ディレーライン２ａと論理積ゲート３ａ
からなる回路とディレーライン２ｂと論理積ゲート３ｂ
からなる回路は同一の回路構成である。そして、この２
つの論理積ゲート３ａ，３ｂの各出力は、各々切替元パ
ッケージ側リレー１ａ（Ａ）と切替先パッケージ側リレ
ー１ｂ（Ｂ）のリレー駆動用制御信号となり、一方のリ
レー駆動用制御信号が閉鎖制御となるとき、確実に他方
のリレーは開放状態となるように構成されている。
【０００７】図２は図１の動作説明に供する信号波形図
で、（ａ）はリレー駆動用制御信号を示したものであ
り、（ｂ）はＡ入力、（ｃ）はＢ入力を示したものであ
る。
で、（ａ）はリレー駆動用制御信号を示したものであ
り、（ｂ）はＡ入力、（ｃ）はＢ入力を示したものであ
る。
【０００８】つぎに図１に示す実施例の動作を図２を参
照して説明する。まず、リレー１ａ（Ａ）に入力するリ
レー駆動用制御信号は論理積ゲート３ａに入力するリレ
ー駆動用制御信号入力端子５から入力される制御信号
と，ディレーライン２ａを通過しｘ時間の遅延を有する
制御信号との論理積出力であり、一方、リレー１ｂ
（Ｂ）に入力するリレー駆動用制御信号は、論理積ゲー
ト３ｂに入力するリレー駆動用制御信号入力端子５から
入力された制御信号がインバートゲート４を通過した反
転制御信号と，ディレーライン２ｂを通過しｘ時間の遅
延を有する反転制御信号との論理積出力である。
照して説明する。まず、リレー１ａ（Ａ）に入力するリ
レー駆動用制御信号は論理積ゲート３ａに入力するリレ
ー駆動用制御信号入力端子５から入力される制御信号
と，ディレーライン２ａを通過しｘ時間の遅延を有する
制御信号との論理積出力であり、一方、リレー１ｂ
（Ｂ）に入力するリレー駆動用制御信号は、論理積ゲー
ト３ｂに入力するリレー駆動用制御信号入力端子５から
入力された制御信号がインバートゲート４を通過した反
転制御信号と，ディレーライン２ｂを通過しｘ時間の遅
延を有する反転制御信号との論理積出力である。
【０００９】つぎに、リレー１ａ（Ａ），リレー１ｂ
（Ｂ）の各々のリレー駆動は、図２に示すように、図２
（ａ）のリレー駆動用制御信号のＡ閉鎖制御がかかった
場合の図２の（ｂ）に示すＡ入力はｘ時間遅延後閉鎖制
御がかかり、このとき、リレー１ｂ（Ｂ）側は、図２の
（ｃ）に示すようにリレー駆動用制御信号のＡ閉鎖制御
がかかった時点で開放状態となっていることでリレーＡ
閉鎖制御時には、リレー１ｂ（Ｂ）はｘ時間前に開放状
態となっている。
（Ｂ）の各々のリレー駆動は、図２に示すように、図２
（ａ）のリレー駆動用制御信号のＡ閉鎖制御がかかった
場合の図２の（ｂ）に示すＡ入力はｘ時間遅延後閉鎖制
御がかかり、このとき、リレー１ｂ（Ｂ）側は、図２の
（ｃ）に示すようにリレー駆動用制御信号のＡ閉鎖制御
がかかった時点で開放状態となっていることでリレーＡ
閉鎖制御時には、リレー１ｂ（Ｂ）はｘ時間前に開放状
態となっている。
【００１０】また、以上の逆の場合、すなわち、リレー
駆動用制御信号のＢ閉鎖制御がかかった場合のＢ入力
は、インバートゲート４の遅延時間をｘ時間に対し無視
できるものとするとｘ時間遅延後、閉鎖制御がかかり、
このとき、リレー１ａ（Ａ）側は、リレー駆動用制御信
号のＢ閉鎖制御がかかった時点で開放状態となっている
ことで、リレーＢ閉鎖制御時には、リレー１ａ（Ａ）は
ｘ時間前に開放状態となっている。
駆動用制御信号のＢ閉鎖制御がかかった場合のＢ入力
は、インバートゲート４の遅延時間をｘ時間に対し無視
できるものとするとｘ時間遅延後、閉鎖制御がかかり、
このとき、リレー１ａ（Ａ）側は、リレー駆動用制御信
号のＢ閉鎖制御がかかった時点で開放状態となっている
ことで、リレーＢ閉鎖制御時には、リレー１ａ（Ａ）は
ｘ時間前に開放状態となっている。
【００１１】
【発明の効果】以上説明したように本発明は、２つの論
理積ゲートの各出力は各々切替元パッケージ側リレーと
切替先パッケージ側リレーのリレー駆動用制御信号とな
り、一方のリレー駆動用制御信号が閉鎖制御となると
き、確実に他方のリレーは開放状態となるようにしたの
で、切替元リレー駆動の閉鎖前に切替先リレー駆動の開
放を確実に行えることで、互いのリレーを通過する信号
出力が衝突することなく、切替が可能であるという効果
を有する。
理積ゲートの各出力は各々切替元パッケージ側リレーと
切替先パッケージ側リレーのリレー駆動用制御信号とな
り、一方のリレー駆動用制御信号が閉鎖制御となると
き、確実に他方のリレーは開放状態となるようにしたの
で、切替元リレー駆動の閉鎖前に切替先リレー駆動の開
放を確実に行えることで、互いのリレーを通過する信号
出力が衝突することなく、切替が可能であるという効果
を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の動作説明に供する信号波形図である。
１ａ，１ｂ リレー ２ａ，２ｂ ディレーライン ３ａ，３ｂ 論理積ゲート ４ インバートゲート ５ リレー駆動用制御信号入力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 リレー駆動用制御信号とこのリレー駆動
用制御信号に所定時間の遅延を与えるディレーラインの
出力との論理積をとる第１の論理積ゲートと、前記リレ
ー駆動用制御信号の論理反転を行うインバートゲートを
通過した反転制御信号とこの反転制御信号に所定時間の
遅延を与えるディレーラインの出力との論理積をとる第
２の論理積ゲートを備えることを特徴とするリレー駆動
タイミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199872A JPH0522361A (ja) | 1991-07-16 | 1991-07-16 | リレー駆動タイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199872A JPH0522361A (ja) | 1991-07-16 | 1991-07-16 | リレー駆動タイミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522361A true JPH0522361A (ja) | 1993-01-29 |
Family
ID=16415036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199872A Pending JPH0522361A (ja) | 1991-07-16 | 1991-07-16 | リレー駆動タイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522361A (ja) |
-
1991
- 1991-07-16 JP JP3199872A patent/JPH0522361A/ja active Pending
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