JPH04341719A - リレー制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリレー制御回路に係り、
通信機、特にハイスピードディジタル専用回線装置にお
ける外部インターフェース部の冗長機能を有するパッケ
ージ切替制御回路として使用するに好適なリレー制御回
路に関する。

【０００２】

【従来の技術】従来のパッケージ切替制御回路として使
用されるリレー制御回路のリレー駆動のタイミングは切
替元パッケージ側のリレーの開放動作と、切替先パッケ
ージ側のリレーの閉成動作とが、インバートゲート１段
分の遅延はあるものの、ほぼ同時に行われていた。

【０００３】

【発明が解決しようとする課題】上述した従来のリレー
制御回路にあっては、パッケージの故障により切替元パ
ッケージとなる現用側から切替先パッケージとなる予備
側に切り替わる瞬間、インバートゲート１段分の遅延を
与える制御信号を受ける側のリレーの駆動制御がこのイ
ンバートゲートまたは他の回路の特性に起因して少し遅
れることがある。この為に切替元パッケージ側のリレー
と、切替先パッケージ側のリレーとが同時に閉成状態と
なることによってリレーを通過する信号が衝突し、この
リレーが介在する前後の電子回路が誤動作するという問
題があった。

【０００４】本発明はこのような事情に鑑みてなされた
ものであり、２種類の信号路をそれぞれ第１、第２のリ
レーを介して出力側を単一の信号路に接続し、上記した
２種類の信号路のうちのいずれか一方のみに入力される
信号の出力を許容するように上記した二つのリレーを駆
動制御するリレー制御回路において、上記した二つのリ
レーが同時に閉成する状態を無くすことにより、出力信
号衝突に起因する回路の誤動作を無くすことができるリ
レー制御回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明のリレー制御回路
は、２種類の信号路をそれぞれ第１、第２のリレーを介
して出力側を単一の信号路に接続し、上記した２種類の
信号路のうちのいずれか一方のみに入力される信号の出
力を許容するように上記した二つのリレーを駆動制御す
るリレー制御回路において、リレー制御回路は、第１の
リレーの開閉制御を行う第１のリレー駆動制御手段と、
第２のリレーの開閉制御を行う第２のリレー駆動制御手
段とを有し、第１のリレー駆動制御手段は、上記した二
つのリレーを駆動制御する制御信号を所定時間だけ遅延
させる第１の時間遅延回路と、第１の時間遅延回路の出
力信号と制御信号との論理積をとり、論理積出力を第１
のリレーの駆動信号として出力する第１の論理積演算回
路とを有し、第２のリレー駆動制御手段は、制御信号を
極性反転させる極性反転回路と、極性反転回路の出力信
号を所定時間だけ遅延させる第２の時間遅延回路と、第
２の時間遅延回路の出力信号と極性反転回路の出力信号
との論理積をとり、論理積出力を第２のリレーの駆動信
号として出力する第２の論理積演算回路とを有すること
を特徴とする。

【０００６】

【作用】上記した構成のリレー制御回路においては、２
種類の信号路をそれぞれ第１、第２のリレーを介して出
力側を単一の信号路に接続し、上記した２種類の信号路
のうちのいずれか一方のみに入力される信号の出力を許
容するように上記した第１、第２の二つのリレーが、そ
れぞれ第１のリレー駆動制御手段、第２のリレー駆動制
御手段により開閉制御される。

【０００７】上記した二つのリレーを駆動制御する制御
信号が第１の時間遅延回路により所定時間だけ遅延させ
られ、第１の論理積演算回路により第１の時間遅延回路
の出力信号と制御信号との論理積がとられ、その論理積
出力が第１のリレーの駆動信号として出力される。

【０００８】また極性反転回路により上記した制御信号
が極性反転させられ、第２の時間遅延回路により極性反
転回路の出力信号が所定時間だけ遅延させられ、第２の
論理積演算回路により第２の時間遅延回路の出力信号と
極性反転回路の出力信号との論理積がとられ、その論理
積出力が第２のリレーの駆動信号として出力される。

【０００９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１０】図１には本発明に係るリレー制御回路の一
実施例の構成が示されている。同図において信号路１０
，　１１は、それぞれリレーＡ，Ｂを介して出力側を単
一の信号路１２に接続されている。

【００１１】また入力端子１３からは、リレーＡ，Ｂを
駆動制御する制御信号が入力されるようになっており、
この制御信号は、第１のリレー駆動制御手段としてのリ
レー駆動制御回路２０、第２のリレー駆動制御手段とし
てのリレー駆動制御回路３０を介してそれぞれリレーＡ
，Ｂに供給されるようになっている。

【００１２】リレー駆動制御回路２０は、上記した制御
信号を所定時間だけ遅延させる第１の時間遅延回路とし
ての単安定マルチバイブレータ２１と、増幅器として機
能するインバートゲート２２，　２３と、単安定マルチ
バイブレータ２１の出力信号と上記した制御信号との論
理積をとる論理積演算回路としてのアンドゲート２４と
から構成されている。

【００１３】リレー駆動制御回路３０は、上記した制御
信号を極性１反転させる極性反転回路としてのインバー
トゲート３１と、インバートゲート３１の出力信号を所
定時間だけ遅延させる第２の時間延回路としての単安定
マルチバイブレータ３２と、増幅器として機能するイン
バートゲート３３，　３４と、単安定マルチバイブレー
タ３２の出力信号とインバートゲート３３，　３４を介
して得られる出力信号との論理積をとる論理積演算回路
としてのアンドゲート３５とから構成されている。なお
、信号路１０の入力側には切替先パッケージ（図示せず
）が接続されており、信号路１１の入力側には切替元パ
ッケージ（図示せず）が接続されている。

【００１４】次に上記した構成からなるリレー制御回路
の動作を図２のタイミングチャートを参照して説明する
。上記した構成において信号路１１の入力側に接続され
ている切替元パッケージが故障すると、入力端子１３よ
りリレーＡ、Ｂを駆動制御する制御信号がリレー駆動制
御回路２０，　３０に出力される（図２（Ａ））。

【００１５】リレー駆動制御回路２０では上記した制御
信号がインバートゲート２２，　２３により増幅され、
アンドゲート２４の一方の入力端子に入力される。また
上記した制御信号は、単安定マルチバイブレータ（Ｍ．
　Ｍ）２１にも入力され、単安定マルチバイブレータ２
１の出力信号は制御信号が立ち上がる時刻ｔ１　で立ち
下がり、時間Ｔが経過した時刻ｔ２　で立ち上がり、そ
の後制御信号が再び立ち上がるまでハイレベルの状態に
ある（（図２（Ｂ））。この結果、単安定マルチバイブ
レータ２１の出力信号が立ち上がる時刻ｔ２　で立ち上
がり、上記した制御信号が立ち下がる時刻ｔ３　で立ち
下がるアンドゲート２４の出力信号がリレーＡに駆動信
号として出力される（図２（Ｃ））。したがって切替先
パッケージが接続されている信号路１０に配設されてい
るリレーＡは時刻ｔ２　で開放状態から閉成状態に移行
する。

【００１６】一方、リレー駆動制御回路３０ではインバ
ートゲート３１により入力端子１３より入力された制御
信号は極性反転され（図２（Ｄ））、この反転制御信号
がインバートゲート３３，　３４により増幅され、アン
ドゲート３５の一方の入力端子に入力される。また上記
した反転制御信号は、単安定マルチバイブレータ（Ｍ．
Ｍ）３２にも入力され、単安定マルチバイブレータ３２
の出力信号は反転制御信号が立ち上がる時刻ｔ３　で立
ち下がり、時間Ｔが経過した時刻ｔ４　で立ち上がり、
その後、反転制御信号が再び立ち上がるまでハイレベル
の状態にある（（図２（Ｅ））。この結果、反転制御信
号が立ち下がる時刻ｔ１　で立ち下がり、上記した反転
制御信号が立ち上がる時刻ｔ３　から時間Ｔが経過した
時刻ｔ４　で立ち上がるアンドゲート３５の出力信号が
リレーＢに駆動信号として出力される（図２（Ｆ））。 したがって切替元パッケージが接続されている信号路１
１に配設されているリレーＢは、リレーＡが閉成状態と
なる時刻ｔ２　より時間Ｔ以前の時刻ｔ１　で閉成状態
から開放状態に移行するので信号路１０，１１から入力
される信号が信号路１２で衝突することはない。

【００１７】また以上の逆の場合、すなわちリレーＡが
接続されている信号路１０が切替元側で、リレーＢが接
続されている信号路１１が切替先側として機能する場合
には、リレーＡは、たとえば時刻ｔ３　で入力端子１３
から入力される制御信号の立ち下がりで立ち下がるリレ
ー駆動制御回路２０の出力信号（図２（Ｃ））により閉
成状態から開放状態に移行する。

【００１８】一方リレーＢは、時刻ｔ３　から時間Ｔが
経過した時刻ｔ４　で立ち上がるリレー駆動制御回路３
０の出力信号（図２（Ｆ））により開放状態から閉成状
態に移行する。したがって、この場合にも信号路１０，
　１１から入力される信号が信号路１２で衝突すること
はない。

【００１９】

【発明の効果】以上説明したように、本発明のリレー制
御回路によれば、切替先側のリレーが閉成する以前に切
替元のリレーが開放されるように、これらのリレーを制
御するように構成したので、上記した二つのリレーが同
時に閉成する状態を無くすことができ、出力信号衝突に
起因する回路の誤動作を無くすことができる。

【００２０】また時間遅延回路として単安定マルチバイ
ブレータを用いているので、その時定数を調整すること
により、リレー駆動の最適なタイミングを決定すること
ができる。

【図面の簡単な説明】

【図１】本発明に係るリレー制御回路の一実施例の構成
を示す回路図

【図２】図１に示したリレー制御回路の動作状態を示す
タイミングチャート

【符号の説明】 １０，　１１，　１２　　信号路 １３　　入力端子 ２０，　３０　　リレー駆動制御回路 Ａ，Ｂ　　リレー

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　２種類の信号路をそれぞれ第１、第２
   のリレーを介して出力側を単一の信号路に接続し、上記
   した２種類の信号路のうちのいずれか一方のみに入力さ
   れる信号の出力を許容するように上記した二つのリレー
   を駆動制御するリレー制御回路において、これらリレー
   制御回路は、第１のリレーの開閉制御を行う第１のリレ
   ー駆動制御手段と、第２のリレーの開閉制御を行う第２
   のリレー駆動制御手段とを有し、前記第１のリレー駆動
   制御手段は、上記した二つのリレーを駆動制御する制御
   信号を所定時間だけ遅延させる第１の時間遅延回路と、
   これら第１の時間遅延回路の出力信号と前記した制御信
   号との論理積をとり、これら論理積出力を第１のリレー
   の駆動信号として出力する第１の論理積演算回路を有し
   、前記した第２のリレー駆動制御手段は、前記した制御
   信号を極性反転させる極性反転回路と、これら極性反転
   回路の出力信号を所定時間だけ遅延させる第２の時間遅
   延回路と、これら第２の時間遅延回路の出力信号と前記
   した極性反転回路の出力信号との論理積をとり、これら
   論理積出力を第２のリレーの駆動信号として出力する第
   ２の論理積演算回路とを有することを特徴とするリレー
   制御回路。