JPH08116296A - 適応性回路網 - Google Patents
適応性回路網Info
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- JPH08116296A JPH08116296A JP7269362A JP26936295A JPH08116296A JP H08116296 A JPH08116296 A JP H08116296A JP 7269362 A JP7269362 A JP 7269362A JP 26936295 A JP26936295 A JP 26936295A JP H08116296 A JPH08116296 A JP H08116296A
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- signal
- unit
- output signal
- output
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/063—Setting decision thresholds using feedback techniques only
- H04L25/064—Subtraction of the threshold from the signal, which is then compared to a supplementary fixed threshold
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来より伝送システムの誤り許容性を高くす
る適応性回路網を提供する。 【解決手段】 第１の加算節点２を有し、この加算節点
に入力信号１が供給され、その出力信号が決定ユニット
３に供給され、その出力端１０から決定ユニット３の出
力信号と入力信号との間の差信号である出力信号４が取
り出し可能であり、この出力信号４が状態変数および係
数を有する適応性帰還結合枝路５に供給され、その出力
端が加算節点２と結合され、監視ユニット６が設けら
れ、この監視ユニット６は、決定ユニット３の出力信号
４の誤りの大きさを監視し、特定のしきい値を超過する
振幅の第１の信号値が生じた際に後続のクロックサイク
ルにおいて、帰還結合枝路５と加算節点２との間に位置
する切換ユニット７を駆動し、加算節点がディジタル零
信号を与えられ、帰還結合枝路５の状態変数が零にセッ
トし、また帰還結合枝路５の係数２０、２１が凍結す
る。
る適応性回路網を提供する。 【解決手段】 第１の加算節点２を有し、この加算節点
に入力信号１が供給され、その出力信号が決定ユニット
３に供給され、その出力端１０から決定ユニット３の出
力信号と入力信号との間の差信号である出力信号４が取
り出し可能であり、この出力信号４が状態変数および係
数を有する適応性帰還結合枝路５に供給され、その出力
端が加算節点２と結合され、監視ユニット６が設けら
れ、この監視ユニット６は、決定ユニット３の出力信号
４の誤りの大きさを監視し、特定のしきい値を超過する
振幅の第１の信号値が生じた際に後続のクロックサイク
ルにおいて、帰還結合枝路５と加算節点２との間に位置
する切換ユニット７を駆動し、加算節点がディジタル零
信号を与えられ、帰還結合枝路５の状態変数が零にセッ
トし、また帰還結合枝路５の係数２０、２１が凍結す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の加算節点を
有し、この加算節点に入力信号が供給され、その出力信
号が決定ユニットに供給され、その出力端から決定ユニ
ットの出力信号と入力信号との間の差信号である出力信
号が取り出し可能であり、この出力信号が状態変数およ
び係数を有する適応性帰還結合枝路に供給され、その出
力端が加算節点と結合されている適応性回路網に関す
る。
有し、この加算節点に入力信号が供給され、その出力信
号が決定ユニットに供給され、その出力端から決定ユニ
ットの出力信号と入力信号との間の差信号である出力信
号が取り出し可能であり、この出力信号が状態変数およ
び係数を有する適応性帰還結合枝路に供給され、その出
力端が加算節点と結合されている適応性回路網に関す
る。
【０００２】
【従来の技術】このような適応性回路網は特にいわゆる
“ノイズ予測器”を有するディジタル伝送システムにお
いて、ノイズ信号のなかに存在する相関を減ずるために
使用される。特にグラーフ（Graf）、フーバー（Huber)
の“ノイズ予測を使用する全ディジタル適応性２．０４
８ＭＢＩＴ／Ｓデータ伝送システムの設計および性
能”、ＩＥＥＥ、１９８９、ＣＨ２６９２−２／８９／
００００−１８０８ないし１８１２の第１８０９頁の第
２図に加算器段、決定ユニットならびに適応性帰還結合
枝路を有するこのような回路網の原理的構成が示されて
いる。その際に適応性帰還結合枝路は複数の状態変数お
よび複数の係数を有する。
“ノイズ予測器”を有するディジタル伝送システムにお
いて、ノイズ信号のなかに存在する相関を減ずるために
使用される。特にグラーフ（Graf）、フーバー（Huber)
の“ノイズ予測を使用する全ディジタル適応性２．０４
８ＭＢＩＴ／Ｓデータ伝送システムの設計および性
能”、ＩＥＥＥ、１９８９、ＣＨ２６９２−２／８９／
００００−１８０８ないし１８１２の第１８０９頁の第
２図に加算器段、決定ユニットならびに適応性帰還結合
枝路を有するこのような回路網の原理的構成が示されて
いる。その際に適応性帰還結合枝路は複数の状態変数お
よび複数の係数を有する。
【０００３】特に量子化された帰還結合の際にはこのよ
うな回路網に特に高い要求が課せられる。なぜならば、
処理が、特に全体システムの構成により条件付けられ個
別誤りの誤り伝播により形成される誤りバースト信号に
通ずるからである。
うな回路網に特に高い要求が課せられる。なぜならば、
処理が、特に全体システムの構成により条件付けられ個
別誤りの誤り伝播により形成される誤りバースト信号に
通ずるからである。
【０００４】
【発明が解決しようとする課題】本発明の課題は、従来
のシステムよりも誤り許容性のあるシステムを提供する
ことである。
のシステムよりも誤り許容性のあるシステムを提供する
ことである。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、本発明によれば、第１の加算節点を有し、この加算
節点に入力信号が供給され、その出力信号が決定ユニッ
トに供給され、その出力端から決定ユニットの出力信号
と入力信号との間の差信号である出力信号が取り出し可
能であり、この出力信号が状態変数および係数を有する
適応性帰還結合枝路に供給され、その出力端が加算節点
と結合されている適応性回路網において、決定ユニット
の出力信号の誤りの大きさを監視し、特定のしきい値を
超過する振幅の第１の信号値が生じた際に後続のクロッ
クサイクルにおいて、帰還結合枝路と加算節点との間に
位置している切換ユニットを、加算節点がディジタル零
信号を与えられるように、また帰還結合枝路の状態変数
が零にセットし、帰還結合枝路の係数が凍結するように
駆動する監視ユニットが設けられる。
め、本発明によれば、第１の加算節点を有し、この加算
節点に入力信号が供給され、その出力信号が決定ユニッ
トに供給され、その出力端から決定ユニットの出力信号
と入力信号との間の差信号である出力信号が取り出し可
能であり、この出力信号が状態変数および係数を有する
適応性帰還結合枝路に供給され、その出力端が加算節点
と結合されている適応性回路網において、決定ユニット
の出力信号の誤りの大きさを監視し、特定のしきい値を
超過する振幅の第１の信号値が生じた際に後続のクロッ
クサイクルにおいて、帰還結合枝路と加算節点との間に
位置している切換ユニットを、加算節点がディジタル零
信号を与えられるように、また帰還結合枝路の状態変数
が零にセットし、帰還結合枝路の係数が凍結するように
駆動する監視ユニットが設けられる。
【０００６】
【実施例】以下、２つの図面により本発明を一層詳細に
説明する。
説明する。
【０００７】図１において１は、加算器２の第１の入力
端と接続されている入力端子である。加算器の出力端は
しきい値決定ユニット３の入力端と接続されている。決
定ユニット３の出力端では端子１０から出力信号が取り
出し可能である。４で示す信号は決定ユニットの入力信
号および反転された出力信号の和信号であり、この和信
号は適応性帰還結合枝路５及び監視ユニット６の入力端
に供給される。監視ユニット６は適応性帰還結合枝路５
を制御する第１の出力信号と、切換スイッチ７を駆動す
る第２の出力信号８とを発生する。切換スイッチ７は２
つの切換接点を有し、それらのうち第１の切換接点は適
応性帰還結合枝路５の出力信号９を、またその第２の切
換接点は一定のディジタル零を与えられる。切換接点は
加算器２の第２の入力端と接続されている。
端と接続されている入力端子である。加算器の出力端は
しきい値決定ユニット３の入力端と接続されている。決
定ユニット３の出力端では端子１０から出力信号が取り
出し可能である。４で示す信号は決定ユニットの入力信
号および反転された出力信号の和信号であり、この和信
号は適応性帰還結合枝路５及び監視ユニット６の入力端
に供給される。監視ユニット６は適応性帰還結合枝路５
を制御する第１の出力信号と、切換スイッチ７を駆動す
る第２の出力信号８とを発生する。切換スイッチ７は２
つの切換接点を有し、それらのうち第１の切換接点は適
応性帰還結合枝路５の出力信号９を、またその第２の切
換接点は一定のディジタル零を与えられる。切換接点は
加算器２の第２の入力端と接続されている。
【０００８】本発明にとって重要なのは適応性帰還結合
枝路５の構成ならびに切換スイッチ７の存在および監視
ユニット６の存在である。監視ユニット６は、決定ユニ
ット３から発生される誤り信号４を特定の限界に関して
監視するように構成されている。この信号がこの限界範
囲を超過すると、決定ユニット３は第１の誤り信号を認
識する。すぐ次のクロック信号により次いで適応性帰還
結合枝路５の状態変数が零にセットされ、それまでに記
憶された適応性帰還結合枝路５の係数がこのクロックサ
イクルの間は凍結される。さらに切換スイッチ７は、加
算器２の第２の入力端にディジタル零が与えられている
ように切換えられる。後続の信号が再び誤り信号であれ
ば（その際に等しいしきいまたは他のしきいが使用され
得る）、この状態が引き続き持続される。監視ユニット
６の入力端に再び許容される値が与えられていると、後
続のクロックサイクルにより先ず適応性帰還結合枝路５
が再び能動化される。すなわち状態変数が駆動された信
号により再び占められ、また係数がこれまでに記憶され
た値により引き続き処理される。しかし切換スイッチ７
はまだ別のクロックサイクルの間はその“零位置”にと
どまり、こうして一つおいて次のクロックサイクルによ
り初めて再びその正規の作動位置に切換えられる。
枝路５の構成ならびに切換スイッチ７の存在および監視
ユニット６の存在である。監視ユニット６は、決定ユニ
ット３から発生される誤り信号４を特定の限界に関して
監視するように構成されている。この信号がこの限界範
囲を超過すると、決定ユニット３は第１の誤り信号を認
識する。すぐ次のクロック信号により次いで適応性帰還
結合枝路５の状態変数が零にセットされ、それまでに記
憶された適応性帰還結合枝路５の係数がこのクロックサ
イクルの間は凍結される。さらに切換スイッチ７は、加
算器２の第２の入力端にディジタル零が与えられている
ように切換えられる。後続の信号が再び誤り信号であれ
ば（その際に等しいしきいまたは他のしきいが使用され
得る）、この状態が引き続き持続される。監視ユニット
６の入力端に再び許容される値が与えられていると、後
続のクロックサイクルにより先ず適応性帰還結合枝路５
が再び能動化される。すなわち状態変数が駆動された信
号により再び占められ、また係数がこれまでに記憶され
た値により引き続き処理される。しかし切換スイッチ７
はまだ別のクロックサイクルの間はその“零位置”にと
どまり、こうして一つおいて次のクロックサイクルによ
り初めて再びその正規の作動位置に切換えられる。
【０００９】すなわち、許容できない値が生じた後に、
信号４の後続の値がもはや第２のしきい値（第１のしき
い値よりも小さくてもよいし、それと等しくてもよい）
を超過しないならば、信号４がユニット５に供給され、
係数の適応がユニット６の制御信号を介してレリーズさ
れる。しかし切換ユニット７の駆動は先ず、ユニット５
の状態変数が再び減衰し終わるまで不変にとどまる。す
なわち信号４からのデータにより満たされている。
信号４の後続の値がもはや第２のしきい値（第１のしき
い値よりも小さくてもよいし、それと等しくてもよい）
を超過しないならば、信号４がユニット５に供給され、
係数の適応がユニット６の制御信号を介してレリーズさ
れる。しかし切換ユニット７の駆動は先ず、ユニット５
の状態変数が再び減衰し終わるまで不変にとどまる。す
なわち信号４からのデータにより満たされている。
【００１０】前記の仕方で統計的な誤りも、適応性帰還
結合枝路、すなわちノイズ予測器が完全に不能動化され
ることなしに、良好に処理され得る。バースト信号は本
発明による装置により同じく確実に認識され、また生起
の際にすべての帰還結合枝路がバースト信号の間は完全
に不能動化される。誤り加算が確実に防止され得る。
結合枝路、すなわちノイズ予測器が完全に不能動化され
ることなしに、良好に処理され得る。バースト信号は本
発明による装置により同じく確実に認識され、また生起
の際にすべての帰還結合枝路がバースト信号の間は完全
に不能動化される。誤り加算が確実に防止され得る。
【００１１】図２は前記の本発明による回路装置の構成
を示す。等しい要素には等しい符号が付されている。１
は再び、第２の加算器３４の第１の入力端と接続されて
いる入力端子である。第２の加算器３４の出力端は第１
の加算器２の第１の入力端と接続されている。この加算
器２は再び決定ユニット３の入力端と接続されており、
その出力端から端子１０を経て出力信号が取り出し可能
である。さらに加算器２の出力端は第３の加算器３５の
第１の入力端と接続されている。第３の加算器３５の第
２の入力端は決定器３の出力信号を負の符号で与えられ
る。決定器３の出力信号はさらに決定フィードバック等
化器１１に供給され、その出力信号は第２の加算器３４
の第２の入力端に供給される。第３の加算器３５の出力
端からその後段に接続されている遅延要素３６を介して
誤り信号４が取り出し可能であり、この誤り信号は２つ
の乗算器２８、２９のそれぞれ第１の入力端、決定ユニ
ット６の入力端ならびに第４の加算器１２の第１の入力
端に供給される。第１の乗算器２９の出力は定数２７を
乗算され、第２の切換スイッチ２５の第１の切換接点に
供給される。第２の切換スイッチ２５の第２の切換接点
は再びディジタル零を与えられる。第２の切換スイッチ
２５の接点は第５の加算器２３の第１の入力端と接続さ
れており、その出力端は一方では第１の遅延ユニット２
１を介して第５の加算器２３の第２の入力端と接続され
ており、また他方では第３の乗算器１８の第１の入力端
と接続されている。第３の乗算器１８の出力端は第６の
加算器の第１の入力端と接続されている。第６の加算器
１９の出力端は切換スイッチ７の第１の切換接点と接続
されており、また適応性帰還結合枝路の出力信号を導
く。この出力信号は第３の切換スイッチ１４の第１の切
換接点に供給され、切換スイッチ１４の第２の切換接点
は再びディジタル零を与えられる。第３の切換スイッチ
１４の中央接点は第２の遅延要素１３を介して第４の加
算器１２の第２の入力端と接続されている。第４の加算
器１２の出力は第４の切換スイッチ１５の第１の切換接
点に供給され、第４の切換スイッチ１５の第２の切換接
点は再びディジタル零を与えられる。第４の切換スイッ
チ１５の中央接点は一方では第４の乗算器１７の第１の
入力端と、また第３の遅延要素１６を介して第３の乗算
器１８の第２の入力端と接続されている。第４の乗算器
１７の出力端は第６の加算器１９の第２の入力端と接続
されている。さらに第４の切換スイッチ１５の中央接点
は第２の乗算器２８の第２の入力端と接続されている。
第２の乗算器２８の出力は第２の定数２６を乗算され、
また第５の切換スイッチ２４の第１の切換接点に供給さ
れ、第５の切換スイッチ２４の第２の切換接点は再びデ
ィジタル零を与えられる。第５の切換スイッチ２４の中
央接点は第７の乗算器２２の第１の入力端と接続されて
いる。第７の加算器２２の出力端は一方では第４の乗算
器１７の第２の入力端と、また他方では第４の遅延要素
２０を介して第７の乗算器２２の第２の入力端と接続さ
れている。
を示す。等しい要素には等しい符号が付されている。１
は再び、第２の加算器３４の第１の入力端と接続されて
いる入力端子である。第２の加算器３４の出力端は第１
の加算器２の第１の入力端と接続されている。この加算
器２は再び決定ユニット３の入力端と接続されており、
その出力端から端子１０を経て出力信号が取り出し可能
である。さらに加算器２の出力端は第３の加算器３５の
第１の入力端と接続されている。第３の加算器３５の第
２の入力端は決定器３の出力信号を負の符号で与えられ
る。決定器３の出力信号はさらに決定フィードバック等
化器１１に供給され、その出力信号は第２の加算器３４
の第２の入力端に供給される。第３の加算器３５の出力
端からその後段に接続されている遅延要素３６を介して
誤り信号４が取り出し可能であり、この誤り信号は２つ
の乗算器２８、２９のそれぞれ第１の入力端、決定ユニ
ット６の入力端ならびに第４の加算器１２の第１の入力
端に供給される。第１の乗算器２９の出力は定数２７を
乗算され、第２の切換スイッチ２５の第１の切換接点に
供給される。第２の切換スイッチ２５の第２の切換接点
は再びディジタル零を与えられる。第２の切換スイッチ
２５の接点は第５の加算器２３の第１の入力端と接続さ
れており、その出力端は一方では第１の遅延ユニット２
１を介して第５の加算器２３の第２の入力端と接続され
ており、また他方では第３の乗算器１８の第１の入力端
と接続されている。第３の乗算器１８の出力端は第６の
加算器の第１の入力端と接続されている。第６の加算器
１９の出力端は切換スイッチ７の第１の切換接点と接続
されており、また適応性帰還結合枝路の出力信号を導
く。この出力信号は第３の切換スイッチ１４の第１の切
換接点に供給され、切換スイッチ１４の第２の切換接点
は再びディジタル零を与えられる。第３の切換スイッチ
１４の中央接点は第２の遅延要素１３を介して第４の加
算器１２の第２の入力端と接続されている。第４の加算
器１２の出力は第４の切換スイッチ１５の第１の切換接
点に供給され、第４の切換スイッチ１５の第２の切換接
点は再びディジタル零を与えられる。第４の切換スイッ
チ１５の中央接点は一方では第４の乗算器１７の第１の
入力端と、また第３の遅延要素１６を介して第３の乗算
器１８の第２の入力端と接続されている。第４の乗算器
１７の出力端は第６の加算器１９の第２の入力端と接続
されている。さらに第４の切換スイッチ１５の中央接点
は第２の乗算器２８の第２の入力端と接続されている。
第２の乗算器２８の出力は第２の定数２６を乗算され、
また第５の切換スイッチ２４の第１の切換接点に供給さ
れ、第５の切換スイッチ２４の第２の切換接点は再びデ
ィジタル零を与えられる。第５の切換スイッチ２４の中
央接点は第７の乗算器２２の第１の入力端と接続されて
いる。第７の加算器２２の出力端は一方では第４の乗算
器１７の第２の入力端と、また他方では第４の遅延要素
２０を介して第７の乗算器２２の第２の入力端と接続さ
れている。
【００１２】決定ユニットは、入力信号をここでは上限
および下限に関して監視するコンパレータ３３を有す
る。予め定められた範囲の超過の際にコンパレータは論
理“１”を発し、さもなければ論理“０”を発する。こ
の出力信号は第５の遅延要素３２に供給され、その出力
は一方では第２ないし第５の切換スイッチを駆動し、他
方ではオアゲート３０の第１の入力端に、また第６の遅
延要素３１を介してオアゲート３０の第２の入力端に供
給される。オアゲート３０の出力信号は決定ユニットの
出力信号８を生成し、また第１の切換スイッチ７を制御
する。
および下限に関して監視するコンパレータ３３を有す
る。予め定められた範囲の超過の際にコンパレータは論
理“１”を発し、さもなければ論理“０”を発する。こ
の出力信号は第５の遅延要素３２に供給され、その出力
は一方では第２ないし第５の切換スイッチを駆動し、他
方ではオアゲート３０の第１の入力端に、また第６の遅
延要素３１を介してオアゲート３０の第２の入力端に供
給される。オアゲート３０の出力信号は決定ユニットの
出力信号８を生成し、また第１の切換スイッチ７を制御
する。
【００１３】適応性帰還結合枝路は要素１２ないし２９
から成っており、また現在の係数を記憶する第１および
第４の遅延要素２０および２１を有する。これらの係数
は式 Ｋ20/21 （ｎ）＝Ｋ20/21 （ｎ−１）＋μ・Ｔ36・Ｓ15
/16 により示され得る。Ｋは遅延要素２０または２１に記憶
されたそのつどの係数、またμは定数２６または２７で
ある。Ｔ36は遅延要素３６の出力信号を示し、Ｓ15/16
は乗算器２８または２９の他方の入力端に供給されるそ
のつどの信号を示す。ｎはそのつどのクロックサイクル
を示す。状態変数は第２および第３の遅延ユニットによ
り定められる。これらのユニットは再びメモリとして構
成されている。
から成っており、また現在の係数を記憶する第１および
第４の遅延要素２０および２１を有する。これらの係数
は式 Ｋ20/21 （ｎ）＝Ｋ20/21 （ｎ−１）＋μ・Ｔ36・Ｓ15
/16 により示され得る。Ｋは遅延要素２０または２１に記憶
されたそのつどの係数、またμは定数２６または２７で
ある。Ｔ36は遅延要素３６の出力信号を示し、Ｓ15/16
は乗算器２８または２９の他方の入力端に供給されるそ
のつどの信号を示す。ｎはそのつどのクロックサイクル
を示す。状態変数は第２および第３の遅延ユニットによ
り定められる。これらのユニットは再びメモリとして構
成されている。
【００１４】状態変数を零にリセットするため、駆動の
場合に遅延要素１３および１６の入力端を零にセットす
る切換スイッチ１４および１５が設けられている。係数
を凍結するために、零による係数２０、２１の加算を行
い、それによりメモリユニット２０、２１内のそのつど
の内容を持続する切換スイッチ２４および２５が設けら
れている。
場合に遅延要素１３および１６の入力端を零にセットす
る切換スイッチ１４および１５が設けられている。係数
を凍結するために、零による係数２０、２１の加算を行
い、それによりメモリユニット２０、２１内のそのつど
の内容を持続する切換スイッチ２４および２５が設けら
れている。
【００１５】コンパレータ３３が定められた限界の外側
にある誤り信号を認識すると、その出力端に論理“１”
が発生される。正常な場合にはコンパレータ３３は論理
“０”を発生し、この論理“０”はオアゲート３０の出
力端に同じく論理“０”を発生させ、すべての切換スイ
ッチ７、２４、２５、１４、１５を閉じられた状態にす
る。論理“１”がコンパレータ３３の出力端に生じてい
ると、これがすぐ次のクロックサイクルでメモリユニッ
ト３２により受け入れられ、またオアゲート３０の第１
の入力端およびその出力端に論理“１”が生じ、このこ
とが切換スイッチ７、１４、１５、２４、２５を開かれ
た状態にし、またそれらの中央接点に零を与える。すぐ
次の信号４により誤り信号が生じないならば、すなわち
信号４が定められた限界の内側にあるならば、コンパレ
ータ３３の出力端において再び零信号の出力が行われ、
また後続のクロックサイクルによりこれがオアゲート３
０の第１の入力端に伝達され、こうして切換スイッチ１
４、１５、２４、２５を再び閉じられた状態にする。し
かし、第２のメモリユニット３１により、先に与えられ
ていた論理“１”信号はオアゲート３０の第２の入力端
に伝達され、切換スイッチ７はこのクロックサイクルの
間はなお開いた状態にとどまる。その後の後続の規則正
しい信号４により初めてこの切換スイッチ７も再び閉じ
られる。
にある誤り信号を認識すると、その出力端に論理“１”
が発生される。正常な場合にはコンパレータ３３は論理
“０”を発生し、この論理“０”はオアゲート３０の出
力端に同じく論理“０”を発生させ、すべての切換スイ
ッチ７、２４、２５、１４、１５を閉じられた状態にす
る。論理“１”がコンパレータ３３の出力端に生じてい
ると、これがすぐ次のクロックサイクルでメモリユニッ
ト３２により受け入れられ、またオアゲート３０の第１
の入力端およびその出力端に論理“１”が生じ、このこ
とが切換スイッチ７、１４、１５、２４、２５を開かれ
た状態にし、またそれらの中央接点に零を与える。すぐ
次の信号４により誤り信号が生じないならば、すなわち
信号４が定められた限界の内側にあるならば、コンパレ
ータ３３の出力端において再び零信号の出力が行われ、
また後続のクロックサイクルによりこれがオアゲート３
０の第１の入力端に伝達され、こうして切換スイッチ１
４、１５、２４、２５を再び閉じられた状態にする。し
かし、第２のメモリユニット３１により、先に与えられ
ていた論理“１”信号はオアゲート３０の第２の入力端
に伝達され、切換スイッチ７はこのクロックサイクルの
間はなお開いた状態にとどまる。その後の後続の規則正
しい信号４により初めてこの切換スイッチ７も再び閉じ
られる。
【図１】本発明による装置のブロック回路図。
【図２】図１による本発明による回路装置の実施例の接
続図。
続図。
１ 入力信号 ２ 加算節点 ３ 決定ユニット ４ 出力信号 ５ 適応性帰還枝路 ６ 監視ユニット ７ 切換ユニット １０ 出力端 １３、１６ メモリユニット（状態変数） １４、１５ 切換スイッチ ２０、２１ 遅延ユニット ２４、２５ 切換スイッチ ３０ オアゲート ３２ メモリユニット ３３ コンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラヨス ガツシ ドイツ連邦共和国 40239 デユツセルド ルフ フアウナシユトラーセ 23 (72)発明者 フエレンク レーブ オーストリア国 9500 フイラツハ アン トニエンシユタイク 21
Claims (5)
- 【請求項１】 第１の加算節点（２）を有し、この加算
節点に入力信号（１）が供給され、その出力信号が決定
ユニット（３）に供給され、その出力端（１０）から決
定ユニットの出力信号と入力信号との間の差信号である
出力信号（４）が取り出し可能であり、この出力信号
（４）が状態変数（１３、１６）および係数（２０、２
１）を有する適応性帰還結合枝路（５）に供給され、そ
の出力端が加算節点（２）と結合されている適応性回路
網において、 決定ユニット（３）の出力信号（４）の誤りの大きさを
監視し、特定のしきい値を超過する振幅の第１の信号値
が生じた際に後続のクロックサイクルにおいて、帰還結
合枝路（５）と加算節点（２）との間に位置している切
換ユニット（７）を、加算節点がディジタル零信号を与
えられるように、また帰還結合枝路（５）の状態変数が
零にセットし、帰還結合枝路（５）の係数（２０、２
１）が凍結するように駆動する監視ユニット（６）が設
けられていることを特徴とする適応性回路網。 - 【請求項２】 出力信号（４）の後続値がもはや、第１
のしきい値よりも小さくまたはそれと等しくてよい第２
のしきい値を超過しないならば、信号（４）がユニット
（５）に供給され、係数の適応がレリーズされ、切換ユ
ニット（７）の駆動が先ず、帰還結合枝路（５）の状態
変数が再び減衰し終わるまでは不変にとどまることを特
徴とする請求項１記載の適応性回路網。 - 【請求項３】 状態変数がメモリユニット（１３、１
６）として構成されており、その前にそれぞれ切換スイ
ッチ（１４、１５）が接続されており、この切換スイッ
チが選択的に、信号を導く経路と接続され、またはディ
ジタル零信号を与えられ、その際に切換スイッチが監視
ユニット（６）により制御されることを特徴とする請求
項１または２記載の適応性回路網。 - 【請求項４】 係数がそれぞれメモリユニット（２０、
２１）中に記憶され、その出力端が付属の加算器（２
２、２３）の第１の入力端と接続されており、その出力
端がメモリユニット（２０、２１）の入力端と接続され
ており、またその第２の入力端が切換スイッチ（２４）
と接続されており、その第１の切換接点が信号経路と接
続されており、またその第２の切換接点がディジタル零
信号を与えられ、その際に切換スイッチが監視ユニット
の出力信号により制御されることを特徴とする請求項１
ないし３の１つに記載の適応性回路網。 - 【請求項５】 監視ユニットが入力信号（４）の予め定
められた限界範囲を監視するためのコンパレータ（３
３）を有し、その出力信号が第１のメモリユニット（３
２）に供給され、その出力が帰還結合枝路を制御するた
めの出力信号の役割をし、その際にメモリユニット（３
２）の出力信号が一方ではオアゲート（３０）の第１の
入力端と接続されており、他方では別のメモリユニット
（３１）を介してオアゲート（３０）の第２の入力端と
接続されており、またオアゲート（３０）の出力信号が
切換スイッチ（７）を制御する役割をすることを特徴と
する請求項１ないし４の１つに記載の適応性回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4434723A DE4434723C1 (de) | 1994-09-28 | 1994-09-28 | Adaptives Netzwerk |
| DE4434723.5 | 1994-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116296A true JPH08116296A (ja) | 1996-05-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7269362A Ceased JPH08116296A (ja) | 1994-09-28 | 1995-09-22 | 適応性回路網 |
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|---|---|
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| EP (1) | EP0704968B1 (ja) |
| JP (1) | JPH08116296A (ja) |
| DE (2) | DE4434723C1 (ja) |
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| US5481564A (en) * | 1990-07-20 | 1996-01-02 | Fujitsu Limited | Received data adjusting device |
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-
1995
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- 1995-09-28 US US08/535,714 patent/US5805639A/en not_active Expired - Lifetime
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Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20050224 |