JPH05175855A

JPH05175855A - デコーダ装置

Info

Publication number: JPH05175855A
Application number: JP4116397A
Authority: JP
Inventors: Hans J J Busschaert; ハンス・ヨハン・ヨゼフ・ブッシェルト; Peter Paul Frans Reusens; ペテル・パウル・フランス・ルーセンス; Camp Ronny M A Van; ロニー・マリア・アルフォンス・バン・カンプ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1991-05-08
Filing date: 1992-05-08
Publication date: 1993-07-13
Also published as: CA2068117A1; DE69212695D1; AU1526192A; EP0512641B1; FI922067A; AU644523B2; DE69212695T2; NZ242456A; US5331665A; CA2068117C; ES2093178T3; FI922067A0; EP0512641A1; BE1004814A3

Abstract

(57)【要約】【目的】本発明は、符号化されたメッセージをビタビ
アルゴリズムを使用して復号するデコーダ装置のスルー
プットを増加させ、必要な電力消費および基板表面積を
減少させることを目的とする。【構成】デコーダの２つの連続した状態の間で可能な
状態転移に対する転移確率を計算する第１のモジュール
ＶＩＴＡＬＦＡと、転移確率の関数で連続的な状態転移
および前記状態のそれぞれにおける終了によって構成さ
れる可能な通路に対する通路確率を計算し、前記状態の
それぞれに対して最高の通路確率値を有する通路だけを
選択する第２のモジュールＶＩＰＲＯＢとを含んでいる
ことを特徴とする。それらのモジユールは互いに独立的
に動作し、それらの動作は共通の制御モジュールＶＩＣ
ＯＮＴによって管理される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、符号化されたメッセー
ジをコンボリューション状に復号するビタビ（Viterbi
）アルゴリズムを使用するデコーダ装置に関する。

【０００２】

【従来の技術】ビタビ復号アルゴリズムはデジタル無線
信号から雑音を除去するために最適で広範囲に使用され
る前方エラー補正技術である。しかしながら、ハードウ
ェアにおけるその構成は複雑で高価であるため、専用装
置よりは多目的マイクロプロセッサの使用が一般に好ま
しい。これは例えばＳ．Ｍ．Ｓaid 氏他による文献
（“Realtime implementation of the Viterbi decodin
g algorithm ona high-performance microprocesso
r”，vol.10，no 1，1986年１月／２月，11乃至16頁）
に示されたデコーダ装置に対する場合である。そこにお
いてビタビアルゴリズムはモトローラ社によって製造さ
れた標準方式のマイクロプロセッサMC68000 の回路（フ
ァームウェア）中に構成される。

【０００３】

【発明が解決しようとする課題】このような既知のデコ
ーダ装置の欠点は、ビタビ復号アルゴリズムの実行に対
して最適化されないことである。これは特に高いスルー
プット、小さい回路板面および低電力消費が要求された
場合にそうである。事実、そのハードウェアは標準的な
ワード長、例えば16ビットを処理するために設計されて
おり、これらは一般に特定のビタビアルゴリズムに対す
る必要性を越えるものであり、それによって遅延を増加
する。さらに、マイクロプロセッサ並びにその関連した
メモリおよび周辺装置はこの適用に対して必要であるよ
りも多数の回路を含んでいるため、要求される回路板表
面および電力消費の両者が不必要に増加する。

【０００４】本発明の目的は上記の既知のタイプである
が、高いスループットを処理することができ、必要とす
る電力消費および表面積が減少されたデコーダ装置を提
供することである。

【０００５】既知のデコーダ装置に関する別の問題は、
特性、特に計算実行時間が全ての計算が順次に行われる
ために無駄にされることである。本発明の別の目的はこ
の実行時間を減少することである。

【０００６】

【課題解決のための手段】本発明によると、この目的
は、デコーダの２つの連続した状態の間で可能な状態転
移に対する転移確率を計算する第１のモジュールと、こ
の転移確率の関数で連続的な状態転移および状態のそれ
ぞれにおける終了によって構成される可能な通路に対す
る通路確率を計算し、状態のそれぞれに対して最高の通
路確率値を有する通路だけを選択する第２のモジュール
とを含んでいるデコーダ装置により達成される。

【０００７】この適用の限定された構造はハードウェア
構成およびビタビアルゴリズムにおいて使用されるワー
ドの長さを最適化することが認められている。それによ
って要求される表面および電力消費の両方が減少され
る。

【０００８】本発明によると、実行時間の減少は、第１
のモジュールが第１のモジュールの動作を制御する第１
の制御回路を含み、第２のモジュールが第２のモジュー
ルの動作を制御する第２の制御回路を含んでおり、第１
のモジュールおよび第２のモジュールは互いに独立的に
動作し、それらの動作は共通の制御モジュールによって
管理されることによって達成される。

【０００９】このようにして、第１のモジュールは転移
確率を計算し、一方第２のモジュールは通路確率を計算
する。この計算の同時性はデコーダ装置の計算実行時間
を著しく減少する。

【００１０】本発明の別の特徴は、デコーダ装置が特に
第２のモジュールによって選択された通路間で復号され
る評価されたメッセージに対応する１つの通路だけを選
択する第３のモジュールを含み、第３のモジュールは第
３のモジュールの動作を制御する第３の制御回路を含
み、第３のモジュールは第１および第２のモジュールと
無関係に動作し、これらのモジュール全ての動作は共通
制御モジュールによって管理されていることである。

【００１１】本発明はまた、第１のモジュールがさらに
第１のモジュールにおいて受信されたビットと同じ状態
転移に対して予測されたビットとの間の差の関数である
転移ビットエラー率を状態転移のそれぞれに対して計算
し、第２のモジュールがさらに通路を構成する状態転移
の転移ビットエラー率の和である通路ビットエラー率を
選択された通路のそれぞれに対して計算することを特徴
とする。

【００１２】本発明のさらに別の特徴は、第１のモジュ
ールが各状態転移に対して転移確率および転移ビットエ
ラー率を同時に計算し、第２のモジュールが通路確率お
よび通路ビットエラー率を同時に並列に計算することで
ある。

【００１３】このようにしてデコーダ装置は高められた
スループットを有する。以下、添付された図面と共に実
施例の説明を参照することによって本発明の上記および
別の目的および特徴がさらに明らかになり、本発明自身
が最も良く理解されるであろう。

【００１４】

【実施例】図１に示されたデコーダ装置ＶＤは、デジタ
ルセル無線システムの携帯自動車ステーションの受信機
に内蔵された単一の電子チップの約１／４の部分的に集
積されたビタビデコーダである。デコーダ装置ＶＤは、
例えばＢ．Sklar 氏による文献（“DIGITAL COMMUNICAT
ION-Fundamentals and Applications ”，1988年出版，
プレンティスホールインターナショナル社，特に第６章
の“Channel Coding−Part 2”，314 乃至380 頁）に詳
細に示されているビタビコンボリューション復号アルゴ
リズムにしたがってデジタルメッセージを復号するため
に使用される。

【００１５】メッセージはデジタルセル無線システムの
送信機中で前にコンボリューション状に符号化されてい
る。この送信機において、受信機に送信されるデータビ
ットは、ｍ入力データビットの長さをそれぞれ有する異
なる入力メッセージまたは入力シーケンスに最初に配置
され、ｍが例えば 248に等しい。。

【００１６】これらの入力メッセージは送信機の一部を
形成するコンボリューションエンコーダにおいて符号化
され、このようなエンコーダＣＥの一例は図２において
概略的に示されている。図２のエンコーダＣＥは入力Ｉ
Ｎおよびｎ個のモジュロ２加算器Ａ1 ，Ａ2 ，…，Ａn
が結合された出力を備えたＫ段のシフトレジスタＳＲに
よって構成された直線有限状態マシンである。これらの
加算器のｎ個の出力Ｏ1 ，Ｏ2 ，…，Ｏn は概略的に示
されたサンプリングスイッチによりＣＥのエンコーダ出
力ＯＵＴに結合される。Ｋは例えば５に等しく、入力メ
ッセージの１入力データビットがエンコーダ出力ＯＵＴ
に影響を与えることができるビットシフトの数を表すい
わゆる“抑制長”である。各時間的瞬間に、１つの新し
い入力データビットはレジスタＳＲにシフトされ、この
レジスタ中の全ビットは１ビット位置に右側にシフトさ
れ、ｎ個の加算器Ａ1 乃至Ａn の出力はエンコーダ出力
ＯＵＴにおいてｎコードワードビットを生じるように連
続的にサンプルされる。１つの入力メッセージに関連し
たｍ＊ｎコード化ビットのシーケンスは送信されるべき
波形を変調するために使用され、“＊”は乗算符号であ
る。各入力データビットに対してｎ個のコード化ビット
が存在しているため、入力データビット数に対するコー
ド化ビット数の比率であるコード率はｎ、例えば２，３
または６に等しい。

【００１７】エンコーダＣＥの状態はシフトレジスタＳ
ＲのＫ−１右端段またはビット位置として定められてい
るため、ＣＥは２＊＊（Ｋ−１）の可能な状態であり、
“＊＊”は指数符号である。入力メッセージの次の入力
データビットを伴う実際の状態の情報は後続する状態を
決定するのに必要かつ十分である。実際の状態から続く
状態への転移、すなわち続く時間的瞬間における状態は
“状態転移”と呼ばれる。２つの可能な入力データビッ
ト０および１に対応する２つの完全に限定された状態転
移だけが各状態から生じることができ、結果的に２つの
完全に限定された状態転移だけが特定の状態で終了する
ことができる。各状態転移は次の入力データビットまた
はこの次の入力データビットにより得られるコード化ビ
ットのいずれかによって表されることができる。ある状
態から開始する２つの可能な状態転移の１つに関連した
コード化ビットは、別の状態転移に関連したものに対す
る２進補数であることを認めることができる。ある状態
で終了する２つの状態転移のコード化ビットに対しても
同様である。この構造の反覆性は、“トレリス構造図”
と呼ばれる構造図のエンコーダの全ての可能な状態転移
を表わすために示されている。

【００１８】コード率ｎ＝２および抑制長Ｋ＝３（上記
の例のように５ではない）に対するトレリス構造図の簡
単にされた変形は部分的に図３に示されている。この図
において、（２＊＊（Ｋ−１））＝４の可能な状態Ａ，
Ｂ，ＣおよびＤは続く時間的瞬間ｔ（ｉ＋１）と同様に
時間的瞬間ｔ（ｉ）において異なる点によって表され、
８つの可能な状態転移はｔ（ｉ＋１）の状態にｔ（ｉ）
の４つの状態を結合したラインによって表されている。
各状態は２進値、例えばＡ＝00，Ｂ＝10，Ｃ＝01および
Ｄ＝11によって定められている。実線は入力データビッ
ト０によって発生された状態転移を表し、一方破線は入
力データビット１によって発生された状態転移を表す。
例えば、時間的瞬間ｔ（ｉ）において状態Ｂ＝10で開始
すると、入力データビット０は時間的瞬間ｔ（ｉ＋１）
において状態Ｃ＝01で終了する状態転移になり、この状
態転移はコード化ビット１および０の対によって表され
る。他方、入力データビット１は時間的瞬間ｔ（ｉ＋
１）において状態Ｄ＝11で終了する状態転移になり、こ
の状態転移はコード化ビット０および１の対によって表
される。

【００１９】上記から予め定められた開始状態、例えば
Ｂから開始すると、エンコーダＣＥにおいてシフトされ
た入力メッセージの各入力データビットは、ｍ入力デー
タビットのメッセージ全体がｍ連続状態転移により構成
された通路によってトレリス構造図で表されるように完
全に限定された状態転移に対応する。

【００２０】以下詳細に説明するように、図１のビタビ
デコーダＶＤはトレリス構造図中の全ての可能な通路か
らこの単一のエンコーダの通路を抽出することによって
入力メッセージを回復しようとし、これは“評価メッセ
ージ”と呼ばれる。これはデコーダＶＤが例えば全ての
可能なまたは予測される状態転移および、またはそれら
の関連した予測される（入力）データビット或は予測さ
れるコード化ビットの形態の下に“分枝マトリクス”
（図５のＳＣＮＴ）と呼ばれるメモリにエンコーダのト
レリス構造図を蓄積した場合、および各メッセージが予
め定められた状態、例えば状態Ａで終了した場合にのみ
可能である。エンコーダ側においてこの最後の状況を実
現するために、２進値０を有し、“フラッシュビット”
と呼ばれる（Ｋ−１）入力ビットは各入力メッセージの
重要な入力データビットに付加され、メッセージの全長
はｍである。これらのフラッシュビットはエンコーダの
トレリス構造図中の入力メッセージによって後続された
通路を、これらの各入力メッセージの後でＣＥのＫ段の
シフトレジスタＳＲの内容を消去することによって予め
定められた終了状態、例えばＡで終了させる。

【００２１】有効な伝送帯域幅がメッセージの要求され
たｍ＊ｎコード化ビットによって超越された場合、コー
ド化アルゴリズムによって発生された冗長はいくつかの
コード化ビットを除去することによって少し減少され
る。メッセージから除去されたコード化ビットは“パン
クさせられたビット”と呼ばれ、予め定められたアルゴ
リズムによる選択的に情報すなわちコード化ビットを除
く動作は“パンク”とよばれ、各可能なアルゴリズムは
パンクスキムに対応する。パンクスキム、したがってパ
ンクさせたビットの適切な選択によって、伝送品質は減
少された冗長性にかかわらず許容可能な状態である。パ
ンクスキムの使用は一般に低いコード率ｎに対して好ま
しい。何故ならば、このような比率は冗長性を、したが
って伝送品質をも著しく減少するからである。パンク技
術は技術的に既に知られており、したがってここでは詳
細に説明しない。

【００２２】自動車ステーションの受信機（示されてい
ない）は図１に示された復調器およびビタビデコーダＶ
Ｄを含む。

【００２３】既知の復調プロセスにしたがって復調した
後、復調器はこの復調プロセスの結果生じた12ビットワ
ードから上位４桁のビットを取除く。このような４ビッ
トの各組は“ソフトビット”と呼ばれる。したがって、
各ソフトビットはエンコーダの上記のコード化ビットの
１つの量子化された表示である。

【００２４】上記のパンクスキムを考慮すると、ビタビ
デコーダＶＤは最初に正しい組のｎソフトビットを発生
する。

【００２５】分枝マトリクスのこれらのソフトビットお
よび内容によって、ビタビデコーダＶＤはトレリス構造
図を通過する最も可能な通路を計算する。この計算は３
つの動作ステップ、すなわち前方通過、後方通過および
出力位相で行われる。

【００２６】前方通過の間、受信された各組のｎソフト
ビットに対してＶＤは可能な値を計算し、２つの連続し
た時間的瞬間の間、すなわちｔ（ｉ）とｔ（ｉ＋１）と
の間の全ての可能な状態転移にそれを割当る。この可能
な値は“転移確率値”と呼ばれ、それはソフトビットが
特定の状態転移に対して分枝マトリクスからの予測され
たコード化ビットに正確に対応したときに最大であり、
一方それはソフトビットが１つもこれらの予測されたコ
ード化ビットに適合しない場合に最小であり、全てのビ
ットが同じ絶対値を持つソフトビットによって表わされ
た場合、両者は例えば論理１に対して10進値（＋７）お
よび論理０に対して10進値（−７）である。ソフトビッ
トの絶対値が異なっている場合、以下の方法が使用され
る：予測されたシーケンス、例えば１／０／１に対し
て、振幅（＋５）／（−１）／（＋７）を持つソフトビ
ットを受信した場合、転移確率値は（＋５）＊（＋１）
＋（−１）＊（−１）＋（＋７）＊（＋１）＝１３とし
て計算され、ここで各ソフトビットの振幅は２進データ
ビット１に対して係数（＋１）または２進データビット
０に対して（−１）により乗算され、一方振幅（＋３）
／（＋５）／（−１）を持つソフトビットを受信した場
合、転移確率値は（＋３）＊（＋１）＋（＋５）＊（−
１）＋（−１）＊（＋１）＝−３として計算される。

【００２７】以降、転移確率値はＡＬＦＡ（ｘｙ）とし
て示し、ここでｘおよびｙは図３に示されたＡ，Ｂ，Ｃ
およびＤのような２つの状態であり、Ｘは状態転移の開
始状態であり、ｙは状態転移の終了状態である。

【００２８】ＶＤはまた２＊＊（Ｋ−１）状態のそれぞ
れに対して通路確率値を計算する。通路確率値は、トレ
リス構造図を通る可能な通路を形成し、特定の状態で終
了する状態転移に割当てられた状態転移確率値の合計に
等しい可能な値である。各時間的瞬間において、また各
状態に対して最高値を有する通路確率値だけがＶＤの第
１のメモリ（図６のＭＥＭＰ）中に選択され蓄積され
る。したがって、この第１のメモリは２＊＊（Ｋ−１）
の最も可能な通路確率値を蓄積する。以降、通路確率値
はＰＲＯＢ（ｙ）で示され、ここでｙは通路の終了状態
ある。

【００２９】１つの最も可能な通路がある状態に対して
選択された場合、その通路の最後の状態転移に対応した
最も可能なデータビットはＶＤの第２のメモリ（図７の
ＤＭＥＭ）に蓄積される。これは各時間的瞬間に各状態
に対して実行されるため、第２のメモリはｍ＊（２＊＊
（Ｋ−１））の最も可能なデータビット、すなわち２＊
＊（Ｋ−１）の最も可能なメッセージのそれぞれに対し
てｍデータビットを蓄積し、それぞれ異なる状態で終了
することができる。

【００３０】この第２のメモリが満たされたときに、前
方通過はメッセージに対して終了される。

【００３１】既に述べられたように、全ての入力メッセ
ージは２＊＊（Ｋ−１）の最も可能な通路が全てトレリ
ス構造図において予め定められた終了状態Ｙ＝Ａに集中
した結果として固定数のゼロビットすなわち２進値０を
有する（Ｋ−１）フラッシュビットで終了する。

【００３２】この特徴は後方通過中に利用され、それに
おいて１つの評価されたメッセージは第２のメモリに蓄
積された２＊＊（Ｋ−１）の最も可能なメッセージから
選択される。この評価されたメッセージはトレリス構造
図において最高の通路確率値を有する通路に対応し、そ
れはこの通路に後続することによって再構成され、逆の
順ですなわち予め定められた終了状態Ａから開始する。
したがって、この評価されたメッセージの評価されたデ
ータビットは後方通過中に逆の順で収集される。

【００３３】最後に、出力位相中にこれらの評価データ
ビットは再び通常の順にされ、ビタビデコーダＶＤの出
力ＳＯＵＴに直列に送信される。

【００３４】さらに、評価メッセージを発生するため
に、このビタビデコーダＶＤはまた状態ｙで終了するメ
ッセージのコード化ビットと異なるソフトビットの数で
ある、いわゆる“パスビットエラー率値”ＢＥＲ（ｙ）
を供給する。さらに詳細には、開始状態ｘから終了状態
ｙへの転移に対してｘｙとして示されたそれぞれ選択さ
れた最も可能な状態転移に対して、対応したソフトビッ
トはＶＤの分枝マトリクスに蓄積された予測されたコー
ド化ビットと比較される。この比較の結果は、“転移ビ
ットエラー率値”ＴＢＥＲ（ｘｙ）と呼ばれ、コード化
ビットと異なっている（符号で）ソフトビットの数に等
しい。状態ｙで終了するそれぞれ選択された最も可能な
通路に対して、ＢＥＲ（ｙ）はその通路の全ての状態転
移の転移ビットエラー率値の合計に等しい。２＊＊（Ｋ
−１）状態のそれぞれに対して、１つの通路ビットエラ
ー率値はＶＤの第３のメモリ（図６のＭＥＭＢ）に蓄積
される。この第３のメモリは、同じ状態に対して最も可
能な通路確率値を蓄積する上記の第１のメモリ（図６の
ＭＥＭＰ）に関連される。このメッセージの通路ビット
エラー率値ＢＥＲ（ｙ）はビタビデコーダＶＤの出力Ｂ
ＯＵＴにおいて与えられる。

【００３５】以下、図１に示されたビタビデコーダＶＤ
を最初に概略的に、次に図４乃至図７を参照して詳細に
説明する。

【００３６】ＶＤは制御モジュールＶＩＣＯＮＴによっ
て共通に全て制御されたブロックＶＩＳＯＦＴ、ＶＩＴ
ＡＬＦＡ、ＶＩＰＲＯＢおよびＶＩＤＡＴＡを含む４セ
グメントドミノ構造を有する。第１の４ブロックすなわ
ちソフトビットインターフェイスモジュールＶＩＳＯＦ
Ｔ、分枝マトリクス計算モジュールＶＩＴＡＬＦＡ、確
率モジュールＶＩＰＲＯＢおよびデータモジュールＶＩ
ＤＡＴＡは全て前方通過に対して使用され、一方ＶＩＤ
ＡＴＡだけが後方通過および出力位相に対して使用され
る。

【００３７】上記の受信機の復調器から入力バスＳＢＩ
Ｎを介して、ＶＩＳＯＦＴはソフトビットを受信し、上
記に示された可能なパンクスキムを考慮した後、ＶＩＴ
ＡＬＦＡにそれらを送信する。ＶＩＳＯＦＴとＶＩＴＡ
ＬＦＡとの間の伝送は内部バスＢＩＴを介して行われ
る。ＶＩＳＯＦＴはまた２つの制御ラインＲＥＱおよび
ＲＤＹによって先行する復調器に接続されている。ＲＥ
Ｑを通じてＶＩＳＯＦＴはこの復調器から新しいソフト
ビットを要求し、ＲＤＹを介して復調器は要求されたソ
フトビットが入力バスＳＢＩＮで有効であることを示
す。類似した制御ラインＲＮＥＸＴおよびＳＯＫＮはＶ
ＩＳＯＦＴとＶＩＴＡＬＦＡとの間に存在する。ＲＮＥ
ＸＴを通してＶＩＴＡＬＦＡは、ＶＩＳＯＦＴからｎソ
フトビットの新しい組を要求し、ＳＯＫＮを介してＶＩ
ＳＯＦＴはこれらのソフトビットがバスＢＩＮでＶ有効
であることをＶＩＴＡＬＦＡに通信する。最後に、一般
的な制御信号および例えばメッセージ長ｍ、コード率ｎ
およびパンクスキムのような構造情報は、共通制御モジ
ュールＶＩＣＯＮＴによってＶＩＳＯＦＴ、ＶＩＴＡＬ
ＦＡ、ＶＩＰＲＯＢおよびＶＩＤＡＴＡはこれらのブロ
ックを全て結合する内部共通バスＣＴＢを介して与えら
れる。

【００３８】ＶＩＴＡＬＦＡはトレリス構造図において
全ての可能な状態転移に対してｎの受信ソフトビットの
関数でこれらの状態転移の転移確率値ＡＬＦＡ（ｘｙ）
を計算する。既に述べられたように、転移確率値ＡＬＦ
Ａ（ｘｙ）は同じ状態転移に対してｎの予測コード化ビ
ットとｎの受信ソフトビットを比較することによって計
算され、ｎの予測コード化ビットはＶＩＴＡＬＦＡに配
置された分枝マトリクス（図５のＳＣＮＴ）に蓄積され
る。このように計算された転移確率値ＡＬＦＡ（ｘｙ）
は内部バスＡＬＦＡＢを介してＶＩＰＲＯＢに伝送され
る。

【００３９】最も可能な転移確率値ＡＬＦＡ（ｘｙ）の
計算と同時に、ＶＩＴＡＬＦＡはまた内部バスＢＥＲＩ
を介してＶＩＰＲＯＢに供給される対応した転移ビット
エラー率値ＴＢＥＲ（ｘｙ）を計算する。

【００４０】ＶＩＰＲＯＢはＶＩＰＲＯＢに位置された
上記の最初のメモリ（図６のＭＥＭＰ）に蓄積された通
路確率値の前の組およびＶＩＴＡＬＦＡによって与えら
れた転移確率値ＡＬＦＡ（ｘｙ）から新しい組の最も可
能な通路確率値ＰＲＯＢ（ｙ）すなわち各（終了）状態
ｙに対するものを計算する。各終了状態ｙに対して、選
択されたまたは新しい最も可能な通路確率値ＰＲＯＢ
（ｙ）は最初のメモリに蓄積された前の最も可能な通路
確率値ＰＲＯＢ（ｘ）および各開始状態ｘに対する転移
確率値ＡＬＦＡ（ｘｙ）の合計の中の最高値に等しい。
終了状態ｙに対してトレリス構造図を通る最も可能な通
路がＶＩＰＲＯＢによって設定された場合、最も可能な
データビットはこの通路の最後の最も可能な状態転移か
ら得られる。最も可能なデータビットは端子ＤＯＵＴを
介してデータモジュールＶＩＤＡＴＡに伝送される。

【００４１】最も可能な通路確率値ＰＲＯＢ（ｙ）の計
算、したがって通路の選択、特にこの通路の最後の最も
可能な状態転移ＡＬＦＡ（ｘｙ）と同時に、ＶＩＰＲＯ
Ｂは選択された通路を構成する全ての状態転移ｘｙの転
移ビットエラー率値ＴＢＥＲ（ｘｙ）の合計である対応
した通路ビットエラー率値ＢＥＲ（ｙ）を計算する。し
たがって、ＶＩＰＲＯＢは上記の第３のメモリを含み、
ここにおいて１つの最も可能な通路ビットエラー率値Ｂ
ＥＲ（ｙ）は各終了状態ｙに対して蓄積される。新しい
ＰＲＯＢ（ｙ）の計算に対するように、新しいＢＥＲ
（ｙ）は第３のメモリに蓄積された前のＢＥＲ（ｘ）お
よびバスＢＥＲＩを介してＶＩＴＡＬＦＡによって与え
られたＴＢＥＲ（ｘｙ）の合計に等しい。しかしなが
ら、ＢＥＲ（ｘ）およびＴＢＥＲ（ｘｙ）はＶＩＰＲＯ
Ｂによって既に選択された最も可能な通路の最後の状態
転移によって与えられ、それに対応するため、ＢＥＲ
（ｙ）の計算に対して２＊＊（Ｋ−１）間における選択
は行われない。

【００４２】ＶＩＴＡＬＦＡおよびＶＩＰＲＯＢはさら
に２つの制御ラインＡＣＫおよびＳＯＫＡによって相互
接続される。ＡＣＫを通じてＶＩＰＲＯＢはＶＩＴＡＬ
ＦＡから新しい転移確率値ＡＬＦＡ（ｘｙ）および新し
い転移ビットエラー率値ＴＢＥＲ（ｘｙ）を要求し、Ｓ
ＯＫＡを通じてＶＩＴＡＬＦＡはこれらの値がバスＡＬ
ＦＡＢおよびＢＥＲＩ上で利用可能であることをＶＩＰ
ＲＯＢに知らせる。

【００４３】端子ＤＯＵＴを介してＶＩＰＲＯＢから最
も可能なデータビットを受信するＶＩＤＡＴＡは、各終
了状態に対して１つのメッセージでｍ＊２＊＊（Ｋ−
１）の最も可能なデータビットすなわち２＊＊（Ｋ−
１）の最も可能なメッセージを蓄積することができる上
記の第２のメモリを含む。上記のフラッシュビットによ
り、評価されたメッセージすなわちビダビデコーダＶＤ
の出力ＳＯＵＴで与えられ、状態ｙ＝Ａで終了したただ
１つ残っている最も可能なメッセージだけが知られる。
第２のメモリの内容は、ＶＩＤＡＴＡがこの既知の終了
状態Ａから開始する評価されたメッセージの（評価され
た）データビットを抽出することができるように構成さ
れる。逆順序でこのように収集されたこれらのデータビ
ットは第２のメモリであるが、その予め定められた別の
位置に一時的に蓄積される。評価されたメッセージの全
ての評価されたデータビットがＶＩＤＡＴＡによって選
択された場合、後者は正しい順序で出力ＳＯＵＴにこれ
らの評価されたデータビットを連続的に出力する。

【００４４】ＶＤの４つの主ブロックの動作は、図４乃
至図７を参照することによって以下さらに詳細に示され
ている。

【００４５】図４はソフトビットインターフェイスモジ
ュールＶＩＳＯＦＴを詳細に示す。ＶＩＳＯＦＴは制御
ラインＲＥＱ，ＲＤＹ，ＲＮＥＸＴおよびＳＯＫＮが制
御バスＣＴＢと共に接続された制御回路または有限状態
マシンＳＦＳＭを含む。ＳＦＳＭはいわゆるＶＩＳＯＦ
Ｔの“局部インテリジェンス”であり、端子ＰＵＮＣＴ
を介してＶＩＳＯＦＴに含まれたパンクマルチプレクサ
ＰＭＵＸを制御する。ＰＭＵＸの入力は入力バスＳＢＩ
Ｎであり、その出力は内部バスＢＩＴである。ＰＭＵＸ
の目的は、ＳＢＩＮを介して受信されたソフトビット流
にパンクされたビットを挿入することである。端子ＰＵ
ＮＣＴを介してＳＦＳＭは制御バスＣＴＢを介してＶＩ
ＣＯＮＴから受信されたパンクスキムにしたがってＰＭ
ＵＸの動作を制御する。ＰＭＵＸはビット流をそれぞれ
ｎソフトビットの組に構成する。ＶＩＴＡＬＦＡの要求
時に制御ラインＲＮＥＸＴを介してＰＭＵＸはバスＢＩ
Ｔ上に１組のｎソフトビットを負荷し、制御リンクＳＯ
ＫＮ上で信号を付勢する。図５に示されたモジュール
ＶＩＴＡＬＦＡは演算ユニットＡＬＵＡにおいてＶＩＳ
ＯＦＴからｎソフトビットの組を受信する。ＡＬＵＡ
は、６つまでのソフトビットを蓄積することができる６
個のラッチを含む。これは上記の最大コード率ｎに対応
する。ＶＩＴＡＬＦＡはまたＶＩＣＯＮＴの制御バスＣ
ＴＢが制御ラインＲＮＥＸＴ，ＳＯＫＮ，ＡＣＫおよび
ＳＯＫＡと共に接続されている制御回路または有限状態
マシンＡＦＳＭを含む。ＶＩＴＡＬＦＡのこの局部イン
テリジェンスＡＦＳＭは内部バスＬＡＤＲを介してＡＬ
ＵＡを制御し、端子ＣＮＴを介して上記の分枝マトリク
スＳＣＮＴを制御し、このマトリクスＳＣＮＴはバスＣ
ＭＰを介してＡＬＵＡに接続される。演算ユニットＡＬ
ＵＡの出力は、バスＡＬＦＡＢよびＢＥＲＩを介してＶ
ＩＰＲＯＢに接続される。

【００４６】分枝マトリクスＳＣＮＴはＲＯＭメモリで
あり、既に述べられたようにエンコーダのトレリス構造
図の全ての可能な状態転移が予測されたコード化ビット
およびまたは予測されたデータビットの形態の下に蓄積
される。ＡＦＳＭの制御の下に、ＡＬＵＡは状態ｙで終
了する全ての状態転移に対してバスＢＩＴを介してＶＩ
ＳＯＦＴから受信されたソフトビットとバスＣＭＰを介
してＳＣＮＴから受信された予測されたコード化ビット
を比較する。これらの比較の結果は、上記の転移確率値
ＡＬＦＡ（ｘｙ）および演算ユニットＡＬＵＡによって
上記に例示により説明されたように計算され、バスＡＬ
ＦＡＢおよびＢＥＲＩ上にそれぞれ同時に負荷される転
移ビットエラー率値ＴＢＥＲ（ｘｙ）である。

【００４７】好ましい実施例において、特定状態ｙで終
了する状態転移の転移確率値は絶対値で等しく、符号で
異なっているだけなので“ＡＬＦＡ（ｙ）”と呼ばれる
この絶対値だけがバスＡＬＦＡＢを介してＶＩＴＡＬＦ
ＡからＶＩＰＲＯＢに伝送される。同様に、伝送ビット
エラー率値は２進補数であるため、バスＢＥＲＩを介し
てＢＥＲ（ｙ）としてＶＩＰＲＯＢにそれらの１つだけ
を伝送することで十分である。

【００４８】図６に示された確率モジュールＶＩＰＲＯ
Ｂにおいて、新しい最も可能な通路確率値は各終了状態
に対して計算される。例えば、状態ｘまたはｚから開始
する状態ｙで終了するための新しい最も可能な通路確率
値ＰＲＯＢ（ｙ）はＰＲＯＢ（ｘ）＋ＡＬＦＡ（ｙ）お
よびＰＲＯＢ（ｚ）−ＡＬＦＡ（ｙ）において最高値で
あり、ここでＰＲＯＢ（ｘ）およびＰＲＯＢ（ｚ）は第
１のメモリＭＥＭＰから読取られ、ＡＬＦＡ（ｙ）はバ
スＡＬＦＡＢを介して受信される。

【００４９】図３に一部分が示されているトレリス構造
図は、“バタフライ”と呼ばれる多数の閉システムに分
割されてもよいことに留意すべきである。１つのバタフ
ライは例えば瞬間ｔ（ｉ）で状態ＢおよびＤを、瞬間ｔ
（ｉ＋１）で状態ＣおよびＤを含むシステムであり、こ
れらの状態は以降それぞれｘ，ｚ，ｙおよびｗとして示
される。結果的に状態ｙおよびｗに対する新しい通路確
率値（ＰＲＯＢ）を生じる１つの完全なバタフライの計
算は、同じ入力値すなわちＰＲＯＢ（ｘ），ＰＲＯＢ
（ｚ）およびＡＬＦＡ（ｙ）（またはＡＬＦＡ（ｗ））
に基づいていることが認められることができる。以下の
式が成立する：ＡＬＦＡ（ｘｙ）＝−ＡＬＦＡ（ｚｙ）であり、ＡＬＦＡ（ｘｙ）＝−ＡＬＦＡ（ｘｗ）であり、ＡＬＦＡ（ｘｗ）＝−ＡＬＦＡ（ｚｗ）であるため、ＰＲＯＢ（ｘ）＋ＡＬＦＡ（ｘｙ）＞ＰＲＯＢ（ｚ）＋
ＡＬＦＡ（ｚｙ）ならば、ＰＲＯＢ（ｙ）＝ＰＲＯＢ（ｘ）＋ＡＬＦＡ（ｘｙ）或は、ＰＲＯＢ（ｙ）＝ＰＲＯＢ（ｚ）＋ＡＬＦＡ（ｚ
ｙ）また、ＰＲＯＢ（ｘ）＋ＡＬＦＡ（ｘｗ）＞ＰＲＯＢ（ｚ）＋
ＡＬＦＡ（ｚｗ）ならば、ＰＲＯＢ（ｗ）＝ＰＲＯＢ（ｘ）＋ＡＬＦＡ（ｘｗ）或は、ＰＲＯＢ（ｗ）＝ＰＲＯＢ（ｚ）＋ＡＬＦＡ（ｚ
ｗ）ここからＡＬＦＡ（ｘｙ）＝ＡＬＦＡ（ｚｗ）、すなわ
ち上記によるとＡＬＦＡ（ｙ／ｗ）と示されてもよいＡ
ＬＦＡ（ｙ）＝ＡＬＦＡ（ｗ）が得られることができ
る。

【００５０】各状態転移に対して２＊＊（Ｋ−１−１）
のバタフライが存在しているため、ＶＩＰＲＯＢは２つ
の各終了状態に対して通路確率値（ＰＲＯＢ）の２＊＊
（Ｋ−２）組を計算する。

【００５１】同時に、新しい最も可能な通路−ビットエ
ラー率値ＢＥＲ（ｙ），ＢＥＲ（ｗ）はＢＥＲ（ｘ）＋
ＴＢＥＲ（ｙ）またはＢＥＲ（ｚ）＋（ｎ−ＴＢＥＲ
（ｙ））、およびＢＥＲ（ｘ）＋ＴＢＥＲ（ｗ）または
ＢＥＲ（ｚ）＋（ｎ−ＴＢＥＲ（ｗ））として計算さ
れ、ここでｎは上記のコード率であり、上記のように選
択された新しい最も可能な通路確率値ＰＲＯＢ（ｙ）お
よびＰＲＯＢ（ｗ）に依存している。ＢＥＲ（ｘ）およ
びＢＥＲ（ｚ）は第３のメモリＭＥＭＢから読取られ、
一方ＴＢＥＲ（ｙ）およびＴＢＥＲ（ｗ）はＶＩＰＲＯ
ＢにおいてバスＢＥＲＩを介して受信される。

【００５２】さらに詳細には、ＶＩＰＲＯＢは２つの類
似したブロック（図６の上下）、すなわち通路確率値を
処理するものと通路ビットエラー率値を処理するものか
ら構成される。ＶＩＰＲＯＢの（図６の上部の）確率ブ
ロックは以下を含む：−バスＡＬＦＡＢから転移確率値
ＡＬＦＡ（ｙ）を受信するためのラッチＡＬＦＡＬ；−
メモリＭＥＭＰに蓄積され、バスＰＢＵＳを介して受信
された前の通路確率値ＰＲＯＢ（ｘ）およびＰＲＯＢ
（ｚ）から、またラッチＡＬＦＡＬからバスＡＬＦＡＣ
を介してこれらの演算ユニットにおいて受信された値Ａ
ＬＦＡ（ｙ）から新しい通路確率値ＰＲＯＢ（ｘ）＋Ａ
ＬＦＡ（ｙ）およびＰＲＯＢ（ｚ）−ＡＬＦＡ（ｙ）を
同時に計算するための２つの演算ユニットＡＬＵＰ1 お
よびＡＬＵＰ2 ；および−ＡＬＵＰ1 およびＡＬＵＰ2
に各バスＰＢ1 およびＰＢ2 を介して接続され、出力が
バスＰＢＵＳを介してメモリＭＥＭＰに接続され、上記
に説明されたようにＡＬＵＰ1 およびＡＬＵＰ2 から受
信された２つの値の中から新しい最も可能な通路確率値
ＰＲＯＢ（ｙ）を選択する比較器およびマルチプレクサ
ＰＲＭＵＸ。

【００５３】第１のメモリＭＥＭＰおよび第３のメモリ
ＭＥＭＢは関連しており、それぞれ20ビットの２＊＊
（Ｋ−１）ワードの容量を有する１つのＲＡＭメモリＭ
ＥＭを一緒に形成することに留意すべきである。ＭＥＭ
の通路確率部分ＭＥＭＰは12ビットのワードを蓄積し、
一方ＭＥＭの通路ビットエラー率部分ＭＥＭＢは８ビッ
トのワードを蓄積し、以下に説明されるＶＩＰＲＯＢの
（図６の下部の）ビットエラー率ブロックに接続されて
いる。

【００５４】（上部の）確率ブロックのように、（下部
の）ビットエラー率ブロックは以下を含む： −バスＢＥＲＩから転移ビットエラー率値ＴＢＥＲ
（ｙ）を受信するためのラッチＢＥＲＩＬ； −メモリＭＥＭＢに蓄積され、バスＢＢＵＳを介して受
信された前の通路確率ビットエラー率値ＢＥＲ（ｘ）お
よびＢＥＲ（ｚ）から、およびバスＢＥＲＩＢを介して
ラッチＢＥＲＩＬから受信された転移ビットエラー率値
ＴＢＥＲ（ｙ）から新しい通路ビットエラー率値ＢＥＲ
（ｘ）＋ＴＢＥＲ（ｙ）およびＢＥＲ（ｚ）＋（ｎ−Ｔ
ＢＥＲ（ｙ））を同時に計算するための２つの演算ユニ
ットＡＬＵＢ1 およびＡＬＵＢ2 ；および−ＡＬＵＢ1
およびＡＬＵＢ2 の両者に各バスＯＢ1 およびＯＢ2 を
介して接続され、出力がバスＢＢＵＳを介してメモリＭ
ＥＭＢに接続され、上記に説明されたように、すなわち
ＰＲＭＵＸによって行われた選択にしたがってＡＬＵＢ
1およびＡＬＵＢ2 から受信された２つの値の中から新
しい最も可能な通路ビットエラー率値ＢＥＲ（ｙ）を選
択するマルチプレクサＢＲＭＵＸ。

【００５５】比較器およびマルチプレクサＰＲＭＵＸは
さらに端子ＤＯＵＴに接続され、ＰＲＭＵＸによって選
択された通路すなわち最高の通路確率値を有する通路の
最後の最も可能な転移確率値に対応した最も可能なデー
タビットがデータモジュールＶＩＤＡＴＡに伝送される
出力を有する。同様に、マルチプレクサＢＲＭＵＸはま
たビダビデコーダＶＤの出力端子ＢＯＵＴに接続され、
選択された最も可能な通路の最も可能な通路ビットエラ
ー率値ＢＥＲ（ｙ）が利用可能な出力を有する。

【００５６】最後に、ＶＩＰＲＯＢはその局部インテリ
ジェンスであり、制御バスＣＴＢおよび上記の制御ライ
ンＡＣＫおよびＳＯＫＡが接続されている制御回路また
は有限状態マシンＰＦＳＭを含む。ＰＦＳＭは、共通の
内部制御バスＩＣＢを介してＲＡＭメモリＭＥＭ並びに
演算ユニットＡＬＵＰ1 ，ＡＬＵＰ2 ，ＡＬＵＢ1 およ
びＡＬＵＢ2 を制御する。

【００５７】新しい最も可能な通路確率値ＰＲＯＢ
（ｙ）は例えばＡＬＵＰ1 の出力に対してＰＲＭＵＸに
よって選択され、この新しい値ＰＲＯＢ（ｙ）はＭＥＭ
Ｐに書込まれ、対応した最後の最も可能なデータビット
０または１はＤＯＵＴに伝送され、ＢＲＭＵＸはＡＬＵ
Ｐ1 に関連された演算ユニットＡＬＵＢ1 を選択する。
ＡＬＵＢ1 の出力におけるビットエラー率値ＢＥＲ
（ｙ）はバスＢＢＵＳを介してＭＥＭＢに書込まれ、端
子ＢＯＵＴに伝送される。

【００５８】これら全ての動作は２＊＊（Ｋ−１）状態
に対して連続的に行われ、トレリス構造図を通るただ１
つの最も可能な通路が選択され、別の可能な通路はＶＩ
ＰＲＯＢによって系統的に消去される。

【００５９】既に述べられたように、通路がＶＩＰＲＯ
Ｂによって選択されるたびに、その通路の最後の状態転
移に対応した最も可能なデータビットはＤＯＵＴを介し
てＶＩＤＡＴＡに伝送される（図７に示されている）。
これは、復号されるべき各メッセージに対してＶＩＤＡ
ＴＡがｍ×２＊＊（Ｋ−１）のデータビットを受信する
ことを意味し、ｍは上記のメッセージ長であり、Ｋが抑
制長である。

【００６０】これら全てのデータビットからただ１つの
評価されたメッセージだけを取出すために、ＶＩＤＡＴ
Ａは以下を含む： −各ｍ個のデータビットの２＊＊（Ｋ−１）最も可能な
メッセージを蓄積することができる上記の第２のメモリ
ＤＭＥＭ； −１組の最も可能なデータビットをラッチするための２
＊＊（Ｋ−１）シフトレジスタおよびラッチＳＬＳ； −２＊＊（Ｋ−１）対１ビットのマルチプレクサＤＭＵ
Ｘ； −ＤＭＵＸをアドレスするための（Ｋ−１）ビットのシ
フトレジスタＳＬＡ； −端子ＤＯＵＴまたはＤＭＵＸの出力においてデータビ
ットをＳＬＳに伝送するためのセレクタＰＳＥＬ； −ＶＩＣＯＮＴの管理下にＶＩＤＡＴＡの動作を同期す
るための制御回路または有限状態マシンＤＦＳＭ。

【００６１】明細書の以下の部分において、抑制長Ｋは
５に等しく、評価されたメッセージの長さｍは248 に等
しいと考える。

【００６２】有限状態マシンまたは局部インテリジェン
スＤＦＳＭはバスＣＴＢを介してＶＩＣＯＮＴから制御
情報を受信し、２つの制御端子ＦＰおよびＢＰを介して
ＰＳＥＬの動作を、また内部アドレスバスＡＤＢを介し
てＤＭＥＭの動作を制御する。ＤＦＳＭはＦＰおよびＢ
Ｐを介して前方通過または後方通過がそれぞれランして
いることを示す。

【００６３】前方通過中、２＊＊（Ｋ−１）＝16の状態
に対してＶＩＰＲＯＢによって選択された通路の最後の
状態転移の最も可能なデータビットは端子ＤＯＵＴを介
してＶＩＤＡＴＡに連続的に与えられる。するとＤＦＳ
Ｍの同じ名称の制御端子における制御信号ＦＰが付勢さ
れるため、ＰＳＥＬは端子ＳＩＮを介してＳＬＳにこれ
らのデータビットを連続的に伝送する。１つの終了状態
に対して１つづつ16の最も可能なデータビットによって
構成された16ビットワードがシフトレジスタおよびラッ
チＳＬＳにおいて組立てられた場合、ＤＦＳＭはメモリ
ＤＭＥＭの予め定められた行へのこのワードの伝送を制
御する。この伝送は両方向16ビットバスＤＢを介して行
われ、ＳＬＳから入来した各16ビットワードはＤＭＥＭ
のｍ＝248 行またはワード位置の異なる行に蓄積され、
最上部の行Ｒ0 から開始する。

【００６４】16の最も可能なデータビットの248 のワー
ドがＤＭＥＭの行Ｒ0 乃至Ｒ247 に蓄積された場合、前
方通過は完了される。

【００６５】以下のプロセスは逆の順序、すなわちＳＬ
Ｓにおいて受信され、したがって行Ｒ247 に蓄積された
最後のワードから行Ｒ0 に蓄積された第１のワードまで
ＤＭＥＭに蓄積されたデータを処理し、したがって上記
に示されたように“後方通過”と呼ばれる。この後方通
過中、ＤＦＳＭの同じ名称の制御出力における制御信号
ＢＰは付勢される。この信号ＢＰはデータビットがＰＳ
ＥＬを通ってＤＯＵＴからＳＬＳに伝送されることを禁
止するが、端子ＳＳＥＬ，ＰＳＥＬおよびＳＩＮを介し
てＤＭＵＸからＳＬＳへデータビットを伝送させ、端子
ＳＳＥＬはＤＭＵＸおよびＰＳＥＬを結合する。

【００６６】メモリＤＭＥＭからの評価されたメッセー
ジの取出しは、終了状態ｙの２進値が１ビット位置の右
にシフトされた開始状態ｘの２進値によって与えられ、
状態転移ｘｙのデータビットが（左に）付加されるトレ
リス構造図の特性に基づいている。

【００６７】さらに詳細には、評価されたメッセージの
最後の評価されたデータビットを取出すためにメモリＤ
ＭＥＭのアドレスポインタがＤＦＳＭによって最後の行
Ｒ247 すなわち前方通過中に受信された最後のワードを
蓄積する行に最初に設定され、一方４ビットシフトレジ
スタＳＬＡは０，０，０，０，に、すなわちマルチプレ
クサＤＭＵＸにおける左の第１のビットを選択するよう
に初期化される。その結果、マルチプレクサＤＭＵＸは
バスＬＢを介してメモリＤＭＥＭからその16ビットワー
ド入力データを受信するため、位置Ｒ247 ／Ｃ0 に配置
され、Ｃ0 がＤＭＥＭの左の第１の列を示すデータビッ
トが選択され、ＤＭＵＸの出力で与えられる。そこから
この最後の評価されたデータビットは端子ＳＳＥＬ、セ
レクタＰＳＥＬおよび端子ＳＩＮを介してシフトレジス
タおよびラッチＳＬＳに伝送される。シフトレジスタお
よびラッチＳＬＳの最も左の位置に配置されたこの最後
の評価されたデータビットは、ＳＬＡの直列入力にＳＬ
Ｓのこの最も左の位置を結合する端子ＬＢを介して４ビ
ットシフトレジスタＳＬＡにおいてシフトされる。この
データビットはまたバスＤＢを介してメモリＤＭＥＭの
位置Ｒ247 ／Ｃ0 に複写される。この複写の理由は、こ
の後方通過中に評価されたメッセージがメモリＤＭＥＭ
の第１の列Ｃ0 において１ビットづつ構成され、最後の
評価されたデータビットが行Ｒ247 にあり、第１のもの
が行Ｒ0 にあるためである。

【００６８】位置Ｒ47／Ｃ0 は、各メッセージに付加さ
れた上記に述べられたフラッシュビットのために最後の
評価されたデータビットを取出すように、すなわちトレ
リス構造図を通る最も可能な通路を予め定められた終了
状態に集中させる後方通過を開始するために選択される
ことに留意すべきである。この場合、これはメモリＤＭ
ＥＭの列Ｃ0 に対応した状態すなわち２進値００を有す
る状態Ａである。

【００６９】評価されたメッセージの最後から２番目の
評価されたデータビットを取出すためにＤＭＥＭの行Ｒ
246 （示されていない）はＤＦＳＭによって選択され、
このビットの列アドレスはＳＬＡの実際の内容によって
与えられる。その結果、ＤＭＥＭの行Ｒ246 はＤＭＵＸ
の入力に与えられ、ＳＬＡによって選択されたその１つ
のデータビットはＳＳＥＬ，ＰＳＥＬおよびＳＩＮを介
してＳＬＳの最も左の位置に複写される。そこからこの
最後から２番目の評価されたデータビットはＬＢを介し
てＳＬＡにおいてシフトされ、メモリＤＭＥＭの位置Ｒ
246 ／Ｃ0 に複写される。

【００７０】それぞれ評価されたデータビットはＤＭＥ
Ｍからそのように取出され、第１の列Ｃ0 において再度
複写される。ＤＭＥＭのｍ＝248 の行が処理された場
合、処理された最後の行はＲ0 であり、後方通過が完了
される。

【００７１】続く出力位相中、ｍ評価されたデータビッ
トはメモリＤＭＥＭから読取られ、ビダビデコーダＶＤ
の出力ＤＯＵＴに直列に与えられる。したがって、ＤＭ
ＥＭの列Ｃ0 は行Ｒ0 から行Ｒ247 まで読取られ、評価
されたメッセージはバスＤＢ並びにシフトレジスタおよ
びラッチＳＬＳを介して正しい順序でＤＯＵＴに伝送さ
れる。

【００７２】ビダビアルゴリズムの全てのタスクは局部
インテリジェンスＳＦＳＭ，ＡＦＤＭ，ＰＳＦＭおよび
ＤＦＳＭをそれぞれ有するＶＤの異なるブロックまたは
モジュールＶＩＳＯＦＴ，ＶＩＴＡＬＦＡ，ＶＩＰＲＯ
ＢおよびＶＩＤＡＴＡによって行われ、またこれらのブ
ロックはそこで受信された毎回のビットの組に対して同
じサブルーチンを反復するため、これらの異なるタスク
は共通制御モジュールＶＩＣＯＮＴの制御下において全
ブロックの局部インテリジェンスを通してパイプライン
処理される。このパイプライン手段は例えば全ての２＊
＊（Ｋ−１）の状態に対して分枝距離モジュールＶＩＴ
ＡＬＦＡが転移確率値ＡＬＦＡ（ｙ）および転移ビット
エラー率値ＴＢＥＲ（ｙ）を計算し、ＶＩＰＲＯＢにこ
れらの値を伝送し、新しい組のｎソフトビットがＶＩＴ
ＡＬＦＡがその計算を再度開始するＶＩＳＯＦＴから与
えられることを意味する。さらに、ＡＬＦＡ（ｙ）およ
びＴＢＥＲ（ｙ）のこの後続する計算はＶＩＴＡＬＦＡ
によって実行され、ＶＩＰＲＯＢは計算された値ＰＲＯ
Ｂ（ｙ）およびＢＥＲ（ｙ）によりそのＲＡＭメモリＭ
ＥＭの通路確率部分ＭＥＭＰおよび通路ビットエラー率
部分ＭＥＭＢの両方を更新し、２＊＊（Ｋ−１）の最も
可能なデータビットをＶＩＤＡＴＡに伝送する。その
後、ＶＩＤＡＴＡは、メモリＤＭＥＭが満たされるまで
メモリＤＭＥＭを更新し、出力位相によって後続される
後方通過を開始する。

【００７３】既に述べられたように、これら全ての付勢
のタイミングは共通の制御バスＣＴＢを介してＶＩＣＯ
ＮＴによって管理され、ＶＩＣＯＮＴはＶＤの異なる局
部インテリジェンスにアクセスする。これらの局部イン
テリジェンスＳＦＳＭ，ＡＦＳＭ，ＰＦＳＭおよびＤＦ
ＳＭはそれぞれ属するブロックまたはモジュールの局部
動作を制御し、例えばタスクが完了したときに共通制御
モジュールＶＩＣＯＮＴに制御情報を戻す。

【００７４】最後に、コード化原理は入力データビット
流によって構成された符号化メッセージの抑制長Ｋに対
するヒストリィを使用するため、ビダビデコーダＶＤは
エラーのバーストがこの抑制長Ｋより短い限り、上記の
最大可能復号アルゴリズムに基づいてバーストによる伝
送エラーを補正することができる。

【００７５】本発明の原理は特定の装置と関連して上記
に示されているが、この説明は単なる例示に過ぎず、本
発明の技術的範囲を制限するもものではないことは明ら
かに理解されるであろう。

【図面の簡単な説明】

【図１】本発明によるビダビデコーダＶＤのブロック
図。

【図２】図１のビダビデコーダＶＤによって復号される
べきメッセージを符号化する渦巻エンコーダＣＥの概略
図。

【図３】図１のビダビデコーダＶＤにおいて使用される
トレリス図の一部分における状態転移図。

【図４】図１の“ソフトビット”インターフェイスモジ
ュールＶＩＳＯＦＴの詳細図。

【図５】図１の分枝距離計算モジュールＶＩＴＡＬＦＡ
の詳細図。

【図６】図１の確率モジュールＶＩＰＲＯＢの詳細図。

【図７】図１のデータモジュールＶＩＤＡＴＡの詳細
図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ペテル・パウル・フランス・ルーセンスベルギー国、ビー − 9270 ラールネ、ワランデ 121 (72)発明者ロニー・マリア・アルフォンス・バン・カンプベルギー国、ビー − 2547 リント、カルディナール・カルディンラーン 94

Claims

【特許請求の範囲】

【請求項１】符号化されたメッセージをコンボリュー
ション状に復号するビタビアルゴリズムを使用するデコ
ーダ装置において、デコーダの２つの連続した状態の間で可能な状態転移に
対する転移確率を計算する第１のモジュールと、前記転移確率の関数で連続的な状態転移および前記状態
のそれぞれにおける終了によって構成される可能な通路
に対する通路確率を計算し、前記状態のそれぞれに対し
て最高の通路確率値を有する通路だけを選択する第２の
モジュールとを含んでいることを特徴とするデコーダ装
置。
【請求項２】前記第１のモジュールは、前記第１のモ
ジュールの動作を制御する第１の制御回路を含み、第２
のモジュールが前記第２のモジュールの動作を制御する
第２の制御回路を含んでいることを特徴とする請求項１
記載のデコーダ装置。
【請求項３】前記第１のモジュールおよび前記第２の
モジュールは互いに独立的に動作し、それらの動作は共
通の制御モジュールによって管理されることを特徴とす
る請求項２記載のデコーダ装置。
【請求項４】前記第２のモジュールによって選択され
た前記通路間で復号される評価されたメッセージに対応
する１つの通路だけを選択する第３のモジュールを含む
ことを特徴とする請求項１記載のデコーダ装置。
【請求項５】前記第３のモジュールは、前記第３のモ
ジュールの動作を制御する第３の制御回路を含み、前記
第３のモジュールは前記第１および第２のモジュールと
無関係に動作し、これらのモジュール全ての動作は前記
共通制御モジュールによって管理されていることを特徴
とする請求項３および４記載のデコーダ装置。
【請求項６】前記第１のモジュールは、さらに前記第
１のモジュールにおいて受信されたビットと同じ状態転
移に対して予測されたビットとの間の差の関数である転
移ビットエラー率を前記状態転移のそれぞれに対して計
算することを特徴とする請求項１記載のデコーダ装置。
【請求項７】前記第１のモジュールは、各状態転移に
対して前記転移確率および前記転移ビットエラー率を同
時に計算することを特徴とする請求項６記載のデコーダ
装置。
【請求項８】前記第２のモジュールは、さらに前記通
路を構成する状態転移の転移ビットエラー率の和である
通路ビットエラー率を前記選択された通路のそれぞれに
対して計算することを特徴とする請求項６記載のデコー
ダ装置。
【請求項９】前記第２のモジュールは、前記通路確率
および前記通路ビットエラー率を同時に並列に計算する
ことを特徴とする請求項８記載のデコーダ装置。
【請求項１０】前記第１、第２および第３のモジュー
ルは、縦続接続されていることを特徴とする請求項４ま
たは５記載のデコーダ装置。
【請求項１１】集積回路の機能ブロックの１つとして
構成されていることを特徴とする請求項１乃至１０のい
ずれか１項記載のデコーダ装置。