JPH05216546A - 基準電圧回路 - Google Patents
基準電圧回路Info
- Publication number
- JPH05216546A JPH05216546A JP4156321A JP15632192A JPH05216546A JP H05216546 A JPH05216546 A JP H05216546A JP 4156321 A JP4156321 A JP 4156321A JP 15632192 A JP15632192 A JP 15632192A JP H05216546 A JPH05216546 A JP H05216546A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reference voltage
- conductor
- output
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Electromagnetism (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Theoretical Computer Science (AREA)
- Control Of Electrical Variables (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Voltage And Current In General (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 低電力消費スタンバイ・モードから急速パワ
ーアップを行え、またバンドギャップ回路出力の高周波
ノイズ等の有効な濾波を行える精密基準電圧回路を提供
すること。 【構成】 バンドギャップ電圧基準発生回路２の出力
に、ＦＥＴ４、外部バイパスコンデンサ５、ＦＥＴ７、
バッファ回路８を含む回路１を接続する。ＦＥＴ４，７
は、変換動作中はオンとして、この変換中に、ＦＥＴ
４，７とバイパスコンデンサ５とで、バンドギャップ回
路２が発生する高周波ノイズを濾波して、正確な基準電
圧をバッファ回路に供給する。各変換の合間には、ＦＥ
Ｔ４，７をオフにして、バイパスコンデンサ５を絶縁す
ることによりその電荷を保持させる。これにより、ＦＥ
Ｔ４，７をオンにした時に、コンデンサ５を充電しなく
てもよいようにする。
ーアップを行え、またバンドギャップ回路出力の高周波
ノイズ等の有効な濾波を行える精密基準電圧回路を提供
すること。 【構成】 バンドギャップ電圧基準発生回路２の出力
に、ＦＥＴ４、外部バイパスコンデンサ５、ＦＥＴ７、
バッファ回路８を含む回路１を接続する。ＦＥＴ４，７
は、変換動作中はオンとして、この変換中に、ＦＥＴ
４，７とバイパスコンデンサ５とで、バンドギャップ回
路２が発生する高周波ノイズを濾波して、正確な基準電
圧をバッファ回路に供給する。各変換の合間には、ＦＥ
Ｔ４，７をオフにして、バイパスコンデンサ５を絶縁す
ることによりその電荷を保持させる。これにより、ＦＥ
Ｔ４，７をオンにした時に、コンデンサ５を充電しなく
てもよいようにする。
Description
【０００１】
【産業上の利用分野】本発明は、低電力スタンバイ・モ
ード 即ち利用回路に供給する電力がその利用回路の各
フルパワー動作の合間の時間インターバル中に急激に減
少するモードから、急速に“パワーアップ”するのを可
能にする回路に関するものである。より詳しくは、本発
明は、ノイズ信号を減少させるのに外部のバイパスコン
デンサを使用できるようにする回路に関している。
ード 即ち利用回路に供給する電力がその利用回路の各
フルパワー動作の合間の時間インターバル中に急激に減
少するモードから、急速に“パワーアップ”するのを可
能にする回路に関するものである。より詳しくは、本発
明は、ノイズ信号を減少させるのに外部のバイパスコン
デンサを使用できるようにする回路に関している。
【０００２】
【従来の技術】１６ビットのＡＤＣ、ＤＡＣ（デジタル
−アナログ変換器）等のような種々の高精度の回路は、
基準電圧発生器を備えている。ある電圧発生器回路で
は、いわゆる“バンドギャップ”回路を含んでいる。こ
のバンドギャップ回路は、絶対温度に比例した基準電圧
を発生する。多くの場合、このバンドギャップ回路の出
力は、ある１つのバッファ回路の入力に接続されてい
る。そのバッファ回路は、通常ある非常に低い出力イン
ピーダンスをもっていて、バンドギャップ回路が発生し
た出力電圧に等しい精密な出力基準電圧を発生する。こ
の出力基準電圧は、所望の内部基準電圧レベルを生成す
るため、製造中にニクロム抵抗器等をトリミングするこ
とによって精密に調整することができる。例えば、本願
出願人のＡＤＳ７８００の１２ビット・アナログ−デジ
タル変換器は、そのようなバンドギャップ／バッファ回
路を有している。このバンドギャップ基準電圧発生器回
路は、高周波サーマルノイズ及びフリッカノイズを発生
する。また、他の発生源からのノイズが、そのバンドギ
ャップ回路の出力に現れることもある。このようなノイ
ズは、代表的には、１０メガヘルツかそれ以上の周波数
のものである。このようなノイズ電圧は、その１２ビッ
トＡＤＣの最下位ビットに不正確さを生じるさせる程の
大きさである。
−アナログ変換器）等のような種々の高精度の回路は、
基準電圧発生器を備えている。ある電圧発生器回路で
は、いわゆる“バンドギャップ”回路を含んでいる。こ
のバンドギャップ回路は、絶対温度に比例した基準電圧
を発生する。多くの場合、このバンドギャップ回路の出
力は、ある１つのバッファ回路の入力に接続されてい
る。そのバッファ回路は、通常ある非常に低い出力イン
ピーダンスをもっていて、バンドギャップ回路が発生し
た出力電圧に等しい精密な出力基準電圧を発生する。こ
の出力基準電圧は、所望の内部基準電圧レベルを生成す
るため、製造中にニクロム抵抗器等をトリミングするこ
とによって精密に調整することができる。例えば、本願
出願人のＡＤＳ７８００の１２ビット・アナログ−デジ
タル変換器は、そのようなバンドギャップ／バッファ回
路を有している。このバンドギャップ基準電圧発生器回
路は、高周波サーマルノイズ及びフリッカノイズを発生
する。また、他の発生源からのノイズが、そのバンドギ
ャップ回路の出力に現れることもある。このようなノイ
ズは、代表的には、１０メガヘルツかそれ以上の周波数
のものである。このようなノイズ電圧は、その１２ビッ
トＡＤＣの最下位ビットに不正確さを生じるさせる程の
大きさである。
【０００３】高分解能のＡＤＣ、ＤＡＣ等の応用があ
り、これでは、非常に低い平均電力消費が要求される。
あるケースにおいては、高分解能のＡＤＣまたはＤＡＣ
における低平均電力消費は、各変換動作の合間に、その
回路の少なくともいくつかを低電力消費の“スタンバ
イ”モードに切り換えることによって実現している。し
かし、その回路を低電力スタンバイ・モードから“パワ
ーアップ”状態に切り換える度に大きな外部バイパスコ
ンデンサを充電しなければならない場合には、この方法
は、実用的ではない。先行技術のある回路では、バンド
ギャップ回路の出力に入力が接続したバッファ回路の出
力の箇所に外部リードを接続し、これにより、バンドギ
ャップ回路が発生するフリッカノイズ及びサーマルノイ
ズを濾波する必要のあるユーザに対し、１〜１０マイク
ロファラッドの外部バイパスコンデンサをそのバッファ
回路の出力に接続して、バッファ回路出力の電圧をロー
パスフィルタ処理することができるようにしている。こ
のようにして低平均電力消費を実現しているが、この回
路の急速パワーアップは、実現可能ではない。
り、これでは、非常に低い平均電力消費が要求される。
あるケースにおいては、高分解能のＡＤＣまたはＤＡＣ
における低平均電力消費は、各変換動作の合間に、その
回路の少なくともいくつかを低電力消費の“スタンバ
イ”モードに切り換えることによって実現している。し
かし、その回路を低電力スタンバイ・モードから“パワ
ーアップ”状態に切り換える度に大きな外部バイパスコ
ンデンサを充電しなければならない場合には、この方法
は、実用的ではない。先行技術のある回路では、バンド
ギャップ回路の出力に入力が接続したバッファ回路の出
力の箇所に外部リードを接続し、これにより、バンドギ
ャップ回路が発生するフリッカノイズ及びサーマルノイ
ズを濾波する必要のあるユーザに対し、１〜１０マイク
ロファラッドの外部バイパスコンデンサをそのバッファ
回路の出力に接続して、バッファ回路出力の電圧をロー
パスフィルタ処理することができるようにしている。こ
のようにして低平均電力消費を実現しているが、この回
路の急速パワーアップは、実現可能ではない。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、低電力消費スタンバイ・モードから急速にパワーア
ップでき、またバンドギャップ回路の出力の高周波のフ
リッカノイズ、サーマルノイズ等を有効に濾波できる精
密な基準電圧回路を提供することである。
は、低電力消費スタンバイ・モードから急速にパワーア
ップでき、またバンドギャップ回路の出力の高周波のフ
リッカノイズ、サーマルノイズ等を有効に濾波できる精
密な基準電圧回路を提供することである。
【０００５】本発明の別の目的は、バンドギャップ回路
が発生するフリッカノイズ及びサーマルノイズの濾波
と、別の違った基準電圧源への置き換えを可能にするた
めにバンドギャップを減結合することと、その基準電圧
源が発生する高周波ノイズの有効な濾波と、そして低電
力消費状態からの急速なパワーアップと、を提供するの
に十分融通性のある、精密基準電圧回路を提供すること
である。
が発生するフリッカノイズ及びサーマルノイズの濾波
と、別の違った基準電圧源への置き換えを可能にするた
めにバンドギャップを減結合することと、その基準電圧
源が発生する高周波ノイズの有効な濾波と、そして低電
力消費状態からの急速なパワーアップと、を提供するの
に十分融通性のある、精密基準電圧回路を提供すること
である。
【０００６】
【課題を解決するための手段】１つの実施例にしたがっ
て簡単に述べると、本発明では、アナログ−デジタル変
換器または他の利用回路に使用できる基準電圧回路を提
供する。この基準電圧回路は、バンドギャップ回路と、
このバンドギャップ回路の出力導体を第１の導体に結合
する第１の電界効果トランジスタとを有する。その第１
導体は、第１の外部バイパスコンデンサとバッファ回路
の非反転入力とに結合する。第２の電界効果トランジス
タで、その第１導体をバッファ回路の非反転入力に結合
する。バッファ回路の出力は、この回路の反転入力に結
合する。記述する実施例では、それら第１及び第２の電
界効果トランジスタは、アナログ−デジタル変換器によ
る変換動作中、オンとする。また、第１電界効果トラン
ジスタ及び第１バイパスコンデンサは協働して、バンド
ギャップ回路が生成する高周波ノイズを濾波し、それに
よって、精密基準電圧をバッファ回路の非反転入力に印
加させる。この基準電圧は、バッファ回路の出力に複写
（replicate）する。各変換動作の合間には、第１及び
第２の電界効果トランジスタをオフとして、第１バイパ
スコンデンサを絶縁することによりその電荷を保存さ
せ、これにより、第１及び第２の電界効果トランジスタ
がオンに戻ったときに第１バイパスコンデンサを充電す
る必要がないようにする。第１の電界効果トランジスタ
は、第２のＦＥＴと独立でオンにすることができ、これ
により、上記バンドギャップ回路ではなく外部基準電圧
源を、第１導体に結合することができるようにする。あ
る１つの実施例においては、第２のバイパスコンデンサ
を第２の導体に接続する。第３の電界効果トランジスタ
で、その第２導体にバッファ回路の出力を結合し、そし
て第４の電界効果トランジスタで、その第２導体を第３
の導体に結合し、この第３導体上に上記基準電圧を複写
する。レーザ・トリミング可能な抵抗性分圧器を、バッ
ファ回路の出力に結合して、調節した基準電圧を生成す
る。この基準電圧は、アナログ−デジタル変換器のＣＤ
ＡＣキャパシタ・アレイの基準電圧端子に印加すること
になる。
て簡単に述べると、本発明では、アナログ−デジタル変
換器または他の利用回路に使用できる基準電圧回路を提
供する。この基準電圧回路は、バンドギャップ回路と、
このバンドギャップ回路の出力導体を第１の導体に結合
する第１の電界効果トランジスタとを有する。その第１
導体は、第１の外部バイパスコンデンサとバッファ回路
の非反転入力とに結合する。第２の電界効果トランジス
タで、その第１導体をバッファ回路の非反転入力に結合
する。バッファ回路の出力は、この回路の反転入力に結
合する。記述する実施例では、それら第１及び第２の電
界効果トランジスタは、アナログ−デジタル変換器によ
る変換動作中、オンとする。また、第１電界効果トラン
ジスタ及び第１バイパスコンデンサは協働して、バンド
ギャップ回路が生成する高周波ノイズを濾波し、それに
よって、精密基準電圧をバッファ回路の非反転入力に印
加させる。この基準電圧は、バッファ回路の出力に複写
（replicate）する。各変換動作の合間には、第１及び
第２の電界効果トランジスタをオフとして、第１バイパ
スコンデンサを絶縁することによりその電荷を保存さ
せ、これにより、第１及び第２の電界効果トランジスタ
がオンに戻ったときに第１バイパスコンデンサを充電す
る必要がないようにする。第１の電界効果トランジスタ
は、第２のＦＥＴと独立でオンにすることができ、これ
により、上記バンドギャップ回路ではなく外部基準電圧
源を、第１導体に結合することができるようにする。あ
る１つの実施例においては、第２のバイパスコンデンサ
を第２の導体に接続する。第３の電界効果トランジスタ
で、その第２導体にバッファ回路の出力を結合し、そし
て第４の電界効果トランジスタで、その第２導体を第３
の導体に結合し、この第３導体上に上記基準電圧を複写
する。レーザ・トリミング可能な抵抗性分圧器を、バッ
ファ回路の出力に結合して、調節した基準電圧を生成す
る。この基準電圧は、アナログ−デジタル変換器のＣＤ
ＡＣキャパシタ・アレイの基準電圧端子に印加すること
になる。
【０００７】
【実施例】図１を参照すると、回路１は、参照番号３で
指示した出力インピーダンスを有するバンドギャップ基
準電圧発生器回路２を備えている。このバンドギャップ
回路２の出力インピーダンスＺOUTは、値が約３.５キロ
オームである。バンドギャップ基準電圧発生器２の出力
は導体３に現れ、そしてこの導体３は、ＭＯＳＦＥＴ４
のソースに接続している。ＭＯＳＦＥＴ４は、このＭＯ
ＳＦＥＴ４のゲート電極に接続する制御信号Ｖ1の極性
に依存して、Ｐチャンネル形かＮチャンネル形のＭＯＳ
ＦＥＴとすることができる。このＭＯＳＦＥＴ４のドレ
インは、導体６でバイパスコンデンサ５の１端に接続
し、そしてこのコンデンサ５の他端は接地する。バイパ
スコンデンサ５のキャパシタンスＣ1は、典型的には１
〜１０マイクロファラッドである。導体６はまた、ＭＯ
ＳＦＥＴ７のソースに接続するが、そのＭＯＳＦＥＴ７
もまた、Ｐチャンネル形ＭＯＳＦＥＴまたはＮチャンネ
ル形ＭＯＳＦＥＴのいずれかにすることができる。この
ＭＯＳＦＥＴ７のゲート電極は、低電力消費スタンバイ
・モードを開始させる信号ＶSTANDBYを受け取るように接
続してある。また、ＭＯＳＦＥＴ７のドレインは、導体
９でバッファ８の非反転入力に接続する。バッファ８の
出力は、導体１０でバッファ８の反転入力とレーザによ
ってトリミング可能なニクロム抵抗器１１の１端に接続
してある。その導体１０には、電圧ＶREFOが発生するこ
とになる。
指示した出力インピーダンスを有するバンドギャップ基
準電圧発生器回路２を備えている。このバンドギャップ
回路２の出力インピーダンスＺOUTは、値が約３.５キロ
オームである。バンドギャップ基準電圧発生器２の出力
は導体３に現れ、そしてこの導体３は、ＭＯＳＦＥＴ４
のソースに接続している。ＭＯＳＦＥＴ４は、このＭＯ
ＳＦＥＴ４のゲート電極に接続する制御信号Ｖ1の極性
に依存して、Ｐチャンネル形かＮチャンネル形のＭＯＳ
ＦＥＴとすることができる。このＭＯＳＦＥＴ４のドレ
インは、導体６でバイパスコンデンサ５の１端に接続
し、そしてこのコンデンサ５の他端は接地する。バイパ
スコンデンサ５のキャパシタンスＣ1は、典型的には１
〜１０マイクロファラッドである。導体６はまた、ＭＯ
ＳＦＥＴ７のソースに接続するが、そのＭＯＳＦＥＴ７
もまた、Ｐチャンネル形ＭＯＳＦＥＴまたはＮチャンネ
ル形ＭＯＳＦＥＴのいずれかにすることができる。この
ＭＯＳＦＥＴ７のゲート電極は、低電力消費スタンバイ
・モードを開始させる信号ＶSTANDBYを受け取るように接
続してある。また、ＭＯＳＦＥＴ７のドレインは、導体
９でバッファ８の非反転入力に接続する。バッファ８の
出力は、導体１０でバッファ８の反転入力とレーザによ
ってトリミング可能なニクロム抵抗器１１の１端に接続
してある。その導体１０には、電圧ＶREFOが発生するこ
とになる。
【０００８】抵抗器１１の他端は、導体１３でレーザ・
トリミング可能な抵抗器１２の１端に接続し、またこの
抵抗器１２の他端は接地する。これらの抵抗器１１及び
１２で、トリミング可能な分圧器を形成している。導体
１３には基準電圧ＶREF01が発生し、これは、１６ビッ
ト・アナログ−デジタル変換器のＣＤＡＣキャパシタ・ア
レイ１４の各基準ノード、あるいは高精度で低ノイズの
基準電圧を必要とする別の回路に供給する。
トリミング可能な抵抗器１２の１端に接続し、またこの
抵抗器１２の他端は接地する。これらの抵抗器１１及び
１２で、トリミング可能な分圧器を形成している。導体
１３には基準電圧ＶREF01が発生し、これは、１６ビッ
ト・アナログ−デジタル変換器のＣＤＡＣキャパシタ・ア
レイ１４の各基準ノード、あるいは高精度で低ノイズの
基準電圧を必要とする別の回路に供給する。
【０００９】次に、バッファ８の現在好ましい実現例に
ついて、図３の回路図に示す。この実現例は、模範的な
ものであってしかも当業者が容易に理解できる、と考え
るものである。したがって、その詳細は説明する必要の
ないものである。しかしながら、若干説明を加えると、
図３において、ＮＰＮトランジスタ２８は、ＮＰＮカレ
ントミラーにバイアス電流を供給し、そしてこれの出力
トランジスタ２９は、バッファ回路８の連続段となった
各カレントミラー用の基準電圧を確立する。ＭＯＳＦＥ
Ｔ２７のゲートに印加する信号ＶSTANDBYは、そのトラ
ンジスタ２８をオフにし、これがトランジスタ２９をオ
フにし、これによってその連続段の電力消費を本質的に
ゼロにまで低減する。また、そのＶSTANDBYは、ＭＯＳ
ＦＥＴ２３をオフにまたＭＯＳＦＥＴ２４をオンにし、
これによってＭＯＳＦＥＴ２６をオフにし、したがって
この段の電力消費を本質的にゼロにまで低減する。Ｖ
STAN DBYはまた、ＭＯＳＦＥＴ２５をオフにして、バッ
ファ８の最終段の電力を本質的にゼロまで低減する。
ついて、図３の回路図に示す。この実現例は、模範的な
ものであってしかも当業者が容易に理解できる、と考え
るものである。したがって、その詳細は説明する必要の
ないものである。しかしながら、若干説明を加えると、
図３において、ＮＰＮトランジスタ２８は、ＮＰＮカレ
ントミラーにバイアス電流を供給し、そしてこれの出力
トランジスタ２９は、バッファ回路８の連続段となった
各カレントミラー用の基準電圧を確立する。ＭＯＳＦＥ
Ｔ２７のゲートに印加する信号ＶSTANDBYは、そのトラ
ンジスタ２８をオフにし、これがトランジスタ２９をオ
フにし、これによってその連続段の電力消費を本質的に
ゼロにまで低減する。また、そのＶSTANDBYは、ＭＯＳ
ＦＥＴ２３をオフにまたＭＯＳＦＥＴ２４をオンにし、
これによってＭＯＳＦＥＴ２６をオフにし、したがって
この段の電力消費を本質的にゼロにまで低減する。Ｖ
STAN DBYはまた、ＭＯＳＦＥＴ２５をオフにして、バッ
ファ８の最終段の電力を本質的にゼロまで低減する。
【００１０】このバンドギャップ基準電圧発生器回路２
は、在来設計のものとすることができる。上述した商業
的に入手し得るＡＤＳ７８００ １２ビット・アナログ−
デジタル変換器集積回路内においては、ある適当なバン
ドギャップ回路を使用している。しかしながら、図４に
示すように、その従来設計構成にＮＰＮトランジスタ３
１を付加して、バンドギャップ回路２のパワーアップ動
作を実現するようにした。これでは、信号Ｖ1がＭＯＳ
ＦＥＴ３２をオンにすると、これはまた、導体４０を接
地に結合するＭＯＳＦＥＴ３３をオフにする。すると直
ぐに、電流３８がトランジスタ３１のあるベース電圧を
確立し、そしてこれのエミッタは、図示した各抵抗器を
通る電流３９を供給し、これで、公知の方法にてＮＰＮ
トランジスタ３６及び３７によるバンドギャップ電圧の
発生を開始させるようにする。また、そのトランジスタ
３１のエミッタの電圧は、バンドギャップ回路２のパワ
ーアップを行い終えた後にトランジスタ３１をオフにで
きる程十分に上昇する。
は、在来設計のものとすることができる。上述した商業
的に入手し得るＡＤＳ７８００ １２ビット・アナログ−
デジタル変換器集積回路内においては、ある適当なバン
ドギャップ回路を使用している。しかしながら、図４に
示すように、その従来設計構成にＮＰＮトランジスタ３
１を付加して、バンドギャップ回路２のパワーアップ動
作を実現するようにした。これでは、信号Ｖ1がＭＯＳ
ＦＥＴ３２をオンにすると、これはまた、導体４０を接
地に結合するＭＯＳＦＥＴ３３をオフにする。すると直
ぐに、電流３８がトランジスタ３１のあるベース電圧を
確立し、そしてこれのエミッタは、図示した各抵抗器を
通る電流３９を供給し、これで、公知の方法にてＮＰＮ
トランジスタ３６及び３７によるバンドギャップ電圧の
発生を開始させるようにする。また、そのトランジスタ
３１のエミッタの電圧は、バンドギャップ回路２のパワ
ーアップを行い終えた後にトランジスタ３１をオフにで
きる程十分に上昇する。
【００１１】このＡＤＣの正常な動作中、図１中のＭＯ
ＳＦＥＴ４及び７は、Ｖ１及びＶST ANDBYでそれぞれオ
ンにする。すると、スタンバイコンデンサ５は、完全に
充電する。バンドギャップ基準電圧発生器回路２は、典
型的には、１０メガヘルツまたはそれ以上の周波数で導
体３Ａに２０〜４０ミリボルト ピーク−ピークもの大
きさのノイズを発生する。ＭＯＳＦＥＴ４の“オン”チ
ャンネル抵抗は、ほぼ２５オームであり、この抵抗プラ
スＺOUTが、１〜１０マイクロファラッドのキャパシタ
ンスのバイパスコンデンサ５と協働して、そのようなノ
イズを有効に濾波して除去し、これにより、およそ１０
００のファクタでそのノイズを減少させる。
ＳＦＥＴ４及び７は、Ｖ１及びＶST ANDBYでそれぞれオ
ンにする。すると、スタンバイコンデンサ５は、完全に
充電する。バンドギャップ基準電圧発生器回路２は、典
型的には、１０メガヘルツまたはそれ以上の周波数で導
体３Ａに２０〜４０ミリボルト ピーク−ピークもの大
きさのノイズを発生する。ＭＯＳＦＥＴ４の“オン”チ
ャンネル抵抗は、ほぼ２５オームであり、この抵抗プラ
スＺOUTが、１〜１０マイクロファラッドのキャパシタ
ンスのバイパスコンデンサ５と協働して、そのようなノ
イズを有効に濾波して除去し、これにより、およそ１０
００のファクタでそのノイズを減少させる。
【００１２】ノード６上にあるその濾波したバンドギャ
プ出力電圧は、ＭＯＳＦＥＴ７が導体９に結合する。導
体９上のその濾波した基準電圧Ｖ9には、バッファ回路
８が発生する比較的小さい量のノイズが加わり、このノ
イズは、導体１０上に発生する基準電圧ＶREFOに含まれ
ることになる。導体１０のこの基準電圧をバッファ８の
非反転入力へフィードバックすることにより、導体１０
上の電圧を導体９上の電圧と本質上同じに保つようにす
る。
プ出力電圧は、ＭＯＳＦＥＴ７が導体９に結合する。導
体９上のその濾波した基準電圧Ｖ9には、バッファ回路
８が発生する比較的小さい量のノイズが加わり、このノ
イズは、導体１０上に発生する基準電圧ＶREFOに含まれ
ることになる。導体１０のこの基準電圧をバッファ８の
非反転入力へフィードバックすることにより、導体１０
上の電圧を導体９上の電圧と本質上同じに保つようにす
る。
【００１３】理解されるように、低電力スタンバイ動作
を望む場合には、ＭＯＳＦＥＴ４及び７をオフとするよ
うにＶ1及びＶSTANDBYを制御する。これによって、バイ
パスコンデンサ５に蓄積された電荷が、ＺOUT及び基準
電圧発生器２内のプルダウン・デバイス、あるいはバッ
ファ８の入力抵抗を通って漏れるのを防止する。もしそ
のような漏れが起きた場合には、回路１をパワーアップ
するためにＭＯＳＦＥＴ４及び７をオンに戻すとき、バ
イパスコンデンサ５をその約２.５ボルトの正常な電圧
にまで充電するのに、ほぼ３５０ミリ秒必要になる。わ
ずかほぼ２５マイクロ秒しか要しない各アナログ−デジ
タル変換を実行する（これは、ある現行技術の１６ビッ
トＣＭＯＳアナログ−デジタル変換器で実現可能）のを
ユーザが必要とするような典型的な状況においては、そ
の遅延は、全く受け入れられないものとなる。
を望む場合には、ＭＯＳＦＥＴ４及び７をオフとするよ
うにＶ1及びＶSTANDBYを制御する。これによって、バイ
パスコンデンサ５に蓄積された電荷が、ＺOUT及び基準
電圧発生器２内のプルダウン・デバイス、あるいはバッ
ファ８の入力抵抗を通って漏れるのを防止する。もしそ
のような漏れが起きた場合には、回路１をパワーアップ
するためにＭＯＳＦＥＴ４及び７をオンに戻すとき、バ
イパスコンデンサ５をその約２.５ボルトの正常な電圧
にまで充電するのに、ほぼ３５０ミリ秒必要になる。わ
ずかほぼ２５マイクロ秒しか要しない各アナログ−デジ
タル変換を実行する（これは、ある現行技術の１６ビッ
トＣＭＯＳアナログ−デジタル変換器で実現可能）のを
ユーザが必要とするような典型的な状況においては、そ
の遅延は、全く受け入れられないものとなる。
【００１４】図１の回路により、基準電圧発生器２が発
生する高周波ノイズの良好な濾波を行い、これによっ
て、そのようなノイズがバイパスコンデンサ５に蓄積さ
れてＬＳＢ変換エラーを発生してしまうのを防止する。
ある場合には、バッファ８が生成する上記追加ノイズ電
圧は、十分低くて、受け入れ不可能ではないことがあ
る。
生する高周波ノイズの良好な濾波を行い、これによっ
て、そのようなノイズがバイパスコンデンサ５に蓄積さ
れてＬＳＢ変換エラーを発生してしまうのを防止する。
ある場合には、バッファ８が生成する上記追加ノイズ電
圧は、十分低くて、受け入れ不可能ではないことがあ
る。
【００１５】次に、図２を参照すると、これには、本発
明の別の実施例を示してある。これでは、１〜１０マイ
クロファラッドのコンデンサＣ2を有する第２のバイパ
スコンデンサ１９を、導体１７によって、ＭＯＳＦＥＴ
１６のドレイン及びＭＯＳＦＥＴ１８のソースに接続し
ている。ＭＯＳＦＥＴ１６及び１８のゲート電極は双方
とも、電圧ＶSTANDBYを受けるように接続してある。Ｍ
ＯＳＦＥＴ１６のソースは、バッファ８の出力に接続
し、ＭＯＳＦＥＴ１８のドレインは、導体１０でバッフ
ァ８の反転入力と及びレーザ・トリミング可能な抵抗器
１１及び１２に接続している。ＭＯＳＦＥＴ１６及び１
８は、ＶSTANDBYの極性に依存して、Ｎチャンネル形か
Ｐチャンネル形にできる。また、導体１７は、外部集積
回路パッケージ・リードに接続し、これにより、バイパ
スコンデンサ１９を外部コンデンサとすることができ
る。図２の回路の内、ＭＯＳＦＥＴ４及び７及びバッフ
ァ８を含む部分の動作は、図１の回路のその部分の動作
と同じである。バッファ回路８が生成する高周波ノイズ
は、ＭＯＳＦＥＴ１６のチャンネル抵抗及びバイパスコ
ンデンサ１９のキャパシタンスによって濾波する。も
し、導体１３を通って供給する電流が十分に低くて、そ
の結果生ずるＭＯＳＦＥＴ１６及び１８のソースとドレ
イン間の電圧降下が、所望の動作温度の範囲で無視する
ことが可能であれば、図２の回路１Ａは、低電力スタン
バイ・モードからの急速パワーアップと組み合わさっ
て、導体１３上の内部ノイズを非常に低くするのに使用
することができ、したがって、本アナログ−デジタル変
換器で非常に正確なＬＳＢ変換を実現することができ
る。例えば、ある１６ビット・アナログ−デジタル変換
器においては、４０マイクロボルトのノイズ電圧が、Ｌ
ＳＢ変換エラーを生じさせる可能性がある。導体１０の
そのノイズ電圧は、上述した回路により、ＭＯＳＦＥＴ
４，７，１６及び１８のほぼ２５オームのチャンネル抵
抗の場合に、およそ２０マイクロボルト以下に低減す
る。
明の別の実施例を示してある。これでは、１〜１０マイ
クロファラッドのコンデンサＣ2を有する第２のバイパ
スコンデンサ１９を、導体１７によって、ＭＯＳＦＥＴ
１６のドレイン及びＭＯＳＦＥＴ１８のソースに接続し
ている。ＭＯＳＦＥＴ１６及び１８のゲート電極は双方
とも、電圧ＶSTANDBYを受けるように接続してある。Ｍ
ＯＳＦＥＴ１６のソースは、バッファ８の出力に接続
し、ＭＯＳＦＥＴ１８のドレインは、導体１０でバッフ
ァ８の反転入力と及びレーザ・トリミング可能な抵抗器
１１及び１２に接続している。ＭＯＳＦＥＴ１６及び１
８は、ＶSTANDBYの極性に依存して、Ｎチャンネル形か
Ｐチャンネル形にできる。また、導体１７は、外部集積
回路パッケージ・リードに接続し、これにより、バイパ
スコンデンサ１９を外部コンデンサとすることができ
る。図２の回路の内、ＭＯＳＦＥＴ４及び７及びバッフ
ァ８を含む部分の動作は、図１の回路のその部分の動作
と同じである。バッファ回路８が生成する高周波ノイズ
は、ＭＯＳＦＥＴ１６のチャンネル抵抗及びバイパスコ
ンデンサ１９のキャパシタンスによって濾波する。も
し、導体１３を通って供給する電流が十分に低くて、そ
の結果生ずるＭＯＳＦＥＴ１６及び１８のソースとドレ
イン間の電圧降下が、所望の動作温度の範囲で無視する
ことが可能であれば、図２の回路１Ａは、低電力スタン
バイ・モードからの急速パワーアップと組み合わさっ
て、導体１３上の内部ノイズを非常に低くするのに使用
することができ、したがって、本アナログ−デジタル変
換器で非常に正確なＬＳＢ変換を実現することができ
る。例えば、ある１６ビット・アナログ−デジタル変換
器においては、４０マイクロボルトのノイズ電圧が、Ｌ
ＳＢ変換エラーを生じさせる可能性がある。導体１０の
そのノイズ電圧は、上述した回路により、ＭＯＳＦＥＴ
４，７，１６及び１８のほぼ２５オームのチャンネル抵
抗の場合に、およそ２０マイクロボルト以下に低減す
る。
【００１６】もしテストパッド１７Ａを設ける場合（設
けるのを希望する場合が多い）には、これがＭＯＳＦＥ
Ｔ１６を介して引き出す電流に関して、導体１０からバ
ッファ８の反転入力へのフィードバックによって自動的
に補償を行う。
けるのを希望する場合が多い）には、これがＭＯＳＦＥ
Ｔ１６を介して引き出す電流に関して、導体１０からバ
ッファ８の反転入力へのフィードバックによって自動的
に補償を行う。
【図１】本発明の一実施例の回路図である。
【図２】本発明の別の実施例の回路図である。
【図３】図１及び図２の実施例に含んだバッファ回路の
詳細な回路図である。
詳細な回路図である。
【図４】図１及び図２の実施例に含まれる基準電圧発生
器回路の詳細な回路図である。
器回路の詳細な回路図である。
１，１Ａ…回路 ２…基準電圧発生器回路 ３…出力インピーダンス ４，７，１６，１８…ＭＯＳＦＥＴ ５，１９…バイパスコンデンサ ３Ａ，６，９，１０，１３，１７…導体 ８…バッファ １１，１２…レーザ・トリミング可能の抵抗器
Claims (4)
- 【請求項１】集積回路アナログ−デジタル変換器におけ
る基準電圧回路であって、 ａ） 出力導体（3A）を有していて該導体に第１の基準
電圧を発生するバンドギャップ回路と、 ｂ） 該バンドギャップ回路の前記出力導体（3A）を、
第１の外部バイパスコンデンサ（5）に結合した第１の
導体（6）に対し結合する第１の電界効果トランジスタ
（4）と、 ｃ） バッファ回路（8）と、 ｄ） 前記第１導体を前記バッファ回路の非反転入力
（9）に結合する第２の電界効果トランジスタ（7）と、 ｅ） 前記バッファ回路の出力を、該バッファ回路の反
転入力に結合するための手段（10）と、 ｆ） 前記アナログ−デジタル変換器による変換中に前
記第１と第２の電界効果トランジスタをオンにするため
の手段（V1, VSTANDBY）であって、前記第１電界効果ト
ランジスタ（4）と前記第１バイパスコンデンサ（5）
が、前記バンドギャップ回路の出力インピーダンスと協
働することにより、前記バンドギャップ回路が前記第１
基準電圧上に発生する高周波ノイズを濾波し、これによ
って前記バッファ回路の前記非反転入力（9）に正確な
第２の基準電圧（V9）を印加するようにした、前記の手
段（V1, VSTANDBY）と、を備えた基準電圧回路。 - 【請求項２】請求項１に記載の基準電圧回路であって、
第２の導体（17）に接続した第２のバイパスコンデンサ
（19）と、前記バッファ回路の前記出力（8A）を前記第
２導体に結合する第３の電界効果トランジスタ（16）
と、前記第２導体（17）を第３の導体（10）に結合する
第４の電界効果トランジスタ（8）と、を備え、第３の
基準電圧（VREFD）を前記第３導体に発生するようにし
たこと、を特徴とする基準電圧回路。 - 【請求項３】基準電圧回路であって、 ａ） 出力導体（3A）を有していて該導体に第１の基準
電圧を発生するバンドギャップ回路と、 ｂ） 該バンドギャップ回路の前記出力導体（3A）を、
第１の外部バイパスコンデンサ（5）に結合した第１の
導体（6）に対し結合する第１の電界効果トランジスタ
（4）と、 ｃ） バッファ回路（8）と、 ｄ） 前記第１導体を前記バッファ回路の非反転入力
（9）に結合する第２の電界効果トランジスタ（7）と、 ｅ） 前記バッファ回路の出力を、該バッファ回路の反
転入力に結合するための手段（10）と、 ｆ） 該基準電圧回路に応答して動作する利用回路によ
るパワーアップされた動作中に、前記第１と第２の電界
効果トランジスタをオンにするための手段（V1,V
STANDBY）であって、前記第１電界効果トランジスタ
（4）と前記第１バイパスコンデンサ（5）が、前記バン
ドギャップ回路の出力インピーダンスと協働することに
より、前記バンドギャップ回路が前記第１基準電圧上に
発生する高周波ノイズを濾波し、これにより前記バッフ
ァ回路の前記非反転入力（9）に正確な第２の基準電圧
（V9）を印加するようにした、前記の手段（V1,V
STANDBY）と、を備えた基準電圧回路。 - 【請求項４】低い平均電力消費で低ノイズの正確な基準
電圧を生成する基準電圧生成方法であって、 ａ） 出力導体（3A）を有していて該導体に第１の基準
電圧を発生するバンドギャップ回路をパワーアップする
ステップと、 ｂ） 第１の電界効果トランジスタ（4）をオンにする
ことによって、第１の外部バイパスコンデンサ（5）に
結合した第１の導体（6）に対し前記バンドギャップ回
路の前記出力導体（3A）を結合し、またこれと同時に、
前記バンドギャップ回路が前記第１基準電圧上に発生す
る高周波ノイズを濾波し、これによって前記第１導体
（6）に正確な第２の基準電圧（V6）を発生するステッ
プと、 ｃ） 第２の電界効果トランジスタ（7）でバッファ回
路手段の非反転入力（9）に対し前記第１導体を結合
し、それによって前記バッファ回路手段の前記非反転入
力に前記第２基準電圧を発生するステップと、 ｄ） 前記バッファ回路手段の出力を該バッファ回路手
段の反転入力に結合して、前記第２基準電圧を該バッフ
ァ回路手段の前記出力に複写するステップと、 ｅ） 利用回路によるパワーアップされた動作中に、前
記第１と第２の電界効果トランジスタをオンとし、これ
により前記第１電界効果トランジスタ（4）のチャンネ
ル抵抗と前記バンドギャップ回路の出力インピーダンス
とを前記第１バイパスコンデンサ（5）と協働させて、
前記の濾波を行わせるステップと、 ｆ） 前記第１と第２の電界効果トランジスタをオフに
して、パワーダウン動作を開始させ、また前記第１バイ
パスコンデンサの放電を防止するステップと、から成る
基準電圧生成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US78079291A | 1991-10-22 | 1991-10-22 | |
| US780792 | 1991-10-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216546A true JPH05216546A (ja) | 1993-08-27 |
Family
ID=25120704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156321A Pending JPH05216546A (ja) | 1991-10-22 | 1992-06-16 | 基準電圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5281866A (ja) |
| JP (1) | JPH05216546A (ja) |
| DE (1) | DE4221430B4 (ja) |
| FR (1) | FR2682834A1 (ja) |
| GB (1) | GB2260833A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323928A (ja) * | 2001-04-25 | 2002-11-08 | New Japan Radio Co Ltd | 基準電圧発生回路 |
| JP2005285062A (ja) * | 2004-03-31 | 2005-10-13 | Sanyo Electric Co Ltd | 基準電圧発生回路 |
| JP2006330663A (ja) * | 2005-05-25 | 2006-12-07 | Samsung Sdi Co Ltd | プラズマ表示装置及びその電源装置 |
| CN110297517A (zh) * | 2018-03-23 | 2019-10-01 | 艾普凌科有限公司 | 基准电压产生电路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497119A (en) * | 1994-06-01 | 1996-03-05 | Intel Corporation | High precision voltage regulation circuit for programming multilevel flash memory |
| FR2724025B1 (fr) * | 1994-08-31 | 1997-01-03 | Sgs Thomson Microelectronics | Circuit integre avec fonction de demarrage rapide de sources de tension ou courant de reference |
| JPH08101260A (ja) * | 1994-09-30 | 1996-04-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP3565613B2 (ja) * | 1995-03-20 | 2004-09-15 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5923209A (en) * | 1996-09-04 | 1999-07-13 | Harris Corporation | Two trim current source and method for a digital-to-analog converter |
| US5838171A (en) * | 1996-11-22 | 1998-11-17 | National Semiconductor Corporation | Low power real-time clock circuit having system and battery power arbitration |
| US5892381A (en) * | 1997-06-03 | 1999-04-06 | Motorola, Inc. | Fast start-up circuit |
| US6094155A (en) * | 1997-08-29 | 2000-07-25 | Burr-Brown Corporation | Dual reference voltage buffer and method for updating CDAC bit capacitors |
| US5959471A (en) * | 1997-09-25 | 1999-09-28 | Siemens Aktiengesellschaft | Method and apparatus for reducing the bias current in a reference voltage circuit |
| US5914681A (en) * | 1997-10-02 | 1999-06-22 | Burr-Brown Corporation | Fast wakeup biasing circuit for analog-to-digital converter |
| GB2356267B (en) | 1999-11-10 | 2003-08-13 | Fujitsu Ltd | Reference voltage generating circuitry |
| GB2373654B (en) * | 2001-03-21 | 2005-02-09 | Fujitsu Ltd | Reducing jitter in mixed-signal integrated circuit devices |
| US6864814B1 (en) * | 2002-06-27 | 2005-03-08 | Qlogic Corporation | System and method for improving dynamic range of analog-to digital converters |
| JP2004086750A (ja) * | 2002-08-28 | 2004-03-18 | Nec Micro Systems Ltd | バンドギャップ回路 |
| DE102004041920B4 (de) * | 2004-08-30 | 2012-12-06 | Infineon Technologies Ag | Spannungsversorgungsschaltung und Verfahren zur Inbetriebnahme einer Schaltungsanordnung |
| US7629854B2 (en) * | 2005-12-01 | 2009-12-08 | Realtek Semiconductor Corp. | Switch-capacitor loop filter for phase lock loops |
| US20100013446A1 (en) * | 2008-07-17 | 2010-01-21 | International Business Machines Corporation | method for controlling the supply voltage for an integrated circuit and an apparatus with a voltage regulation module and an integrated circuit |
| US20100026380A1 (en) * | 2008-07-30 | 2010-02-04 | Memocom Corp. | Reference Generating Apparatus and Sampling Apparatus Thereof |
| US9473165B2 (en) * | 2014-08-21 | 2016-10-18 | Qualcomm Incorporated | Reducing signal dependence for CDAC reference voltage |
| EP3023854A1 (en) | 2014-11-20 | 2016-05-25 | Dialog Semiconductor (UK) Ltd | Fast start-up circuit for lower power current mirror |
| US20170047914A1 (en) * | 2015-08-12 | 2017-02-16 | International Business Machines Corporation | Pulse generator with switched capacitors |
| KR102661956B1 (ko) | 2019-02-27 | 2024-04-29 | 삼성전자주식회사 | 아날로그 디지털 변환기 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909674A (en) * | 1974-03-28 | 1975-09-30 | Rockwell International Corp | Protection circuit for MOS driver |
| JPS51122721A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Boosting circuit |
| US4112296A (en) * | 1977-06-07 | 1978-09-05 | Rockwell International Corporation | Data latch |
| US4165478A (en) * | 1977-09-21 | 1979-08-21 | General Electric Company | Reference voltage source with temperature-stable MOSFET amplifier |
| US4334195A (en) * | 1980-05-27 | 1982-06-08 | Norlin Industries, Inc. | Voltage controlled attenuator |
| US4344050A (en) * | 1980-09-22 | 1982-08-10 | American Microsystems, Inc. | Dual channel digitally switched capacitor filter |
| JPS57111120A (en) * | 1980-12-26 | 1982-07-10 | Canon Inc | Reset pulse generator |
| US4414639A (en) * | 1981-04-30 | 1983-11-08 | Dranetz Engineering Laboratories, Inc. | Sampling network analyzer with sampling synchronization by means of phase-locked loop |
| JPS60173916A (ja) * | 1984-02-20 | 1985-09-07 | Nec Corp | スイッチド・キャパシタ・フィルタ |
| US4716322A (en) * | 1986-03-25 | 1987-12-29 | Texas Instruments Incorporated | Power-up control circuit including a comparator, Schmitt trigger, and latch |
| US4902915A (en) * | 1988-05-25 | 1990-02-20 | Texas Instruments Incorporated | BICMOS TTL input buffer |
| US4922130A (en) * | 1988-05-26 | 1990-05-01 | Hewlett-Packard Company | High performance track/hold for a digital multimeter |
| US4961184A (en) * | 1989-01-31 | 1990-10-02 | At&E Corporation | Integrate and hold amplifier |
| JPH0821846B2 (ja) * | 1989-02-03 | 1996-03-04 | 日本電気株式会社 | ワイアード信号ドライブ回路 |
| US4954769A (en) * | 1989-02-08 | 1990-09-04 | Burr-Brown Corporation | CMOS voltage reference and buffer circuit |
-
1992
- 1992-04-30 GB GB9209387A patent/GB2260833A/en not_active Withdrawn
- 1992-06-16 JP JP4156321A patent/JPH05216546A/ja active Pending
- 1992-06-25 FR FR9207800A patent/FR2682834A1/fr active Pending
- 1992-06-30 DE DE4221430A patent/DE4221430B4/de not_active Expired - Fee Related
-
1993
- 1993-05-25 US US08/067,481 patent/US5281866A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323928A (ja) * | 2001-04-25 | 2002-11-08 | New Japan Radio Co Ltd | 基準電圧発生回路 |
| JP4647130B2 (ja) * | 2001-04-25 | 2011-03-09 | 新日本無線株式会社 | 基準電圧発生回路 |
| JP2005285062A (ja) * | 2004-03-31 | 2005-10-13 | Sanyo Electric Co Ltd | 基準電圧発生回路 |
| JP2006330663A (ja) * | 2005-05-25 | 2006-12-07 | Samsung Sdi Co Ltd | プラズマ表示装置及びその電源装置 |
| US7542020B2 (en) | 2005-05-25 | 2009-06-02 | Samsung Sdi Co., Ltd. | Power supply device and plasma display device including power supply device |
| CN110297517A (zh) * | 2018-03-23 | 2019-10-01 | 艾普凌科有限公司 | 基准电压产生电路 |
| CN110297517B (zh) * | 2018-03-23 | 2022-05-03 | 艾普凌科有限公司 | 基准电压产生电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9209387D0 (en) | 1992-06-17 |
| DE4221430B4 (de) | 2004-07-29 |
| DE4221430A1 (de) | 1993-04-29 |
| US5281866A (en) | 1994-01-25 |
| GB2260833A (en) | 1993-04-28 |
| FR2682834A1 (fr) | 1993-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05216546A (ja) | 基準電圧回路 | |
| CN112042117A (zh) | 具有多个独立输出级的d类放大器 | |
| JP2804764B2 (ja) | 動作モードの間で切換え可能な増幅器装置 | |
| JP2000341089A (ja) | フィルタ回路 | |
| JP2577387B2 (ja) | 逐次比較型ａｄ変換器 | |
| JP2768715B2 (ja) | 積分直線性エラーを補償したアナログ・ディジタル変換器およびその動作方法 | |
| KR960701506A (ko) | 클릭/팝에 구속받지 않는 바이어스 회로(click/pop free bias circuit) | |
| JPH0434239B2 (ja) | ||
| JPH0797301B2 (ja) | 差動電圧源 | |
| JPH08279750A (ja) | コンパレータ及びａ／ｄコンバータ並びに当該コンパレータへ適用可能なスイッチの制御方法 | |
| US5719529A (en) | Operational amplifier and digital signal transfer circuit | |
| JP3182607B2 (ja) | 電流ソースセル装置 | |
| JP2000031824A (ja) | Ａ／ｄコンバータ用オフセットキャンセルコンパレータ | |
| KR101939147B1 (ko) | 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기 | |
| JP2000151404A (ja) | ディジタル／アナログ変換回路 | |
| JP3471256B2 (ja) | Ａ／ｄ変換器 | |
| JPS5951621A (ja) | Ｄ／ａコンバ−タ | |
| JPS60128702A (ja) | 半導体集積回路装置 | |
| JP2662955B2 (ja) | デジタル・アナログ変換回路 | |
| JPS6122345Y2 (ja) | ||
| JPH0636160B2 (ja) | アナログ信号比較回路 | |
| JPH05180876A (ja) | コンパレータ | |
| JPH01303917A (ja) | インターフェイス回路 | |
| JP2003037488A (ja) | 集積回路の供給電圧範囲を拡大する方法および制御回路 | |
| JPH0695621B2 (ja) | Ｉ―ｖ変換回路 |