JPH0521466A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPH0521466A JPH0521466A JP17510591A JP17510591A JPH0521466A JP H0521466 A JPH0521466 A JP H0521466A JP 17510591 A JP17510591 A JP 17510591A JP 17510591 A JP17510591 A JP 17510591A JP H0521466 A JPH0521466 A JP H0521466A
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- Japan
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- contact layer
- effect transistor
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- Pending
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Abstract
(57)【要約】
【目的】 リセス構造を有する化合物半導体において、
リセスのパターンと高濃度コンタクト層パターンの重ね
合わせのずれをなくす。 【構成】 リセス形成に使ったシリコン酸化膜３をもと
にリセス領域のみに保護材としてのフォトレジスト５を
残し、イオン注入によりリセス領域以外に高濃度層であ
るコンタクト層６を導入する。 【効果】 リセスのパターンに対しコンタクト層を自己
整合で形成するため、重ね合わせがずれなくでき、特性
向上、信頼性向上が図れる。
リセスのパターンと高濃度コンタクト層パターンの重ね
合わせのずれをなくす。 【構成】 リセス形成に使ったシリコン酸化膜３をもと
にリセス領域のみに保護材としてのフォトレジスト５を
残し、イオン注入によりリセス領域以外に高濃度層であ
るコンタクト層６を導入する。 【効果】 リセスのパターンに対しコンタクト層を自己
整合で形成するため、重ね合わせがずれなくでき、特性
向上、信頼性向上が図れる。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果型トランジ
スタの製造方法に関し、特にリセス構造を有する化合物
半導体のコンタクト層形成技術に関する。
スタの製造方法に関し、特にリセス構造を有する化合物
半導体のコンタクト層形成技術に関する。
【０００２】
【従来の技術】従来、この種の電界効果型トランジスタ
は、コンタクト層形成工程と、リセス形成工程を、それ
ぞれリソグラフィー技術を用いて行っていた。図３は従
来技術による製造方法の一例を説明するための工程順に
示した半導体チップの断面図である。
は、コンタクト層形成工程と、リセス形成工程を、それ
ぞれリソグラフィー技術を用いて行っていた。図３は従
来技術による製造方法の一例を説明するための工程順に
示した半導体チップの断面図である。
【０００３】まず、図３（Ａ）に示すように活性層２を
有するGaAs基板１にリソグラフィー技術によりレジスト
５ａをパターンニングし、これをマスクにイオン注入技
術により不純物を導入し、コンタクト層６を形成する、
次にレジスト５ａを除去した後、シリコン酸化膜３を成
長させ、リソグラフィー技術により新たにレジスト５ｂ
のパターンニングを行う［図３（Ｂ）］。このレジスト
５ｂをマスクにシリコン酸化膜３をエッチングし［図３
（Ｃ）］、続いてウェットエッチングによりリセス４の
形成を行っていた［図３（Ｄ）］。
有するGaAs基板１にリソグラフィー技術によりレジスト
５ａをパターンニングし、これをマスクにイオン注入技
術により不純物を導入し、コンタクト層６を形成する、
次にレジスト５ａを除去した後、シリコン酸化膜３を成
長させ、リソグラフィー技術により新たにレジスト５ｂ
のパターンニングを行う［図３（Ｂ）］。このレジスト
５ｂをマスクにシリコン酸化膜３をエッチングし［図３
（Ｃ）］、続いてウェットエッチングによりリセス４の
形成を行っていた［図３（Ｄ）］。
【０００４】
【発明が解決しようとする課題】ところで、上記の従来
の電界効果型トランジスタの製造方法では、コンタクト
層と、リセス形成を、それぞれリソグラフィー技術で行
っているので、各パターンの重ね合わせがずれてしま
い、ゲート耐圧、高周波特性等の特性値偏差を大きくし
たり、特性不良を招くという欠点があった。
の電界効果型トランジスタの製造方法では、コンタクト
層と、リセス形成を、それぞれリソグラフィー技術で行
っているので、各パターンの重ね合わせがずれてしま
い、ゲート耐圧、高周波特性等の特性値偏差を大きくし
たり、特性不良を招くという欠点があった。
【０００５】
【課題を解決するための手段】この発明の電界効果型ト
ランジスタの製造方法は、まず、パターンニングされた
絶縁膜をもとに、半導体基板をエッチングし、リセスを
形成した後、このリセス領域を保護材で埋めこみ、リセ
ス領域のみに保護材を残す工程と、リセス領域の保護材
をマスクにして、リセス領域以外に、イオン注入技術に
より不純物を導入し、コンタクト層を形成する工程とを
含んで構成されている。
ランジスタの製造方法は、まず、パターンニングされた
絶縁膜をもとに、半導体基板をエッチングし、リセスを
形成した後、このリセス領域を保護材で埋めこみ、リセ
ス領域のみに保護材を残す工程と、リセス領域の保護材
をマスクにして、リセス領域以外に、イオン注入技術に
より不純物を導入し、コンタクト層を形成する工程とを
含んで構成されている。
【０００６】
【作用】上記の構成によると、まずリセス形成後、絶縁
膜のパターンの上から保護材で覆うことにより、リセス
領域のみを保護材で直接カバーすることができる。次
に、リスス領域以外の保護材と前記絶縁膜を除去するこ
とにより、リセス領域は保護材で覆われ、それ以外の領
域は、半導体基板が露出することとなる。
膜のパターンの上から保護材で覆うことにより、リセス
領域のみを保護材で直接カバーすることができる。次
に、リスス領域以外の保護材と前記絶縁膜を除去するこ
とにより、リセス領域は保護材で覆われ、それ以外の領
域は、半導体基板が露出することとなる。
【０００７】この状態で、イオン注入技術により不純物
を導入すると、リセス領域以外に高濃度層（コンタクト
層）を形成することができる。
を導入すると、リセス領域以外に高濃度層（コンタクト
層）を形成することができる。
【０００８】つまり、リセスのパターンに対して、コン
タクト層を自己整合で形成することができる。
タクト層を自己整合で形成することができる。
【０００９】
【実施例】以下、この発明について図面を参照して説明
する。
する。
【００１０】図１（Ａ）〜（Ｄ）は、この発明の一実施
例を説明するための工程順に示した半導体チップの断面
図である。図において、１はGaAs基板、２は活性層、３
はシリコン酸化層、４はリセス、５はフォトレジスト、
６はコンタクト層、７はソース電極、８はゲート電極、
９はドレイン電極である。
例を説明するための工程順に示した半導体チップの断面
図である。図において、１はGaAs基板、２は活性層、３
はシリコン酸化層、４はリセス、５はフォトレジスト、
６はコンタクト層、７はソース電極、８はゲート電極、
９はドレイン電極である。
【００１１】製造方法について、工程順に説明する。ま
ず、活性層２を有するGaAs基板１において、パターンニ
ングしたシリコン酸化膜３をマスクにして、GaAs基板１
の活性層２をウェットエッチングし、リセス４を形成す
る［図１（Ａ）］。次に、GaAs基板１に保護材としてレ
ジスト５を塗布し、リセス領域であるシリコン酸化膜３
の開孔部をレジストで完全に埋め込んだ後、ドライエッ
チングによりシリコン酸化膜３が露出するまでレジスト
を均一にエッチングし、リセス４の領域のみにフォトレ
ジスト５が残るようにする ［図１（Ｂ）］。
ず、活性層２を有するGaAs基板１において、パターンニ
ングしたシリコン酸化膜３をマスクにして、GaAs基板１
の活性層２をウェットエッチングし、リセス４を形成す
る［図１（Ａ）］。次に、GaAs基板１に保護材としてレ
ジスト５を塗布し、リセス領域であるシリコン酸化膜３
の開孔部をレジストで完全に埋め込んだ後、ドライエッ
チングによりシリコン酸化膜３が露出するまでレジスト
を均一にエッチングし、リセス４の領域のみにフォトレ
ジスト５が残るようにする ［図１（Ｂ）］。
【００１２】続いて、フッ酸系のウェットエッチングに
よりシリコン酸化膜３を除去した後、イオン注入によ
り、不純物ドーパントであるシリコンをGaAa基板１に導
入する。この時活性層２の上のリセスを形成した領域
は、フォトレジスト５で覆われているため、シリコンは
注入されず、リセス外部の両側にのみシリコンが注入さ
れ、コンタクト層６が形成される［図１（Ｃ）］。この
状態では、GaAs基板１の全面に高濃度層が形成されてい
るので、活性層を除く不要な領域は、ホウ素や酸素など
のイオン注入により、絶縁化し、素子分離を行わなけれ
ばならない。
よりシリコン酸化膜３を除去した後、イオン注入によ
り、不純物ドーパントであるシリコンをGaAa基板１に導
入する。この時活性層２の上のリセスを形成した領域
は、フォトレジスト５で覆われているため、シリコンは
注入されず、リセス外部の両側にのみシリコンが注入さ
れ、コンタクト層６が形成される［図１（Ｃ）］。この
状態では、GaAs基板１の全面に高濃度層が形成されてい
るので、活性層を除く不要な領域は、ホウ素や酸素など
のイオン注入により、絶縁化し、素子分離を行わなけれ
ばならない。
【００１３】その後、リセス４の領域内にゲート電極８
を、またこのゲート電極８をはさんで、コンタクト層６
上にソース電極７とドレイン電極９をそれぞれ形成し、
電界効果型トランジスタを製造する［図１（Ｄ）］。
を、またこのゲート電極８をはさんで、コンタクト層６
上にソース電極７とドレイン電極９をそれぞれ形成し、
電界効果型トランジスタを製造する［図１（Ｄ）］。
【００１４】この実施例によれば、リセス領域のフォト
レジスト５をマスクにしてイオン注入技術によりリセス
外部の両側にコンタクト層を形成するため、リセスとコ
ンタクト層を自己整合で形成できるという利点がある。
レジスト５をマスクにしてイオン注入技術によりリセス
外部の両側にコンタクト層を形成するため、リセスとコ
ンタクト層を自己整合で形成できるという利点がある。
【００１５】
【実施例２】図２は、この発明の第２実施例を説明する
ための、半導体チップの断面図である。この実施例は、
前記第１の実施例のシリコン酸化膜３に代えて、感光性
ポリイミド１０を、また、フォトレジスト５の代わりに
ＳＯＧ（Spin On Glass ）１１を用いている。第１実施
例と同一部分には同一参照符号を付してその説明を省略
する。
ための、半導体チップの断面図である。この実施例は、
前記第１の実施例のシリコン酸化膜３に代えて、感光性
ポリイミド１０を、また、フォトレジスト５の代わりに
ＳＯＧ（Spin On Glass ）１１を用いている。第１実施
例と同一部分には同一参照符号を付してその説明を省略
する。
【００１６】製造方法について工程順に説明する。ま
ず、活性層２を有するGaAs基板１において、リソグラフ
ィー技術でパターンニングした感光性ポリイミド１０を
マスクにしてGaAa基板１をウェットエッチングし、リセ
ス４を形成する［図２（Ａ）］。次に、GaAs基板１にＳ
ＯＧ１１を塗布し、リセス４の領域を完全に埋め込んだ
後、ドライエッチにより感光性ポリイミド１０が露出す
るまでＳＯＧ１１を均一にエッチングし、リセス４の領
域のみにＳＯＧ１１が残るようにする［図２（Ｂ）］。
ず、活性層２を有するGaAs基板１において、リソグラフ
ィー技術でパターンニングした感光性ポリイミド１０を
マスクにしてGaAa基板１をウェットエッチングし、リセ
ス４を形成する［図２（Ａ）］。次に、GaAs基板１にＳ
ＯＧ１１を塗布し、リセス４の領域を完全に埋め込んだ
後、ドライエッチにより感光性ポリイミド１０が露出す
るまでＳＯＧ１１を均一にエッチングし、リセス４の領
域のみにＳＯＧ１１が残るようにする［図２（Ｂ）］。
【００１７】続いて、ヒドラジン等の有機溶剤で感光性
ポリイミド１０を除去した後、イオン注入により不純物
ドーパントであるシリコンをGaAs基板１に導入する。こ
の時、リセス４の領域は、ＳＯＧ１１で覆われているた
め、シリコンは注入されず、リセス外部の両側のみにシ
リコンが注入され、コンタクト層６が形成される［図２
（Ｃ）］。
ポリイミド１０を除去した後、イオン注入により不純物
ドーパントであるシリコンをGaAs基板１に導入する。こ
の時、リセス４の領域は、ＳＯＧ１１で覆われているた
め、シリコンは注入されず、リセス外部の両側のみにシ
リコンが注入され、コンタクト層６が形成される［図２
（Ｃ）］。
【００１８】以降は第１実施例と同じ製造方法なので、
説明は省略する。この第２実施例においては、フォトレ
ジストがＳＯＧに代わっているため、イオン注入の際の
マスクとしての阻止能は向上する。ＳＯＧの主成分は、
シリコン酸化膜であり、注入イオンの飛程距離は、有機
高分子膜であるフォトレジストと比較すると、シリコン
酸化膜のほうが、小さいため、イオン注入のマスクとし
ての阻止能は優れている。つまり、イオン注入の高加速
電圧化にも対応できるという利点がある。
説明は省略する。この第２実施例においては、フォトレ
ジストがＳＯＧに代わっているため、イオン注入の際の
マスクとしての阻止能は向上する。ＳＯＧの主成分は、
シリコン酸化膜であり、注入イオンの飛程距離は、有機
高分子膜であるフォトレジストと比較すると、シリコン
酸化膜のほうが、小さいため、イオン注入のマスクとし
ての阻止能は優れている。つまり、イオン注入の高加速
電圧化にも対応できるという利点がある。
【００１９】
【発明の効果】以上説明したように、この発明は、リセ
スのパターンに対し、コンタクト層を自己整合で形成す
ることにより、リセスのパターンとコンタクト層のパタ
ーンの重ね合わせが、ずれることなく形成できるので、
特性値偏差を極力抑え、特性規格不良を防止し、信頼性
向上が達成できるとともに、ゲート耐圧や高周波特性の
改善も実行できる優れた効果がある。
スのパターンに対し、コンタクト層を自己整合で形成す
ることにより、リセスのパターンとコンタクト層のパタ
ーンの重ね合わせが、ずれることなく形成できるので、
特性値偏差を極力抑え、特性規格不良を防止し、信頼性
向上が達成できるとともに、ゲート耐圧や高周波特性の
改善も実行できる優れた効果がある。
【図１】 （Ａ）〜（Ｄ） この発明の第１実施例を説
明するための工程順に示した半導体チップの断面図であ
る。
明するための工程順に示した半導体チップの断面図であ
る。
【図２】 （Ａ）〜（Ｄ） この発明の第２実施例お説
明するための工程順に示した半導体チップの断面図であ
る。
明するための工程順に示した半導体チップの断面図であ
る。
【図３】 （Ａ）〜（Ｄ） 従来の製造方法の一例を説
明するための工程順に示した半導体チップの断面図であ
る。
明するための工程順に示した半導体チップの断面図であ
る。
１ GaAs基板
２ 活性層
３ シリコン酸化膜
４ リセス
５ フォトレジスト
６ コンタクト層
７ ソース電極
８ ゲート電極
９ ドレイン電極
１０ 感光性ポリイミド
１１ ＳＯＧ（Spin On Glass ）
Claims (3)
- 【請求項１】リセス構造を有する化合物半導体の製造方
法において、絶縁膜パターンをマスクにしてリセス形成
を行った後、このリセス領域を保護材で埋め込み、リセ
ス領域のみに保護材を残す工程と、リセス領域に残した
保護材をマスクにしてリセス領域以外に、イオン注入技
術により不純物を導入し、高濃度層（以下コンタクト層
と記す）を形成する工程を有し、リセスパターンに対し
コンタクト層が自己整合となることを特徴とした電界効
果型トランジスタの製造方法。 - 【請求項２】請求項１に記載の製造方法において、リセ
ス領域に残す保護材を、フォトレジストとすることを特
徴とする電界効果型トランジスタの製造方法。 - 【請求項３】請求項１に記載の製造方法において、リセ
ス領域に残す保護材を、ＳＯＧとすることを特徴とする
電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17510591A JPH0521466A (ja) | 1991-07-16 | 1991-07-16 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17510591A JPH0521466A (ja) | 1991-07-16 | 1991-07-16 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521466A true JPH0521466A (ja) | 1993-01-29 |
Family
ID=15990350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17510591A Pending JPH0521466A (ja) | 1991-07-16 | 1991-07-16 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6752580B2 (en) | 1995-07-19 | 2004-06-22 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
-
1991
- 1991-07-16 JP JP17510591A patent/JPH0521466A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6752580B2 (en) | 1995-07-19 | 2004-06-22 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
| US6752579B2 (en) | 1995-07-19 | 2004-06-22 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
| US6895685B2 (en) | 1995-07-19 | 2005-05-24 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
| US6962472B2 (en) | 1995-07-19 | 2005-11-08 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
| US7201551B2 (en) | 1995-07-19 | 2007-04-10 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
| US7347656B2 (en) | 1995-07-19 | 2008-03-25 | Hitachi, Ltd. | Vacuum processing apparatus and semiconductor manufacturing line using the same |
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