JPH0520874A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0520874A JPH0520874A JP3167983A JP16798391A JPH0520874A JP H0520874 A JPH0520874 A JP H0520874A JP 3167983 A JP3167983 A JP 3167983A JP 16798391 A JP16798391 A JP 16798391A JP H0520874 A JPH0520874 A JP H0520874A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell blocks
- active
- memory device
- blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 活性メモリセルブロック間で電気的影響が及
ぶのを防止する。 【構成】 活性メモリセルブロック２と非活性メモリセ
ルブロック３が交互に存在するように、積層されたメモ
リセルブロックの活性／非活性を制御する。そのため、
活性メモリセルブロック２の上下は非活性メモリセルブ
ロック３が存在することになる。 【効果】 活性メモリセルブロック２の電気的影響は非
活性メモリセルブロック３により遮断されるため、活性
メモリセルブロック２間で生じる電界の変動による干渉
を防止でき、信頼性の高い半導体記憶装置が得られる。
ぶのを防止する。 【構成】 活性メモリセルブロック２と非活性メモリセ
ルブロック３が交互に存在するように、積層されたメモ
リセルブロックの活性／非活性を制御する。そのため、
活性メモリセルブロック２の上下は非活性メモリセルブ
ロック３が存在することになる。 【効果】 活性メモリセルブロック２の電気的影響は非
活性メモリセルブロック３により遮断されるため、活性
メモリセルブロック２間で生じる電界の変動による干渉
を防止でき、信頼性の高い半導体記憶装置が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、複数のメモリセルブ
ロックが積層された半導体記憶装置に関し、特に積層さ
れた各メモリセルブロック間の電界の変動による干渉防
止に関する。
ロックが積層された半導体記憶装置に関し、特に積層さ
れた各メモリセルブロック間の電界の変動による干渉防
止に関する。
【０００２】
【従来の技術】図４は、二次元方向に複数のメモリセル
を配列して形成されたメモリセルブロックを複数積層す
ることにより三次元方向にメモリセルを配置した従来の
半導体記憶装置を示す図である。図において、１は積層
されたメモリセルブロック群、２はメモリセルブロック
群１のうち活性（選択）状態にある活性メモリセルブロ
ック、３はメモリセルブロック群１のうち非活性（非選
択）状態にある非活性メモリセルブロックである。従来
の半導体記憶装置は図３に示すように活性メモリセルブ
ロック２が各々上下に隣接して存在するようにメモリセ
ルブロックの活性，非活性が制御されていた。なお、各
メモリセルブロックの活性，非活性はワード線選択信号
４により決定される。
を配列して形成されたメモリセルブロックを複数積層す
ることにより三次元方向にメモリセルを配置した従来の
半導体記憶装置を示す図である。図において、１は積層
されたメモリセルブロック群、２はメモリセルブロック
群１のうち活性（選択）状態にある活性メモリセルブロ
ック、３はメモリセルブロック群１のうち非活性（非選
択）状態にある非活性メモリセルブロックである。従来
の半導体記憶装置は図３に示すように活性メモリセルブ
ロック２が各々上下に隣接して存在するようにメモリセ
ルブロックの活性，非活性が制御されていた。なお、各
メモリセルブロックの活性，非活性はワード線選択信号
４により決定される。
【０００３】活性メモリセルブロック２内では例えばワ
ード線選択信号４により選択されたワード線が“Ｌ”レ
ベルから“Ｈ”レベルとなり選択メモリセルのデータが
ビット線へ伝達され、そのビット線のレベルをセンスア
ンプで増幅するという動作（読み出し動作）が行われ
る。
ード線選択信号４により選択されたワード線が“Ｌ”レ
ベルから“Ｈ”レベルとなり選択メモリセルのデータが
ビット線へ伝達され、そのビット線のレベルをセンスア
ンプで増幅するという動作（読み出し動作）が行われ
る。
【０００４】図３はメモリセルブロック群１を構成する
各メモリセルブロックの全面に複数形成されているｎチ
ャネル二層ポリシリコンゲートプロセスでつくられる標
準的な一素子型セルを示す断面図である。ｐ型Ｓｉ基板
１０上にｎ＋拡散領域１１ａ，１１ｂが選択的に形成さ
れている。ｎ＋拡散領域１１ａがビット線となる。Ｐ型
Ｓｉ基板１０、ｎ＋拡散領域１１ａ，１１ｂを覆うよう
にＳｉＯ2 １２が形成されている。ＳｉＯ2 １２中には
第１のポリシリコン膜１３および第２のポリシリコン膜
１４が形成されている。第１のポリシリコン膜１３が第
２のポリシリコン膜１４より下方に形成され、第１のポ
リシリコン膜１３の一方端と第２のポリシリコン膜１４
の一方端はオーバーラップしている。第１のポリシリコ
ン膜１３はＳｉＯ2 １２のコンタクトホールを介して蓄
電電極２０に接続されている。第２のポリシリコン膜１
４の他方端はｎ＋拡散領域１１ａの端部とオーバーラッ
プしている。ＳｉＯ2 １２のコンタクトホールを介して
第２のポリシリコン膜１４の他方端に接続するようにア
ルミニウムよりなるワード線１５が形成されている。そ
して、図示していないが上記のようにして形成されたメ
モリセルの表面はＳｉＯ2 などの絶縁膜により覆われて
いる。
各メモリセルブロックの全面に複数形成されているｎチ
ャネル二層ポリシリコンゲートプロセスでつくられる標
準的な一素子型セルを示す断面図である。ｐ型Ｓｉ基板
１０上にｎ＋拡散領域１１ａ，１１ｂが選択的に形成さ
れている。ｎ＋拡散領域１１ａがビット線となる。Ｐ型
Ｓｉ基板１０、ｎ＋拡散領域１１ａ，１１ｂを覆うよう
にＳｉＯ2 １２が形成されている。ＳｉＯ2 １２中には
第１のポリシリコン膜１３および第２のポリシリコン膜
１４が形成されている。第１のポリシリコン膜１３が第
２のポリシリコン膜１４より下方に形成され、第１のポ
リシリコン膜１３の一方端と第２のポリシリコン膜１４
の一方端はオーバーラップしている。第１のポリシリコ
ン膜１３はＳｉＯ2 １２のコンタクトホールを介して蓄
電電極２０に接続されている。第２のポリシリコン膜１
４の他方端はｎ＋拡散領域１１ａの端部とオーバーラッ
プしている。ＳｉＯ2 １２のコンタクトホールを介して
第２のポリシリコン膜１４の他方端に接続するようにア
ルミニウムよりなるワード線１５が形成されている。そ
して、図示していないが上記のようにして形成されたメ
モリセルの表面はＳｉＯ2 などの絶縁膜により覆われて
いる。
【０００５】この図において領域１００がＭＯＳキャパ
シタを構成し、領域２００がトランスファーゲートを構
成している。
シタを構成し、領域２００がトランスファーゲートを構
成している。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は図４に示すように活性メモリセルブロック２が上下に
隣接して存在するようにメモリセルブロックの活性，非
活性が制御されており、そのため、上下に隣接する活性
メモリセルブロック２間に生じる電界の変動による干渉
等により一方の活性メモリセルブロック２のワード線や
ビット線の影響が他方の活性メモリセルブロック２に及
んでしまい、この様な電界の変動による干渉のためデー
タが破壊されてしまうという問題点があった。
は図４に示すように活性メモリセルブロック２が上下に
隣接して存在するようにメモリセルブロックの活性，非
活性が制御されており、そのため、上下に隣接する活性
メモリセルブロック２間に生じる電界の変動による干渉
等により一方の活性メモリセルブロック２のワード線や
ビット線の影響が他方の活性メモリセルブロック２に及
んでしまい、この様な電界の変動による干渉のためデー
タが破壊されてしまうという問題点があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、活性メモリセルブロック間で互
いに電界の変動による干渉が生じない半導体記憶装置を
得ることを目的とする。
ためになされたもので、活性メモリセルブロック間で互
いに電界の変動による干渉が生じない半導体記憶装置を
得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置の第１の態様は、選択的に活性状態あるいは非活
性状態になる複数のメモリセルブロックが積層された半
導体記憶装置において、活性状態にある活性メモリセル
ブロックと非活性状態にある非活性メモリセルブロック
が交互に存在するように前記メモリセルブロックの活性
状態／非活性状態を制御するようにしたことを特徴とす
る。
憶装置の第１の態様は、選択的に活性状態あるいは非活
性状態になる複数のメモリセルブロックが積層された半
導体記憶装置において、活性状態にある活性メモリセル
ブロックと非活性状態にある非活性メモリセルブロック
が交互に存在するように前記メモリセルブロックの活性
状態／非活性状態を制御するようにしたことを特徴とす
る。
【０００９】この発明に係る半導体記憶装置の第２の態
様は、複数のメモリセルブロックが積層された半導体記
憶装置において、隣接する前記メモリセルブロック間
に、当該隣接するメモリセルブロック間での電界の変動
による干渉を遮断するための遮断層を設けたことを特徴
とする。
様は、複数のメモリセルブロックが積層された半導体記
憶装置において、隣接する前記メモリセルブロック間
に、当該隣接するメモリセルブロック間での電界の変動
による干渉を遮断するための遮断層を設けたことを特徴
とする。
【００１０】
【作用】この発明の第１の態様においては、活性状態に
ある活性メモリセルブロックと非活性状態にある非活性
メモリセルブロックが交互に存在するように、積層され
たメモリセルブロックの活性状態／非活性状態を制御す
るようにしたので、活性メモリセルブロックからの電界
の変動による干渉は非活性メモリセルブロックで遮断さ
れる。
ある活性メモリセルブロックと非活性状態にある非活性
メモリセルブロックが交互に存在するように、積層され
たメモリセルブロックの活性状態／非活性状態を制御す
るようにしたので、活性メモリセルブロックからの電界
の変動による干渉は非活性メモリセルブロックで遮断さ
れる。
【００１１】この発明の第２の態様においては、積層さ
れたメモリセルブロックにおいて、隣接するメモリセル
ブロック間に当該隣接するメモリセルブロック間での電
気的影響を遮断するための遮断層を設けたので、隣接す
るメモリセルブロックが活性状態になっても当該活性メ
モリセルブロック間での電界の変動による干渉は遮断層
により遮断される。
れたメモリセルブロックにおいて、隣接するメモリセル
ブロック間に当該隣接するメモリセルブロック間での電
気的影響を遮断するための遮断層を設けたので、隣接す
るメモリセルブロックが活性状態になっても当該活性メ
モリセルブロック間での電界の変動による干渉は遮断層
により遮断される。
【００１２】
【実施例】図１はこの発明に係る半導体記憶装置の一実
施例を示す図である。図において図４に示した従来装置
との相違点は、積層方向において活性メモリセルブロッ
クと非活性メモリセルブロックが交互に存在するように
メモリセルブロックの活性／非活性を制御するようにし
たことである。このような制御を行うことにより図１に
示すように活性メモリセルブロック２が上下に隣接して
存在がなくなる。そのため、活性メモリセルブロック２
の動作時に生ずるノイズ等の電界の変動による干渉が他
の活性メモリセルブロック２に及ばなくなり、データが
破壊されることがなくなる。
施例を示す図である。図において図４に示した従来装置
との相違点は、積層方向において活性メモリセルブロッ
クと非活性メモリセルブロックが交互に存在するように
メモリセルブロックの活性／非活性を制御するようにし
たことである。このような制御を行うことにより図１に
示すように活性メモリセルブロック２が上下に隣接して
存在がなくなる。そのため、活性メモリセルブロック２
の動作時に生ずるノイズ等の電界の変動による干渉が他
の活性メモリセルブロック２に及ばなくなり、データが
破壊されることがなくなる。
【００１３】図２はこの発明の他の実施例を示す図であ
る。この実施例においては、積層されたメモリセルブロ
ック間に、メモリセルブロックが活性状態になった場合
に発生するノイズ等の電気的影響が他のメモリセルブロ
ック６に伝達されるのを遮断するための遮断層５を設け
ている。この遮断層５は、例えば一定電位に固定された
導電層により構成することができる。該遮断層５を設け
ることにより、上下に隣接するメモリセルブロック６が
活性状態になっても活性メモリセルブロック同士間に生
じる電界の変動による干渉を防止できデータ破壊が生じ
なくなる。
る。この実施例においては、積層されたメモリセルブロ
ック間に、メモリセルブロックが活性状態になった場合
に発生するノイズ等の電気的影響が他のメモリセルブロ
ック６に伝達されるのを遮断するための遮断層５を設け
ている。この遮断層５は、例えば一定電位に固定された
導電層により構成することができる。該遮断層５を設け
ることにより、上下に隣接するメモリセルブロック６が
活性状態になっても活性メモリセルブロック同士間に生
じる電界の変動による干渉を防止できデータ破壊が生じ
なくなる。
【００１４】
【発明の効果】以上のように請求項１の発明によれば、
活性状態にある活性メモリセルブロックと非活性状態に
ある非活性メモリセルブロックが交互に存在するよう
に、積層されたメモリセルブロックの活性状態／非活性
状態を制御するようにしているので、活性メモリセルブ
ロックからの影響は非活性メモリセルブロックで遮断さ
れる。その結果、活性メモリセルブロックの電界の変動
による干渉が他の活性メモリセルブロックに及ばなくな
り、データ破壊を防止でき信頼性の高い半導体記憶装置
を得ることができる。
活性状態にある活性メモリセルブロックと非活性状態に
ある非活性メモリセルブロックが交互に存在するよう
に、積層されたメモリセルブロックの活性状態／非活性
状態を制御するようにしているので、活性メモリセルブ
ロックからの影響は非活性メモリセルブロックで遮断さ
れる。その結果、活性メモリセルブロックの電界の変動
による干渉が他の活性メモリセルブロックに及ばなくな
り、データ破壊を防止でき信頼性の高い半導体記憶装置
を得ることができる。
【００１５】また請求項２の発明によれば、積層された
メモリセルブロックにおいて、隣接するメモリセルブロ
ック間に当該隣接するメモリセルブロック間での電気的
影響を遮断するための遮断層を設けたので、隣接するメ
モリセルブロックが活性状態になっても当該活性メモリ
セルブロック間での電気的影響は遮断層により遮断され
る。その結果、活性メモリセルブロックの電界変動によ
る干渉が他の活性メモリセルブロックに及ばなくなり、
データ破壊を防止でき信頼性の高い半導体記憶装置を得
ることができる。
メモリセルブロックにおいて、隣接するメモリセルブロ
ック間に当該隣接するメモリセルブロック間での電気的
影響を遮断するための遮断層を設けたので、隣接するメ
モリセルブロックが活性状態になっても当該活性メモリ
セルブロック間での電気的影響は遮断層により遮断され
る。その結果、活性メモリセルブロックの電界変動によ
る干渉が他の活性メモリセルブロックに及ばなくなり、
データ破壊を防止でき信頼性の高い半導体記憶装置を得
ることができる。
【図１】この発明に係る半導体記憶装置の一実施例を示
す図である。
す図である。
【図２】この発明の他の実施例を示す図である。
【図３】メモリセルブロックの具体的構成を示す断面図
である。
である。
【図４】従来の半導体記憶装置を示す図である。
１ メモリセルブロック群
２ 活性メモリセルブロック
３ 非活性メモリセルブロック
５ 遮断層
６ メモリセルブロック
Claims (2)
- 【請求項１】 選択的に活性状態あるいは非活性状態に
なる複数のメモリセルブロックが積層された半導体記憶
装置において、 活性状態にある活性メモリセルブロックと非活性状態に
ある非活性メモリセルブロックが交互に存在するように
前記メモリセルブロックの活性状態／非活性状態を制御
するようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルブロックが積層された
半導体記憶装置において、 隣接する前記メモリセルブロック間に、当該隣接するメ
モリセルブロック間での電界の変動による干渉を遮断す
るための遮断層を設けたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167983A JPH0520874A (ja) | 1991-07-09 | 1991-07-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167983A JPH0520874A (ja) | 1991-07-09 | 1991-07-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520874A true JPH0520874A (ja) | 1993-01-29 |
Family
ID=15859635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167983A Pending JPH0520874A (ja) | 1991-07-09 | 1991-07-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8243635B2 (en) | 2008-03-28 | 2012-08-14 | Fujitsu Limited | Information processing apparatus |
-
1991
- 1991-07-09 JP JP3167983A patent/JPH0520874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8243635B2 (en) | 2008-03-28 | 2012-08-14 | Fujitsu Limited | Information processing apparatus |
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