JPH05204791A - 入出力制御装置評価回路 - Google Patents
入出力制御装置評価回路Info
- Publication number
- JPH05204791A JPH05204791A JP4010487A JP1048792A JPH05204791A JP H05204791 A JPH05204791 A JP H05204791A JP 4010487 A JP4010487 A JP 4010487A JP 1048792 A JP1048792 A JP 1048792A JP H05204791 A JPH05204791 A JP H05204791A
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- JP
- Japan
- Prior art keywords
- request
- access request
- mask register
- counter
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 入出力制御装置のメモリインタフェース回路
の出力する主記憶アクセス要求を抑止することで、入出
力処理の競合状態を作り少量の周辺装置で高負荷状態の
評価ができる様にする。 【構成】 クロックの周期毎にカウンタ値を１ずつ増加
させ、カウンタ値がカウンタ上限値ｉと等しくなった場
合にカウンタ値を“０”にリセットし、マスクレジスタ
セットデータｃを出力するカウンタ６と、マスクレジス
タセットデータｃの入力でリクエストマスク信号ｄをイ
ネーブルとデイスイネーブルに交互に変化させるリクエ
ストマスクレジスタ５と、リクエストマスク信号ｄがデ
イスイネーブル時に、メモリインタフェース回路２が出
力した主記憶アクセス要求ｂを抑止する主記憶アクセス
要求ドライバ４とを有し、一定時間毎に主記憶アクセス
要求を抑止して周辺装置からのデータ転送要求等を競合
させるようにしたことを特徴とする入出力制御装置評価
回路。
の出力する主記憶アクセス要求を抑止することで、入出
力処理の競合状態を作り少量の周辺装置で高負荷状態の
評価ができる様にする。 【構成】 クロックの周期毎にカウンタ値を１ずつ増加
させ、カウンタ値がカウンタ上限値ｉと等しくなった場
合にカウンタ値を“０”にリセットし、マスクレジスタ
セットデータｃを出力するカウンタ６と、マスクレジス
タセットデータｃの入力でリクエストマスク信号ｄをイ
ネーブルとデイスイネーブルに交互に変化させるリクエ
ストマスクレジスタ５と、リクエストマスク信号ｄがデ
イスイネーブル時に、メモリインタフェース回路２が出
力した主記憶アクセス要求ｂを抑止する主記憶アクセス
要求ドライバ４とを有し、一定時間毎に主記憶アクセス
要求を抑止して周辺装置からのデータ転送要求等を競合
させるようにしたことを特徴とする入出力制御装置評価
回路。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の入出力制
御装置の評価用回路に関する。
御装置の評価用回路に関する。
【０００２】
【従来の技術】従来、情報処理装置の入出力制御装置の
高負荷状態での評価方法は、入出力装置に接続された周
辺装置に対しての機能試験などを実行し、実際に入出力
装置を高負荷で動作させて評価を行うといった方法を採
っていた。
高負荷状態での評価方法は、入出力装置に接続された周
辺装置に対しての機能試験などを実行し、実際に入出力
装置を高負荷で動作させて評価を行うといった方法を採
っていた。
【０００３】
【発明が解決しようとする課題】この従来の入出力装置
の高負荷状態の評価方法では、入出力制御装置が主記憶
装置アクセスで待たされて周辺装置からのデータ転送要
求が競合するような高負荷状態を起こすために磁気ディ
スク装置などの周辺装置を大量に接続する必要があり、
評価時には大量の周辺装置を用意しなければならないと
いう問題点があった。
の高負荷状態の評価方法では、入出力制御装置が主記憶
装置アクセスで待たされて周辺装置からのデータ転送要
求が競合するような高負荷状態を起こすために磁気ディ
スク装置などの周辺装置を大量に接続する必要があり、
評価時には大量の周辺装置を用意しなければならないと
いう問題点があった。
【０００４】
【課題を解決するための手段】本発明の回路は、主記憶
装置と周辺装置間のデータ転送制御を行う入出力制御装
置の評価回路において、主記憶装置へのデータの読み込
みの制御を行うメモリインタフェース回路の主記憶装置
に対するアクセス要求を抑止する信号を保持するリクエ
ストマスクレジスタと、内部で保持するカウンタ値を初
期値から増加または減少させ、設定されたカウンタ上限
値または下限値と等しくなる度に、前記リクエストマス
クレジスタが保持するデータを変更させるマスクレジス
タセット要因を出力するカウンタと、前記リクエストマ
スクレジスタが出力する値により主記憶装置へのアクセ
ス要求の抑止を行うドライバとを有することを特徴とす
る。
装置と周辺装置間のデータ転送制御を行う入出力制御装
置の評価回路において、主記憶装置へのデータの読み込
みの制御を行うメモリインタフェース回路の主記憶装置
に対するアクセス要求を抑止する信号を保持するリクエ
ストマスクレジスタと、内部で保持するカウンタ値を初
期値から増加または減少させ、設定されたカウンタ上限
値または下限値と等しくなる度に、前記リクエストマス
クレジスタが保持するデータを変更させるマスクレジス
タセット要因を出力するカウンタと、前記リクエストマ
スクレジスタが出力する値により主記憶装置へのアクセ
ス要求の抑止を行うドライバとを有することを特徴とす
る。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例のブロック図
である。
である。
【０００７】図１において、データ転送制御回路３は入
出力制御装置に接続された周辺装置からのデータ転送要
求を受け、データ転送制御信号ａをメモリインタフェー
ス回路２に出力する。メモリインタフェース回路２は主
記憶アクセス要求ｂを出力し、アクセプト信号ｆがイネ
ーブルになると主記憶アクセス要求ｂの出力を止め、デ
ータ転送制御信号ａを通してデータ転送制御回路３にデ
ータ転送の許可を与える。
出力制御装置に接続された周辺装置からのデータ転送要
求を受け、データ転送制御信号ａをメモリインタフェー
ス回路２に出力する。メモリインタフェース回路２は主
記憶アクセス要求ｂを出力し、アクセプト信号ｆがイネ
ーブルになると主記憶アクセス要求ｂの出力を止め、デ
ータ転送制御信号ａを通してデータ転送制御回路３にデ
ータ転送の許可を与える。
【０００８】主記憶アクセス要求ドライバ４はリクエス
トマスク信号ｄがイネーブルの時に主記憶アクセス要求
ｂを主記憶アクセス要求ｅとして出力し、デイスイネー
ブルの時は主記憶アクセス要求ｂを抑止する。
トマスク信号ｄがイネーブルの時に主記憶アクセス要求
ｂを主記憶アクセス要求ｅとして出力し、デイスイネー
ブルの時は主記憶アクセス要求ｂを抑止する。
【０００９】リクエストマスクレジスタ５は評価モード
信号ｇが非評価モードの場合は、リクエストマスク信号
ｄをイネーブルにする。評価モードの場合は、カウンタ
６の出力するマスクレジスタセットデータｃが入力され
る毎に、リクエストマスク信号ｄはイネーブルからデイ
スイネーブルへ、またはデイスイネーブルからイネーブ
ルへと変化する。
信号ｇが非評価モードの場合は、リクエストマスク信号
ｄをイネーブルにする。評価モードの場合は、カウンタ
６の出力するマスクレジスタセットデータｃが入力され
る毎に、リクエストマスク信号ｄはイネーブルからデイ
スイネーブルへ、またはデイスイネーブルからイネーブ
ルへと変化する。
【００１０】カウンタ６はクロックｈの周期毎に内部カ
ウンタ値を一ずつ加算し、カウンタ上限値ｉと等しくな
った場合はマスクレジスタセットデータｃを出力し、内
部カウンタ値を“０”にする。
ウンタ値を一ずつ加算し、カウンタ上限値ｉと等しくな
った場合はマスクレジスタセットデータｃを出力し、内
部カウンタ値を“０”にする。
【００１１】ここで評価モード信号ｇを評価モードに設
定すると、カウンタ６の内部カウンタ値が“０”からカ
ウンタ上限値ｉになるまでの時間毎にリクエストマスク
信号ｄはイネーブルとデイスイネーブルに交互に変化す
る。
定すると、カウンタ６の内部カウンタ値が“０”からカ
ウンタ上限値ｉになるまでの時間毎にリクエストマスク
信号ｄはイネーブルとデイスイネーブルに交互に変化す
る。
【００１２】リクエストマスク信号ｄがイネーブルの間
に、周辺装置からの転送要求のためにメモリインタフェ
ース回路２が主記憶アクセス要求ｂを出力した場合は、
主記憶アクセスドライバ４が主記憶アクセス要求ｅを出
力しデータ転送が開始される。
に、周辺装置からの転送要求のためにメモリインタフェ
ース回路２が主記憶アクセス要求ｂを出力した場合は、
主記憶アクセスドライバ４が主記憶アクセス要求ｅを出
力しデータ転送が開始される。
【００１３】リクエストマスク信号ｄがデイスイネーブ
ルの場合は主記憶アクセス要求ｂが主記憶アクセス要求
ドライバ４で抑止されて主記憶アクセス要求ｅが出力さ
れないため、リクエストマスク信号ｄがイネーブルにな
るまで主記憶アクセス要求ｂを出力したままで待つ。こ
の間にもほかの周辺装置からデータ転送の要求がくるた
めに入出力制御装置は競合動作を起こす。
ルの場合は主記憶アクセス要求ｂが主記憶アクセス要求
ドライバ４で抑止されて主記憶アクセス要求ｅが出力さ
れないため、リクエストマスク信号ｄがイネーブルにな
るまで主記憶アクセス要求ｂを出力したままで待つ。こ
の間にもほかの周辺装置からデータ転送の要求がくるた
めに入出力制御装置は競合動作を起こす。
【００１４】この後、リクエストマスクレジスタ５がリ
クエストマスク信号ｄをイネーブルに変えると、データ
転送制御回路３により優先順位が判定され各周辺装置と
のデータ転送が開始される。この後もカウンタ６により
リクエストマスク信号ｄがイネーブルとデイスイネーブ
ルに変化するため、一定時間毎に上記の動作が繰り返さ
れる。
クエストマスク信号ｄをイネーブルに変えると、データ
転送制御回路３により優先順位が判定され各周辺装置と
のデータ転送が開始される。この後もカウンタ６により
リクエストマスク信号ｄがイネーブルとデイスイネーブ
ルに変化するため、一定時間毎に上記の動作が繰り返さ
れる。
【００１５】図２は本発明の第２の実施例のブロック図
である。
である。
【００１６】本例では、図１に示した例におけるカウン
タ６の代わりに、デイレイ回路７が設けてある。デイレ
イ回路７は主記憶アクセス要求ｂの入力からデイレイ設
定時間ｊ後にマスクレジスタセットデータｃにイネーブ
ルを出力する。
タ６の代わりに、デイレイ回路７が設けてある。デイレ
イ回路７は主記憶アクセス要求ｂの入力からデイレイ設
定時間ｊ後にマスクレジスタセットデータｃにイネーブ
ルを出力する。
【００１７】メモリインタフェース回路２が主記憶アク
セス要求ｂの出力を停止した場合は、デイレイ設定時間
ｊ後にマスクレジスタセットデータｃにデイスイネーブ
ルを出力する。
セス要求ｂの出力を停止した場合は、デイレイ設定時間
ｊ後にマスクレジスタセットデータｃにデイスイネーブ
ルを出力する。
【００１８】リクエストマスクレジスタ５はクロックｈ
の各周期毎にマスクレジスタセットデータｃを取り込
み、リクエストマスク信号ｄに出力する。この動作によ
りデータ転送制御回路３からのデータ転送制御信号ａを
受けてメモリインタフェース回路２が主記憶アクセス要
求ｂを出力した後デイレイ設定時間ｊだけ待たされ、図
１の例におけるのと同様に入出力制御装置は複数の周辺
装置からのデータ転送要求を受けて競合動作を起こすこ
ととになる。
の各周期毎にマスクレジスタセットデータｃを取り込
み、リクエストマスク信号ｄに出力する。この動作によ
りデータ転送制御回路３からのデータ転送制御信号ａを
受けてメモリインタフェース回路２が主記憶アクセス要
求ｂを出力した後デイレイ設定時間ｊだけ待たされ、図
１の例におけるのと同様に入出力制御装置は複数の周辺
装置からのデータ転送要求を受けて競合動作を起こすこ
ととになる。
【００１９】
【発明の効果】以上説明したように本発明はメモリイン
タフェース回路より出力される主記憶アクセス要求を一
定時間抑止することにより、主記憶アクセスの待ち時間
が長くなるために複数の周辺装置の入出力処理やデータ
転送が競合を起こし易くなるので、少数の周辺装置でも
入出力制御装置の高負荷状態の評価を行うことができる
という効果を有する。
タフェース回路より出力される主記憶アクセス要求を一
定時間抑止することにより、主記憶アクセスの待ち時間
が長くなるために複数の周辺装置の入出力処理やデータ
転送が競合を起こし易くなるので、少数の周辺装置でも
入出力制御装置の高負荷状態の評価を行うことができる
という効果を有する。
【００２０】また、主記憶アクセス要求が受け付けられ
るまでの時間が長くなるので、入出力制御装置での入出
力処理時間も長くなり、磁気デイスク装置などでのオー
バーランが起き易くなるため、オーバーラン発生時の評
価も容易にできるという効果を有する。
るまでの時間が長くなるので、入出力制御装置での入出
力処理時間も長くなり、磁気デイスク装置などでのオー
バーランが起き易くなるため、オーバーラン発生時の評
価も容易にできるという効果を有する。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
１ 主記憶装置 ２ メモリインタフェース回路 ３ データ転送制御回路 ４ 主記憶アクセス要求ドライバ ５ リクエストマスクレジスタ ６ カウンタ ７ デイレイ回路 ａ データ転送制御信号 ｂ 主記憶アクセス要求 ｃ マスクレジスタセットデータ ｄ リクエストマスク信号 ｅ 主記憶アクセス要求 ｆ アクセプト信号 ｇ 評価モード信号 ｈ クロック ｉ カウンタ上限値
Claims (2)
- 【請求項１】主記憶装置と周辺装置間のデータ転送制御
を行う入出力制御装置の評価回路において、 主記憶装置へのデータの読み込みの制御を行うメモリイ
ンタフェース回路の主記憶装置に対するアクセス要求を
抑止する信号を保持するリクエストマスクレジスタと、 内部で保持するカウンタ値を初期値から増加または減少
させ、設定されたカウンタ上限値または下限値と等しく
なる度に、前記リクエストマスクレジスタが保持するデ
ータを変更させるマスクレジスタセット要因を出力する
カウンタと、 前記リクエストマスクレジスタが出力する値により主記
憶装置へのアクセス要求の抑止を行うドライバとを有す
ることを特徴とする入出力制御装置評価回路。 - 【請求項２】 前記メモリインタフェース回路が出力す
るアクセス要求を入力とし、一定時間後に前記リクエス
トマスクレジスタにセットするデータを出力するディレ
イ回路を設けたことを特徴とする請求項１記載の入出力
制御装置評価回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010487A JPH05204791A (ja) | 1992-01-24 | 1992-01-24 | 入出力制御装置評価回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010487A JPH05204791A (ja) | 1992-01-24 | 1992-01-24 | 入出力制御装置評価回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204791A true JPH05204791A (ja) | 1993-08-13 |
Family
ID=11751531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010487A Withdrawn JPH05204791A (ja) | 1992-01-24 | 1992-01-24 | 入出力制御装置評価回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204791A (ja) |
-
1992
- 1992-01-24 JP JP4010487A patent/JPH05204791A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |