JPH0518261B2 - - Google Patents
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- JPH0518261B2 JPH0518261B2 JP58094524A JP9452483A JPH0518261B2 JP H0518261 B2 JPH0518261 B2 JP H0518261B2 JP 58094524 A JP58094524 A JP 58094524A JP 9452483 A JP9452483 A JP 9452483A JP H0518261 B2 JPH0518261 B2 JP H0518261B2
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- 230000005669 field effect Effects 0.000 claims description 28
- 230000000295 complement effect Effects 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000006866 deterioration Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｐチヤネル型とｎチヤネル型の電界
効果トランジスタの対により論理回路を構成する
相補型金属酸化膜半導体よりなる集積回路装置に
係り、特に出力駆動回路部を構成する最終出力段
駆動回路の電界効果トランジスタにおけるゲート
電極構造に関する。
効果トランジスタの対により論理回路を構成する
相補型金属酸化膜半導体よりなる集積回路装置に
係り、特に出力駆動回路部を構成する最終出力段
駆動回路の電界効果トランジスタにおけるゲート
電極構造に関する。
従来の大規模集積回路装置の出力駆動回路は論
理的な機能は多種類のものが設けられてはいる
が、出力負荷を駆動する時の電気的な基本特性は
全出力について同等であつた。これは出力駆動回
路の最終段のトランジスタの特性が同じためであ
る。従つて出力負荷を駆動する時の信号波形の立
上り、立下り時間、出力回路の遅れ時間の負荷容
量依存性、あるいは直流的な特性等は全出力ピン
で、ほぼ同等であつた。
理的な機能は多種類のものが設けられてはいる
が、出力負荷を駆動する時の電気的な基本特性は
全出力について同等であつた。これは出力駆動回
路の最終段のトランジスタの特性が同じためであ
る。従つて出力負荷を駆動する時の信号波形の立
上り、立下り時間、出力回路の遅れ時間の負荷容
量依存性、あるいは直流的な特性等は全出力ピン
で、ほぼ同等であつた。
このように出力回路特性がそろつていると、実
装設計時は、この共通特性のみ考慮すればよいと
いう利点があつた。しかし、その反面、負荷ゲー
トが１〜２個と少ない場合と、データ・バスの様
にネツトが長く負荷ゲートも多い場合とでは出力
駆動回路に要求される電気的特性が異なるが、こ
のような負荷条件の変化に対処できないことがあ
るという難点があつた。またその結果として、実
装制約条件が厳しくなることがあつた。さらに、
相補型金属酸化膜半導体の集積回路装置の場合に
は、負荷容量の重いネツトを駆動すると、貫通電
流による寿命劣化及び負荷駆動電流の増加による
電源ノイズの増加をもたらした。
装設計時は、この共通特性のみ考慮すればよいと
いう利点があつた。しかし、その反面、負荷ゲー
トが１〜２個と少ない場合と、データ・バスの様
にネツトが長く負荷ゲートも多い場合とでは出力
駆動回路に要求される電気的特性が異なるが、こ
のような負荷条件の変化に対処できないことがあ
るという難点があつた。またその結果として、実
装制約条件が厳しくなることがあつた。さらに、
相補型金属酸化膜半導体の集積回路装置の場合に
は、負荷容量の重いネツトを駆動すると、貫通電
流による寿命劣化及び負荷駆動電流の増加による
電源ノイズの増加をもたらした。
このような問題について、第１図ないし第３図
により説明する。
により説明する。
第１図において、１は集積回路装置、２および
３はそれぞれ出力駆動回路である。これら出力駆
動回路２，３はｐチヤネル型とｎチヤネル型の電
界効果トランジスタの対より成り、同一電気的特
性を有する。４はシンクゲート、５は双方向ゲー
トである。第２図は第１図中のＡ点とＢ点の電圧
波形、第３図は第１図中のＡ点とＢ点の電流波形
をそれぞれ示す。
３はそれぞれ出力駆動回路である。これら出力駆
動回路２，３はｐチヤネル型とｎチヤネル型の電
界効果トランジスタの対より成り、同一電気的特
性を有する。４はシンクゲート、５は双方向ゲー
トである。第２図は第１図中のＡ点とＢ点の電圧
波形、第３図は第１図中のＡ点とＢ点の電流波形
をそれぞれ示す。
各出力駆動回路２，３において、回路固有の特
性として、その出力信号がHighからLow、又は
LowからHighに変化する時に流れる貫通電流は、
負荷容量に依存して変化する。例えば、第１図に
おいて出力の負荷はFan−Out＝２で、ネツト
長も短かい場合を示し、出力はFan−Outも多
く、負荷容量の多いネツトであることを示す。こ
の場合、Ａ点電圧波形は第２図ａの波形２１のよ
うになり、Ｂ点の電圧波形は第２図ｂの波形２２
のようになる。またＡ，Ｂ点での電流波形はそれ
ぞれ第３図ａの波形３１、第３図ｂの波形３２の
ようになり、電流は負荷の重いネツトで著しく増
加することになる。従つて、負荷の重い状態で使
用すると、集積回路装置１の電源回路系に対する
電流ストレスが大きくなり、寿命劣化及び電流ノ
イズの増加をもたらす。
性として、その出力信号がHighからLow、又は
LowからHighに変化する時に流れる貫通電流は、
負荷容量に依存して変化する。例えば、第１図に
おいて出力の負荷はFan−Out＝２で、ネツト
長も短かい場合を示し、出力はFan−Outも多
く、負荷容量の多いネツトであることを示す。こ
の場合、Ａ点電圧波形は第２図ａの波形２１のよ
うになり、Ｂ点の電圧波形は第２図ｂの波形２２
のようになる。またＡ，Ｂ点での電流波形はそれ
ぞれ第３図ａの波形３１、第３図ｂの波形３２の
ようになり、電流は負荷の重いネツトで著しく増
加することになる。従つて、負荷の重い状態で使
用すると、集積回路装置１の電源回路系に対する
電流ストレスが大きくなり、寿命劣化及び電流ノ
イズの増加をもたらす。
本発明は上述の如き問題点に鑑みてなされたも
のであり、製造プロセスの複雑化等を招くような
基本的な回路構成の変更を伴わない方法により負
荷駆動特性を変えた出力駆動回路を混在させ、そ
れらを出力負荷条件に応じて使い分けることによ
り、実装制限の緩和、寿命劣化の防止をはかり得
る集積回路装置を提供することを目的とするもの
である。
のであり、製造プロセスの複雑化等を招くような
基本的な回路構成の変更を伴わない方法により負
荷駆動特性を変えた出力駆動回路を混在させ、そ
れらを出力負荷条件に応じて使い分けることによ
り、実装制限の緩和、寿命劣化の防止をはかり得
る集積回路装置を提供することを目的とするもの
である。
本発明は、ｐチヤネル型とｎチヤネル型の電界
効果トランジスタの対により論理回路を構成する
相補型金属酸化膜半導体よりなる集積回路装置に
おいて、出力駆動回路部を構成する最終出力段
を、電源に直列に接続された２つの電界効果トラ
ンジスタのゲート電極幅がｗの第１の出力駆動回
路群と、同じく電源に直列に接続された２つの電
界効果トランジスタのゲート電極幅がｗ未満の第
２の出力駆動回路群とのものを混在して該集積回
路装置上に設けたことを特徴とするものである。
効果トランジスタの対により論理回路を構成する
相補型金属酸化膜半導体よりなる集積回路装置に
おいて、出力駆動回路部を構成する最終出力段
を、電源に直列に接続された２つの電界効果トラ
ンジスタのゲート電極幅がｗの第１の出力駆動回
路群と、同じく電源に直列に接続された２つの電
界効果トランジスタのゲート電極幅がｗ未満の第
２の出力駆動回路群とのものを混在して該集積回
路装置上に設けたことを特徴とするものである。
以下、本発明の実施例について図面を用いて説
明する。
明する。
第４図は本発明に係る大規模集積回路装置の一
例を示す概念図である。この大規模集積回路装置
７１は、ボンデイング・パツド７２、内部論理回
路部７３、入力バツフア／出力駆動回路部７４か
ら成る。この入力バツフア／出力駆動回路部７４
には、入力バツフア回路ｉ、後述のゲート電極幅
の広い出力駆動回路Ａとゲート電極幅の狭い出力
駆動回路Ｂが多数設けられる。
例を示す概念図である。この大規模集積回路装置
７１は、ボンデイング・パツド７２、内部論理回
路部７３、入力バツフア／出力駆動回路部７４か
ら成る。この入力バツフア／出力駆動回路部７４
には、入力バツフア回路ｉ、後述のゲート電極幅
の広い出力駆動回路Ａとゲート電極幅の狭い出力
駆動回路Ｂが多数設けられる。
次に、本発明の要旨に係る出力駆動回路Ａ，Ｂ
の具体例について、第５図により説明する。
の具体例について、第５図により説明する。
第５図ａは出力駆動回路Ａの回路図であり、４
２は入力端子、４３は出力端子、４４は電源端子
である。Q1，Q3はｐチヤネル電界効果トランジ
スタ、Q2，Q4はｎチヤネル電界効果トランジス
タであり、図示のように相互接続されて周知のイ
ンバータを構成している。最終出力段にあたる電
界効果トランジスタQ3，Q4のゲート電極のサイ
ズは幅Ｗ、長さＬと定めている。
２は入力端子、４３は出力端子、４４は電源端子
である。Q1，Q3はｐチヤネル電界効果トランジ
スタ、Q2，Q4はｎチヤネル電界効果トランジス
タであり、図示のように相互接続されて周知のイ
ンバータを構成している。最終出力段にあたる電
界効果トランジスタQ3，Q4のゲート電極のサイ
ズは幅Ｗ、長さＬと定めている。
第５図ｂは出力駆動回路Ｂの回路図であり、符
号４２，４３，４４，Q1，Q2は第５図ｂの対応
部分と同一である。またQ5，Q6は最終出力段の
ｐ、ｎチヤネル型電界効果トランジスタである。
このように回路構成そのものは出力駆動回路Ａ，
Ｂとも同じであるが、電界効果トランジスタQ5
のゲート電極幅を0.6倍（0.6W）、電界効果トラ
ンジスタQ6のゲート電極幅を0.3倍にそれぞれ縮
小し（ゲート電極の長さは同じ）、それぞれの
ON抵抗を出力駆動回路Ａの対応電界効果トラン
ジスタQ3，Q4の1.5倍、３倍に増加させている。
号４２，４３，４４，Q1，Q2は第５図ｂの対応
部分と同一である。またQ5，Q6は最終出力段の
ｐ、ｎチヤネル型電界効果トランジスタである。
このように回路構成そのものは出力駆動回路Ａ，
Ｂとも同じであるが、電界効果トランジスタQ5
のゲート電極幅を0.6倍（0.6W）、電界効果トラ
ンジスタQ6のゲート電極幅を0.3倍にそれぞれ縮
小し（ゲート電極の長さは同じ）、それぞれの
ON抵抗を出力駆動回路Ａの対応電界効果トラン
ジスタQ3，Q4の1.5倍、３倍に増加させている。
出力駆動回路Ａ，Ｂの他の例を第６図によつて
説明する。
説明する。
第６図ａは出力駆動回路Ａの回路図であり、５
２はデータ入力端子、５３はイネーブル入力端
子、５４は出力端子、５８は電源端子である。５
５はインバータ回路、５６はNAND回路、５７
はNOR回路、Q7はｐチヤネル型電界効果トラン
ジスタ、Q8はｎチヤネル型電界効果トランジス
タである。図から明らかなように、本例の出力駆
動回路Ａは５３をイネーブル入力とする３ステー
ト・ゲートとして構成されている。上記電界効果
トランジスタQ7，Q8のゲート電極は、幅Ｗ、長
さＬのサイズとなつている。
２はデータ入力端子、５３はイネーブル入力端
子、５４は出力端子、５８は電源端子である。５
５はインバータ回路、５６はNAND回路、５７
はNOR回路、Q7はｐチヤネル型電界効果トラン
ジスタ、Q8はｎチヤネル型電界効果トランジス
タである。図から明らかなように、本例の出力駆
動回路Ａは５３をイネーブル入力とする３ステー
ト・ゲートとして構成されている。上記電界効果
トランジスタQ7，Q8のゲート電極は、幅Ｗ、長
さＬのサイズとなつている。
第６図ｂは出力駆動回路Ｂの回路図であり、ゲ
ート電極幅が0.6Wのｐチヤネル型電界効果トラ
ンジスタQ9と、ゲート電極幅が0.3Wのｎチヤネ
ル型電界効果トランジスタQ10で最終出力段を構
成した点が第６図ａの出力駆動回路Ａと異なる。
ート電極幅が0.6Wのｐチヤネル型電界効果トラ
ンジスタQ9と、ゲート電極幅が0.3Wのｎチヤネ
ル型電界効果トランジスタQ10で最終出力段を構
成した点が第６図ａの出力駆動回路Ａと異なる。
以上に述べた様に、本発明によれば、出力駆動
回路の最終出力段の電界効果トランジスタのゲー
ト電極幅を操作し、回路特性を変化させ、負荷容
量に応じて出力駆動回路を近い分け得るようにす
るわけである。即ち、負荷容量の軽いネツトに
は、ゲート電極幅の広い出力回路Ａを用いること
により、ゲート遅れに重点を置いて実装でき、負
荷容量の重いネツトでは、ゲート電極幅の狭い出
力駆動回路Ｂを用いることにより（多少ゲート遅
れの増分が大きくなることを考慮する必要はある
が）、出力段での過大電流を防ぎ、大規模集積回
路装置の寿命劣化及び電源ノイズの増加を防止す
ることができる。例えば、出力駆動回路Ｂを第１
図の出力駆動回路３として用いれば、Ｂ点での電
圧波形は第２図ｂの波形２３のようになり、電流
波形は第３図ｂの波形３３の如くに変化し、電流
振幅は大幅に減少する。
回路の最終出力段の電界効果トランジスタのゲー
ト電極幅を操作し、回路特性を変化させ、負荷容
量に応じて出力駆動回路を近い分け得るようにす
るわけである。即ち、負荷容量の軽いネツトに
は、ゲート電極幅の広い出力回路Ａを用いること
により、ゲート遅れに重点を置いて実装でき、負
荷容量の重いネツトでは、ゲート電極幅の狭い出
力駆動回路Ｂを用いることにより（多少ゲート遅
れの増分が大きくなることを考慮する必要はある
が）、出力段での過大電流を防ぎ、大規模集積回
路装置の寿命劣化及び電源ノイズの増加を防止す
ることができる。例えば、出力駆動回路Ｂを第１
図の出力駆動回路３として用いれば、Ｂ点での電
圧波形は第２図ｂの波形２３のようになり、電流
波形は第３図ｂの波形３３の如くに変化し、電流
振幅は大幅に減少する。
なお、第５図ｂ及び第６図ｂでは、ゲート電極
幅を縮小する側の出力駆動回路において、ｐチヤ
ネル型電界効果トランジスタQ5，Q9とｎチヤネ
ル型電界効果トランスタQ6，Q10とでゲート電極
幅の縮小比を異ならしめているが、これは一例で
あり、縮小比は同じでもよい。
幅を縮小する側の出力駆動回路において、ｐチヤ
ネル型電界効果トランジスタQ5，Q9とｎチヤネ
ル型電界効果トランスタQ6，Q10とでゲート電極
幅の縮小比を異ならしめているが、これは一例で
あり、縮小比は同じでもよい。
次はゲート電極幅の違いによるゲート遅れの差
について第７図により説明する。この図は横軸が
負荷容量、縦軸がゲート１段当りの遅れ（出力が
立上り時と立下り時の平均）を示す。従つてこの
図は、負荷容量が増加すればゲート遅れがどの程
度増加するかの目安となる。図中６１の線がゲー
ト電極幅が広い場合、６２の線がゲート長は等し
いがゲート電極幅が狭い場合である。図からわか
る様に、ゲート電極幅を狭くすると、ゲート遅れ
の負荷容量依存性が大きくなる。しかし、一般に
負荷が重たくなるデータ・バスの信号は、データ
の変化する位相に対しデータをラツチに取り込む
タイミングに余裕を持たせてあり、ゲート電極幅
を狭くすることによるゲート遅れの増大は、デー
タをラツチに取り込むタイミングを考慮すれば実
用上大きな制約にはならない。
について第７図により説明する。この図は横軸が
負荷容量、縦軸がゲート１段当りの遅れ（出力が
立上り時と立下り時の平均）を示す。従つてこの
図は、負荷容量が増加すればゲート遅れがどの程
度増加するかの目安となる。図中６１の線がゲー
ト電極幅が広い場合、６２の線がゲート長は等し
いがゲート電極幅が狭い場合である。図からわか
る様に、ゲート電極幅を狭くすると、ゲート遅れ
の負荷容量依存性が大きくなる。しかし、一般に
負荷が重たくなるデータ・バスの信号は、データ
の変化する位相に対しデータをラツチに取り込む
タイミングに余裕を持たせてあり、ゲート電極幅
を狭くすることによるゲート遅れの増大は、デー
タをラツチに取り込むタイミングを考慮すれば実
用上大きな制約にはならない。
以上に詳述した如く、本発明は、ゲート電極幅
を変えた出力駆動回路を集積回路装置上に混在さ
せるから、負荷容量の重いネツトを駆動する場合
は、ゲート電極幅の狭い出力駆動回路を使用し、
負荷電流および貫通電流を減らすことにより装置
寿命の劣化を防止し、信頼度の向上をはかること
が可能であると共に電源ノイズも低減するという
効果を有する。また、出力駆動回路を構成する電
界効果トランジスタのゲート電極幅を上述のよう
に操作しても、装置の製造プロセスは格別複雑化
することはないから、本発明は実施が容易である
という利点を有する。
を変えた出力駆動回路を集積回路装置上に混在さ
せるから、負荷容量の重いネツトを駆動する場合
は、ゲート電極幅の狭い出力駆動回路を使用し、
負荷電流および貫通電流を減らすことにより装置
寿命の劣化を防止し、信頼度の向上をはかること
が可能であると共に電源ノイズも低減するという
効果を有する。また、出力駆動回路を構成する電
界効果トランジスタのゲート電極幅を上述のよう
に操作しても、装置の製造プロセスは格別複雑化
することはないから、本発明は実施が容易である
という利点を有する。
第１図は従来の問題点を説明するための結線
図、第２図および第３図はそれぞれ第１図のＡ点
とＢ点における電圧波形および電流波形を示す波
形図、第４図は本発明に係る大規模集積回路装置
の一例を示す概念図、第５図および第６図はそれ
ぞれ本発明に係る出力駆動回路の別異の例を示す
回路図、第７図はゲート電極幅とゲート遅れ−負
荷容量依存性の関係を示す特性図である。 Ａ……ゲート電極幅の広い出力駆動回路、Ｂ…
…ゲート電極幅の狭い出力駆動回路、Q1〜Q10…
…電界効果トランジスタ。
図、第２図および第３図はそれぞれ第１図のＡ点
とＢ点における電圧波形および電流波形を示す波
形図、第４図は本発明に係る大規模集積回路装置
の一例を示す概念図、第５図および第６図はそれ
ぞれ本発明に係る出力駆動回路の別異の例を示す
回路図、第７図はゲート電極幅とゲート遅れ−負
荷容量依存性の関係を示す特性図である。 Ａ……ゲート電極幅の広い出力駆動回路、Ｂ…
…ゲート電極幅の狭い出力駆動回路、Q1〜Q10…
…電界効果トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ｐチヤネル型とｎチヤネル型の電界効果トラ
ンジスタの対により論理回路を構成する相補型金
属酸化膜半導体よりなる集積回路装置において、 出力駆動回路部を構成する最終出力段は、電源
に直列に接続された２つの電界効果トランジスタ
のゲート電極幅がｗの第１の出力駆動回路群と、
同じく電源に直列に接続された２つの電界効果ト
ランジスタのゲート電極幅がｗ未満の第２の出力
駆動回路群が混在することを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094524A JPS59219956A (ja) | 1983-05-27 | 1983-05-27 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094524A JPS59219956A (ja) | 1983-05-27 | 1983-05-27 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59219956A JPS59219956A (ja) | 1984-12-11 |
| JPH0518261B2 true JPH0518261B2 (ja) | 1993-03-11 |
Family
ID=14112712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58094524A Granted JPS59219956A (ja) | 1983-05-27 | 1983-05-27 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59219956A (ja) |
-
1983
- 1983-05-27 JP JP58094524A patent/JPS59219956A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59219956A (ja) | 1984-12-11 |
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