JPH05175015A - チップ型セラミック電子部品の製造方法 - Google Patents
チップ型セラミック電子部品の製造方法Info
- Publication number
- JPH05175015A JPH05175015A JP35602991A JP35602991A JPH05175015A JP H05175015 A JPH05175015 A JP H05175015A JP 35602991 A JP35602991 A JP 35602991A JP 35602991 A JP35602991 A JP 35602991A JP H05175015 A JPH05175015 A JP H05175015A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- layer side
- side electrode
- electrode
- ceramic electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 半田耐熱性や半田付け性に優れているととも
に、Ａｇマイグレーションや半田つのの発生がなく、テ
ーピング実装性にも優れたチップ型セラミック電子部品
を製造する。 【構成】 セラミック電子部品素体１上にＺｎ、Ａｌ及
びＧａからなる群より選ばれる少なくとも１種を含むペ
ーストを塗布、焼付けすることにより下層側電極２を形
成し、その上にＮｉとＣｕのいずれか１種または少なく
とも１種を含む材料からなる中間層電極４を形成すると
ともに、中間層電極４上にＳｎまたはＳｎを含む材料か
らなる上層側電極３を形成する。また、セラミック電子
部品素体１上にＺｎ、Ａｌ、Ｔｉ、Ｃｒ及びＮｉからな
る群より選ばれる少なくとも１種を含む材料を溶射する
ことにより下層側電極２を形成する。
に、Ａｇマイグレーションや半田つのの発生がなく、テ
ーピング実装性にも優れたチップ型セラミック電子部品
を製造する。 【構成】 セラミック電子部品素体１上にＺｎ、Ａｌ及
びＧａからなる群より選ばれる少なくとも１種を含むペ
ーストを塗布、焼付けすることにより下層側電極２を形
成し、その上にＮｉとＣｕのいずれか１種または少なく
とも１種を含む材料からなる中間層電極４を形成すると
ともに、中間層電極４上にＳｎまたはＳｎを含む材料か
らなる上層側電極３を形成する。また、セラミック電子
部品素体１上にＺｎ、Ａｌ、Ｔｉ、Ｃｒ及びＮｉからな
る群より選ばれる少なくとも１種を含む材料を溶射する
ことにより下層側電極２を形成する。
Description
【０００１】
【産業上の利用分野】本願発明は、セラミック電子部品
に関し、詳しくは、セラミック電子部品素体上に電極を
設けてなるチップ型正特性サーミスタなどのチップ型セ
ラミック電子部品の製造方法に関する。
に関し、詳しくは、セラミック電子部品素体上に電極を
設けてなるチップ型正特性サーミスタなどのチップ型セ
ラミック電子部品の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】セラミ
ック電子部品素体の表面に電極を形成してなるチップ型
セラミック電子部品（この従来例においてはチップ型正
特性サーミスタ）の製造方法としては、例えば、図３に
示すように、セラミック電子部品素体（正特性サーミス
タ素体）２１の両端側の表面に、例えば、ＧａとＡｇを
含むオーミックペーストを塗布し、これを焼き付けてオ
ーミック性を有する下層側電極２２を形成し、さらにそ
の上にＡｇを主成分とするＡｇペーストを塗布、焼付け
して、半田付け性を有する上層側電極２３を形成するこ
とにより２層構造の電極２５を形成する製造方法があ
る。
ック電子部品素体の表面に電極を形成してなるチップ型
セラミック電子部品（この従来例においてはチップ型正
特性サーミスタ）の製造方法としては、例えば、図３に
示すように、セラミック電子部品素体（正特性サーミス
タ素体）２１の両端側の表面に、例えば、ＧａとＡｇを
含むオーミックペーストを塗布し、これを焼き付けてオ
ーミック性を有する下層側電極２２を形成し、さらにそ
の上にＡｇを主成分とするＡｇペーストを塗布、焼付け
して、半田付け性を有する上層側電極２３を形成するこ
とにより２層構造の電極２５を形成する製造方法があ
る。
【０００３】しかし、この製造方法においては、オーミ
ックペーストの焼付け工程で下層側電極２２が酸化され
て半田付け性が悪化したり、あるいは、Ａｇが半田中に
拡散するいわゆる半田くわれを生じるなどの問題点があ
り、さらに、Ａｇマイグレーションを発生し、場合によ
っては電極２５間が短絡してしまうという問題点があ
る。
ックペーストの焼付け工程で下層側電極２２が酸化され
て半田付け性が悪化したり、あるいは、Ａｇが半田中に
拡散するいわゆる半田くわれを生じるなどの問題点があ
り、さらに、Ａｇマイグレーションを発生し、場合によ
っては電極２５間が短絡してしまうという問題点があ
る。
【０００４】また、図４に示すように、セラミック電子
部品素体（正特性サーミスタ素体）３１の表面に、無電
解Ｎｉメッキを施すことにより下層側電極（Ｎｉ膜）３
２を形成し、さらにその上にＡｇを主成分とするＡｇペ
ーストを塗布、焼付けして、半田付け性を有する上層側
電極３３を形成することにより２層構造を有する電極３
５を形成する製造方法がある。
部品素体（正特性サーミスタ素体）３１の表面に、無電
解Ｎｉメッキを施すことにより下層側電極（Ｎｉ膜）３
２を形成し、さらにその上にＡｇを主成分とするＡｇペ
ーストを塗布、焼付けして、半田付け性を有する上層側
電極３３を形成することにより２層構造を有する電極３
５を形成する製造方法がある。
【０００５】この方法においては、上層側電極３３が下
層側電極（Ｎｉ膜）３２の端部にまでは形成されていな
いため、Ａｇマイグレーションは起こりにくいが、上記
従来例にみられる半田付け性の悪化や半田くわれの問題
点は依然として未解決のままである。
層側電極（Ｎｉ膜）３２の端部にまでは形成されていな
いため、Ａｇマイグレーションは起こりにくいが、上記
従来例にみられる半田付け性の悪化や半田くわれの問題
点は依然として未解決のままである。
【０００６】さらに、セラミック電子部品素体（正特性
サーミスタ素体）４１（図３）の表面に、下層側電極４
２として、例えば、無電解Ｎｉメッキなどの方法でＮｉ
膜を形成した後、セラミック電子部品素体４１をアルミ
ナ粉末に埋めて（下層側電極４２が酸化されることを抑
制するため）３００〜５００℃で熱処理し、下層側電極
４２にオーミック性を付与し、次いで、セラミック電子
部品素体４１を溶融半田に浸漬して、下層側電極４２上
に上層側電極４３として半田膜を形成（半田被覆）する
製造方法がある。
サーミスタ素体）４１（図３）の表面に、下層側電極４
２として、例えば、無電解Ｎｉメッキなどの方法でＮｉ
膜を形成した後、セラミック電子部品素体４１をアルミ
ナ粉末に埋めて（下層側電極４２が酸化されることを抑
制するため）３００〜５００℃で熱処理し、下層側電極
４２にオーミック性を付与し、次いで、セラミック電子
部品素体４１を溶融半田に浸漬して、下層側電極４２上
に上層側電極４３として半田膜を形成（半田被覆）する
製造方法がある。
【０００７】しかし、上記従来の製造方法においては、
セラミック電子部品素体をアルミナ粉末に埋めた状態
で、かつ、比較的低温の３００〜５００℃で熱処理して
いるとはいえ、熱処理工程において下層側電極（Ｎｉ
膜）４２がある程度酸化され半田付け性が低下すること
は避けられない。したがって、半田被覆を行うためにフ
ラックス作用の強い、Ｃｌ含有量が多いフラックスを使
用することが必要となり、これが電極特性に悪影響を及
ぼす場合があり、また、このようなフラックスを用いた
場合にも、被覆した半田が部分的に突起する、いわゆる
半田つのや半田こぶなどが発生し、製品の歩留りを低下
させるという問題点がある。さらに、製品をテーピング
梱包した場合においては、この半田つのがテーピング実
装時にキャビティーなどに引っ掛かり、テープからの取
出しミスを引き起こすという問題点がある。
セラミック電子部品素体をアルミナ粉末に埋めた状態
で、かつ、比較的低温の３００〜５００℃で熱処理して
いるとはいえ、熱処理工程において下層側電極（Ｎｉ
膜）４２がある程度酸化され半田付け性が低下すること
は避けられない。したがって、半田被覆を行うためにフ
ラックス作用の強い、Ｃｌ含有量が多いフラックスを使
用することが必要となり、これが電極特性に悪影響を及
ぼす場合があり、また、このようなフラックスを用いた
場合にも、被覆した半田が部分的に突起する、いわゆる
半田つのや半田こぶなどが発生し、製品の歩留りを低下
させるという問題点がある。さらに、製品をテーピング
梱包した場合においては、この半田つのがテーピング実
装時にキャビティーなどに引っ掛かり、テープからの取
出しミスを引き起こすという問題点がある。
【０００８】本願発明は、上記問題点を解決するもので
あり、半田耐熱性や半田付け性に優れているとともに、
Ａｇマイグレーションや半田つのの発生などがなく、テ
ーピング実装性にも優れたチップ型セラミック電子部品
の製造方法を提供することを目的とする。
あり、半田耐熱性や半田付け性に優れているとともに、
Ａｇマイグレーションや半田つのの発生などがなく、テ
ーピング実装性にも優れたチップ型セラミック電子部品
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本願第１の発明のチップ型セラミック電子部品の製
造方法は、セラミック電子部品素体の表面にＺｎ、Ａｌ
及びＧａからなる群より選ばれる少なくとも１種を含む
ペーストを塗布、焼付けすることによりオーミック性を
有する下層側電極を形成する工程と、前記下層側電極上
にＮｉとＣｕのいずれか１種または少なくとも１種を含
む材料からなる中間層電極を形成する工程と、前記中間
層電極上にＳｎまたはＳｎを含む材料からなる半田付け
性を有する上層側電極を形成する工程とを具備すること
を特徴とする。
に、本願第１の発明のチップ型セラミック電子部品の製
造方法は、セラミック電子部品素体の表面にＺｎ、Ａｌ
及びＧａからなる群より選ばれる少なくとも１種を含む
ペーストを塗布、焼付けすることによりオーミック性を
有する下層側電極を形成する工程と、前記下層側電極上
にＮｉとＣｕのいずれか１種または少なくとも１種を含
む材料からなる中間層電極を形成する工程と、前記中間
層電極上にＳｎまたはＳｎを含む材料からなる半田付け
性を有する上層側電極を形成する工程とを具備すること
を特徴とする。
【００１０】また、本願第２の発明のチップ型セラミッ
ク電子部品の製造方法は、セラミック電子部品素体の表
面にＺｎ、Ａｌ、Ｔｉ、Ｃｒ及びＮｉからなる群より選
ばれる少なくとも１種を含む材料を溶射することにより
オーミック性を有する下層側電極を形成する工程と、前
記下層側電極上にＮｉとＣｕのいずれか１種または少な
くとも１種を含む材料からなる中間層電極を形成する工
程と、前記中間層電極上にＳｎまたはＳｎを含む材料か
らなる半田付け性を有する上層側電極を形成する工程と
を具備することを特徴とする。
ク電子部品の製造方法は、セラミック電子部品素体の表
面にＺｎ、Ａｌ、Ｔｉ、Ｃｒ及びＮｉからなる群より選
ばれる少なくとも１種を含む材料を溶射することにより
オーミック性を有する下層側電極を形成する工程と、前
記下層側電極上にＮｉとＣｕのいずれか１種または少な
くとも１種を含む材料からなる中間層電極を形成する工
程と、前記中間層電極上にＳｎまたはＳｎを含む材料か
らなる半田付け性を有する上層側電極を形成する工程と
を具備することを特徴とする。
【００１１】
【作用】本願第１の発明のチップ型セラミック電子部品
の製造方法においては、Ｚｎ、Ａｌ及びＧａからなる群
より選ばれる少なくとも１種を含むペーストを塗布、焼
付けすることによりオーミック性を有する下層側電極が
形成されており、下層側電極とセラミック電子部品素体
との間に確実にオーミック接触が得られる。そして、下
層側電極上には、ＳｎまたはＳｎを含む材料の付着性に
優れたＮｉ及びＣｕのいずれか１種または少なくとも１
種を含む材料からなる中間層電極が形成されているた
め、表面が平坦な上層側電極を確実に形成することが可
能になる。したがって、半田付け性が向上し、容易かつ
確実な実装を行うことが可能になるとともに、テーピン
グ梱包やテーピング実装などを行う場合における取扱性
が向上する。
の製造方法においては、Ｚｎ、Ａｌ及びＧａからなる群
より選ばれる少なくとも１種を含むペーストを塗布、焼
付けすることによりオーミック性を有する下層側電極が
形成されており、下層側電極とセラミック電子部品素体
との間に確実にオーミック接触が得られる。そして、下
層側電極上には、ＳｎまたはＳｎを含む材料の付着性に
優れたＮｉ及びＣｕのいずれか１種または少なくとも１
種を含む材料からなる中間層電極が形成されているた
め、表面が平坦な上層側電極を確実に形成することが可
能になる。したがって、半田付け性が向上し、容易かつ
確実な実装を行うことが可能になるとともに、テーピン
グ梱包やテーピング実装などを行う場合における取扱性
が向上する。
【００１２】また、本願第２の発明のチップ型セラミッ
ク電子部品の製造方法においては、Ｚｎ、Ａｌ、Ｔｉ、
Ｃｒ及びＮｉからなる群より選ばれる少なくとも１種を
含む材料を溶射することにより、セラミック電子部品素
体上にオーミック性を有する下層側電極を確実に形成す
ることができるようになり、かつ、この下層側電極上
に、ＳｎまたはＳｎを含む材料の付着性に優れた中間層
電極が形成されるため、表面が平坦な上層側電極を確実
に形成することが可能になる。したがって、半田付け性
が向上し、容易かつ確実な実装を行うことが可能になる
とともに、テーピング梱包やテーピング実装などを行う
場合の取扱性が向上する。
ク電子部品の製造方法においては、Ｚｎ、Ａｌ、Ｔｉ、
Ｃｒ及びＮｉからなる群より選ばれる少なくとも１種を
含む材料を溶射することにより、セラミック電子部品素
体上にオーミック性を有する下層側電極を確実に形成す
ることができるようになり、かつ、この下層側電極上
に、ＳｎまたはＳｎを含む材料の付着性に優れた中間層
電極が形成されるため、表面が平坦な上層側電極を確実
に形成することが可能になる。したがって、半田付け性
が向上し、容易かつ確実な実装を行うことが可能になる
とともに、テーピング梱包やテーピング実装などを行う
場合の取扱性が向上する。
【００１３】
【実施例】以下、本願発明の実施例を図に基づいて説明
する。図１は、本願発明の一実施例にかかるチップ型セ
ラミック電子部品の製造方法により製造されたチップ型
セラミック電子部品（チップ型正特性サーミスタ）を示
す断面図、図２はその製造工程を示す斜視図である。
する。図１は、本願発明の一実施例にかかるチップ型セ
ラミック電子部品の製造方法により製造されたチップ型
セラミック電子部品（チップ型正特性サーミスタ）を示
す断面図、図２はその製造工程を示す斜視図である。
【００１４】［実施例１］寸法（図２参照）が、Ｌ＝
３．２mm，Ｗ＝１．６mm，Ｔ＝１．０mmのセラミック電
子部品素体（この実施例では正特性サーミスタ素体）１
の表面に、ＺｎとＡｇとを主成分とするペーストを塗布
し、１５０℃で１５分間乾燥した後、５３０℃で焼付け
を行い、Ｚｎ−Ａｇ膜からなる下層側電極２を形成す
る。それから、パラジウム濃度が５〜１００ｐｐｍ程度
の塩化パラジウム−塩素系の水溶液に正特性サーミスタ
素体１を浸漬し、下層側電極２上にパラジウム（無電解
メッキ用触媒）を置換析出させ、下層側電極２上にＮｉ
の無電解メッキを行い、中間層電極４（図１）として、
厚さ１．０μmのＮｉ膜を形成する。それから、正特性
サーミスタ素体１に０．８重量％のＣｌを含むフラック
ス（ガンマラックスｓ）を塗布し、これを２５０℃の溶
融はんだ（Ｓｎ／Ｐｂ＝６０／４０）に浸漬することに
より中間層電極（Ｎｉ膜）４上に上層側電極３（図１）
として半田膜を形成して３層構造を有する電極５を形成
した。
３．２mm，Ｗ＝１．６mm，Ｔ＝１．０mmのセラミック電
子部品素体（この実施例では正特性サーミスタ素体）１
の表面に、ＺｎとＡｇとを主成分とするペーストを塗布
し、１５０℃で１５分間乾燥した後、５３０℃で焼付け
を行い、Ｚｎ−Ａｇ膜からなる下層側電極２を形成す
る。それから、パラジウム濃度が５〜１００ｐｐｍ程度
の塩化パラジウム−塩素系の水溶液に正特性サーミスタ
素体１を浸漬し、下層側電極２上にパラジウム（無電解
メッキ用触媒）を置換析出させ、下層側電極２上にＮｉ
の無電解メッキを行い、中間層電極４（図１）として、
厚さ１．０μmのＮｉ膜を形成する。それから、正特性
サーミスタ素体１に０．８重量％のＣｌを含むフラック
ス（ガンマラックスｓ）を塗布し、これを２５０℃の溶
融はんだ（Ｓｎ／Ｐｂ＝６０／４０）に浸漬することに
より中間層電極（Ｎｉ膜）４上に上層側電極３（図１）
として半田膜を形成して３層構造を有する電極５を形成
した。
【００１５】［実施例２］上記実施例１で用いたものと
同じ正特性サーミスタ素体を用い、その表面の、下層側
電極を形成すべき部分以外の部分をステンレス箔などを
用いてマスクし、Ｚｎを溶射することにより下層側電極
としてＺｎ膜を形成する。その他については、上記実施
例１の場合と同様の方法により、中間層電極としてＮｉ
膜を形成し、さらに中間層電極上に上層側電極として半
田膜を形成した。
同じ正特性サーミスタ素体を用い、その表面の、下層側
電極を形成すべき部分以外の部分をステンレス箔などを
用いてマスクし、Ｚｎを溶射することにより下層側電極
としてＺｎ膜を形成する。その他については、上記実施
例１の場合と同様の方法により、中間層電極としてＮｉ
膜を形成し、さらに中間層電極上に上層側電極として半
田膜を形成した。
【００１６】［比較例１］上記実施例１で用いたものと
同じ正特性サーミスタ素体を用い、その表面にＺｎとＡ
ｇとを主成分とするペーストを塗布して乾燥し、さら
に、その上にＡｇペーストを塗布して乾燥した後、５３
０℃で焼付けを行い正特性サーミスタ素体上に２層構造
の電極を形成した。
同じ正特性サーミスタ素体を用い、その表面にＺｎとＡ
ｇとを主成分とするペーストを塗布して乾燥し、さら
に、その上にＡｇペーストを塗布して乾燥した後、５３
０℃で焼付けを行い正特性サーミスタ素体上に２層構造
の電極を形成した。
【００１７】［比較例２］上記実施例１で用いたものと
同じ正特性サーミスタ素体を用い、その表面にＮｉを無
電解メッキして下層側電極（Ｎｉ膜）を形成し、これを
３００〜５００℃で熱処理した後、溶融はんだに浸漬し
て下層側電極（Ｎｉ膜）上に上層側電極（半田膜）を形
成した。
同じ正特性サーミスタ素体を用い、その表面にＮｉを無
電解メッキして下層側電極（Ｎｉ膜）を形成し、これを
３００〜５００℃で熱処理した後、溶融はんだに浸漬し
て下層側電極（Ｎｉ膜）上に上層側電極（半田膜）を形
成した。
【００１８】上記実施例１，２及び比較例１，２につい
て表１に示す各種試験を行った。以下、その試験結果に
ついて説明する。
て表１に示す各種試験を行った。以下、その試験結果に
ついて説明する。
【００１９】
【表１】
【００２０】［評価］ 半田付け性 この実施例にかかるチップ型正特性サーミスタ（以下単
に「実施例」ともいう）及び比較例にかかるチップ型正
特性サーミスタ（以下単に「比較例」ともいう）を８０
℃の恒温槽に入れ２４０時間放置した後、それらをロジ
ン系フラックスのメタノール溶液に浸漬し、２３０℃の
溶融半田（Ｐｂ／Ｓｎ＝６０／４０）に２秒間浸漬し
て、下層側電極面積に対する半田被覆面積の割合を調べ
た。
に「実施例」ともいう）及び比較例にかかるチップ型正
特性サーミスタ（以下単に「比較例」ともいう）を８０
℃の恒温槽に入れ２４０時間放置した後、それらをロジ
ン系フラックスのメタノール溶液に浸漬し、２３０℃の
溶融半田（Ｐｂ／Ｓｎ＝６０／４０）に２秒間浸漬し
て、下層側電極面積に対する半田被覆面積の割合を調べ
た。
【００２１】その結果、比較例１が７０〜８０％と半田
被覆面積が小さいのに対し、実施例１，２及び比較例２
は８５〜９５％と半田被覆面積が大きく、良好な半田付
け性を有していることが分かる。
被覆面積が小さいのに対し、実施例１，２及び比較例２
は８５〜９５％と半田被覆面積が大きく、良好な半田付
け性を有していることが分かる。
【００２２】半田耐熱性（耐半田くわれ性） 実施例１，２と比較例１，２のチップ型正特性サーミス
タを２５０℃の噴流半田（Ｐｂ／Ｓｎ＝６０／４０）中
に１０秒間浸漬した後、目視観察を行った。なお、フラ
ックスは、上記の半田付け性試験に用いたものと同じも
のを用いた。
タを２５０℃の噴流半田（Ｐｂ／Ｓｎ＝６０／４０）中
に１０秒間浸漬した後、目視観察を行った。なお、フラ
ックスは、上記の半田付け性試験に用いたものと同じも
のを用いた。
【００２３】その結果、比較例１は電極面積の半分以上
において、Ａｇが半田にくわれていたが、その他につい
ては特に半田くわれは認められなかった。
において、Ａｇが半田にくわれていたが、その他につい
ては特に半田くわれは認められなかった。
【００２４】Ａｇマイグレーション 実施例１，２と比較例１，２のチップ型正特性サーミス
タ各５０個を、４０℃、ＲＨ９０〜９５％の環境下に置
いて、直流３Ｖの電圧を３０００Ｈｒ連続印加した。
タ各５０個を、４０℃、ＲＨ９０〜９５％の環境下に置
いて、直流３Ｖの電圧を３０００Ｈｒ連続印加した。
【００２５】その結果、比較例１は５０個中５個にＡｇ
マイグレーションが認められたが、その他については特
にＡｇマイグレーションは認められなかった。
マイグレーションが認められたが、その他については特
にＡｇマイグレーションは認められなかった。
【００２６】テーピング実装試験 実施例１，２と比較例１，２のチップ型正特性サーミス
タ各１０００個をテーピング（エンボス）し、実装機を
用いて実装を行い、半田つのなどに起因する吸引ミスの
発生数を調べた。
タ各１０００個をテーピング（エンボス）し、実装機を
用いて実装を行い、半田つのなどに起因する吸引ミスの
発生数を調べた。
【００２７】その結果、比較例２は１０００個中６個に
ついて、半田つのに起因する吸引ミスが発生したが、そ
の他については特に吸引ミスは発生しなかった。
ついて、半田つのに起因する吸引ミスが発生したが、そ
の他については特に吸引ミスは発生しなかった。
【００２８】以上の各種試験の結果、比較例１，２につ
いては、半田付け性、半田耐熱性、Ａｇマイグレーショ
ン及びテーピング実装試験のいずれかについて、好まし
くない結果が得られたが、実施例１，２のチップ型正特
性サーミスタについては、半田付け性、半田耐熱性、Ａ
ｇマイグレーション及びテーピング実装試験の全てにつ
いて良好な結果が得られた。
いては、半田付け性、半田耐熱性、Ａｇマイグレーショ
ン及びテーピング実装試験のいずれかについて、好まし
くない結果が得られたが、実施例１，２のチップ型正特
性サーミスタについては、半田付け性、半田耐熱性、Ａ
ｇマイグレーション及びテーピング実装試験の全てにつ
いて良好な結果が得られた。
【００２９】なお、実施例１では、下層側電極２を形成
するために、ＺｎとＡｇを主成分としたペーストを用い
たが、これに限らず、Ｚｎ、Ｇａ、Ａｌの少なくとも１
種を含むペーストを用いることが可能であり、例えば、
ＡｌとＡｇあるいは、ＧａとＡｇを主成分とするような
ペーストを用いることができる。
するために、ＺｎとＡｇを主成分としたペーストを用い
たが、これに限らず、Ｚｎ、Ｇａ、Ａｌの少なくとも１
種を含むペーストを用いることが可能であり、例えば、
ＡｌとＡｇあるいは、ＧａとＡｇを主成分とするような
ペーストを用いることができる。
【００３０】また、実施例２では、下層側電極２として
Ｚｎを溶射した場合について説明したが、下層側電極用
の材料としては、これに限らず、Ｚｎ、Ａｌ、Ｔｉ、Ｃ
ｒ及びＮｉからなる群より選ばれる少なくとも１種を含
む材料を用いることが可能である。
Ｚｎを溶射した場合について説明したが、下層側電極用
の材料としては、これに限らず、Ｚｎ、Ａｌ、Ｔｉ、Ｃ
ｒ及びＮｉからなる群より選ばれる少なくとも１種を含
む材料を用いることが可能である。
【００３１】さらに、上記実施例では、Ｎｉ膜からなる
中間層電極４を形成した場合について説明したが、中間
層電極４を構成する材料はＮｉに限られるものではな
く、Ｎｉ及びＣｕのいずれか一方、または少なくとも一
方を含む材料を用いることができる。
中間層電極４を形成した場合について説明したが、中間
層電極４を構成する材料はＮｉに限られるものではな
く、Ｎｉ及びＣｕのいずれか一方、または少なくとも一
方を含む材料を用いることができる。
【００３２】また、上記実施例では、上層側電極３が半
田膜である場合について説明したが、上層側電極３を構
成する材料は半田に限られるものではなく、Ｓｎまたは
Ｓｎ合金を用いることができる。
田膜である場合について説明したが、上層側電極３を構
成する材料は半田に限られるものではなく、Ｓｎまたは
Ｓｎ合金を用いることができる。
【００３３】また、上記実施例では、中間層電極４及び
上層側電極３を、それぞれ無電解メッキ及び半田浸漬の
方法で形成した場合について説明したが、その形成方法
に特に制約はなく、例えば、下層側電極（Ｎｉ膜）２を
熱処理した後、電気メッキによりＮｉ膜（中間層電極）
４を形成し、次いで、Ｓｎを電気メッキすることによ
り、上層側電極（Ｓｎ膜）３を形成することもできる。
上層側電極３を、それぞれ無電解メッキ及び半田浸漬の
方法で形成した場合について説明したが、その形成方法
に特に制約はなく、例えば、下層側電極（Ｎｉ膜）２を
熱処理した後、電気メッキによりＮｉ膜（中間層電極）
４を形成し、次いで、Ｓｎを電気メッキすることによ
り、上層側電極（Ｓｎ膜）３を形成することもできる。
【００３４】また、上記実施例においては、チップ型正
特性サーミスタの製造方法について説明したが、本願発
明はチップ型正特性サーミスタに限られるものではな
く、チップ型負特性サーミスタなどの他のチップ型セラ
ミック電子部品の製造方法にも適用することが可能であ
る。
特性サーミスタの製造方法について説明したが、本願発
明はチップ型正特性サーミスタに限られるものではな
く、チップ型負特性サーミスタなどの他のチップ型セラ
ミック電子部品の製造方法にも適用することが可能であ
る。
【００３５】
【発明の効果】上述のように、本願第１の発明のチップ
型セラミック電子部品の製造方法は、Ｚｎ、Ａｌ及びＧ
ａからなる群より選ばれる少なくとも１種を含むペース
トを塗布、焼付けすることにより下層側電極を形成し、
その上に中間層電極（Ｎｉ及びＣｕのいずれか一方から
なる膜または少なくとも一方を含む膜）を形成するとと
もに、中間層電極上に上層側電極（ＳｎまたはＳｎ合金
からなる膜）を形成するようにしているので、下層側電
極とセラミック電子部品素体との間に安定したオーミッ
ク接触が得られるとともに、容易かつ確実に平坦な上層
側電極（ＳｎまたはＳｎ合金膜）を形成することが可能
になり、半田耐熱性や半田付け性を改善することができ
るとともに、Ａｇマイグレーションの発生を防止し、か
つ、寿命特性を向上させることができる。
型セラミック電子部品の製造方法は、Ｚｎ、Ａｌ及びＧ
ａからなる群より選ばれる少なくとも１種を含むペース
トを塗布、焼付けすることにより下層側電極を形成し、
その上に中間層電極（Ｎｉ及びＣｕのいずれか一方から
なる膜または少なくとも一方を含む膜）を形成するとと
もに、中間層電極上に上層側電極（ＳｎまたはＳｎ合金
からなる膜）を形成するようにしているので、下層側電
極とセラミック電子部品素体との間に安定したオーミッ
ク接触が得られるとともに、容易かつ確実に平坦な上層
側電極（ＳｎまたはＳｎ合金膜）を形成することが可能
になり、半田耐熱性や半田付け性を改善することができ
るとともに、Ａｇマイグレーションの発生を防止し、か
つ、寿命特性を向上させることができる。
【００３６】また、本願第２の発明のチップ型セラミッ
ク電子部品の製造方法は、Ｚｎ、Ａｌ、Ｔｉ、Ｃｒ及び
Ｎｉからなる群より選ばれる少なくとも１種を含む材料
を溶射することによりオーミック性を有する下層側電極
を形成するようにしているので、上記本願第１の発明の
チップ型セラミック電子部品の製造方法と同様に、下層
側電極とセラミック電子部品素体との間に安定したオー
ミック接触が得られるとともに、容易かつ確実に平坦な
上層側電極（ＳｎまたはＳｎ合金膜）を形成することが
可能になり、半田耐熱性や半田付け性を改善することが
できるとともに、Ａｇマイグレーションの発生を防止
し、かつ、寿命特性を向上させることができる。
ク電子部品の製造方法は、Ｚｎ、Ａｌ、Ｔｉ、Ｃｒ及び
Ｎｉからなる群より選ばれる少なくとも１種を含む材料
を溶射することによりオーミック性を有する下層側電極
を形成するようにしているので、上記本願第１の発明の
チップ型セラミック電子部品の製造方法と同様に、下層
側電極とセラミック電子部品素体との間に安定したオー
ミック接触が得られるとともに、容易かつ確実に平坦な
上層側電極（ＳｎまたはＳｎ合金膜）を形成することが
可能になり、半田耐熱性や半田付け性を改善することが
できるとともに、Ａｇマイグレーションの発生を防止
し、かつ、寿命特性を向上させることができる。
【図１】本願発明の一実施例にかかる方法により製造さ
れたチップ型セラミック電子部品（チップ型正特性サー
ミスタ）を示す断面図である。
れたチップ型セラミック電子部品（チップ型正特性サー
ミスタ）を示す断面図である。
【図２】本願発明の一実施例にかかるチップ型セラミッ
ク電子部品（チップ型正特性サーミスタ）の製造方法の
一工程を示す斜視図である。
ク電子部品（チップ型正特性サーミスタ）の製造方法の
一工程を示す斜視図である。
【図３】従来のチップ型セラミック電子部品を示す断面
図である。
図である。
【図４】従来の他のチップ型セラミック電子部品を示す
断面図である。
断面図である。
１ セラミック電子部品素体（正特性サーミ
スタ素体） ２ 下層側電極 ３ 上層側電極 ４ 中間層電極 ５ 電極
スタ素体） ２ 下層側電極 ３ 上層側電極 ４ 中間層電極 ５ 電極
Claims (2)
- 【請求項１】 セラミック電子部品素体の表面にＺｎ、
Ａｌ及びＧａからなる群より選ばれる少なくとも１種を
含むペーストを塗布、焼付けすることによりオーミック
性を有する下層側電極を形成する工程と、前記下層側電
極上にＮｉとＣｕのいずれか１種または少なくとも１種
を含む材料からなる中間層電極を形成する工程と、前記
中間層電極上にＳｎまたはＳｎを含む材料からなる半田
付け性を有する上層側電極を形成する工程とを具備する
ことを特徴とするチップ型セラミック電子部品の製造方
法。 - 【請求項２】 セラミック電子部品素体の表面にＺｎ、
Ａｌ、Ｔｉ、Ｃｒ及びＮｉからなる群より選ばれる少な
くとも１種を含む材料を溶射することによりオーミック
性を有する下層側電極を形成する工程と、前記下層側電
極上にＮｉとＣｕのいずれか１種または少なくとも１種
を含む材料からなる中間層電極を形成する工程と、前記
中間層電極上にＳｎまたはＳｎを含む材料からなる半田
付け性を有する上層側電極を形成する工程とを具備する
ことを特徴とするチップ型セラミック電子部品の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356029A JP3031026B2 (ja) | 1991-12-22 | 1991-12-22 | チップ型セラミック電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356029A JP3031026B2 (ja) | 1991-12-22 | 1991-12-22 | チップ型セラミック電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175015A true JPH05175015A (ja) | 1993-07-13 |
| JP3031026B2 JP3031026B2 (ja) | 2000-04-10 |
Family
ID=18446967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356029A Expired - Lifetime JP3031026B2 (ja) | 1991-12-22 | 1991-12-22 | チップ型セラミック電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031026B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109767885A (zh) * | 2019-02-28 | 2019-05-17 | 华南理工大学 | 一种钎料合金层电极的氧化锌压敏电阻元件及其制备方法 |
-
1991
- 1991-12-22 JP JP3356029A patent/JP3031026B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109767885A (zh) * | 2019-02-28 | 2019-05-17 | 华南理工大学 | 一种钎料合金层电极的氧化锌压敏电阻元件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3031026B2 (ja) | 2000-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58178903A (ja) | 導電性ペ−スト | |
| JPH05175015A (ja) | チップ型セラミック電子部品の製造方法 | |
| JP2973558B2 (ja) | チップ型電子部品用導電性ペースト | |
| JPH0656825B2 (ja) | セラミックコンデンサ | |
| JPH08138969A (ja) | 電子部品の製造方法 | |
| JPH0878279A (ja) | チップ型電子部品の外部電極形成方法 | |
| JPH0897075A (ja) | セラミック電子部品の製造方法 | |
| JP3169181B2 (ja) | チップ型正特性サーミスタ | |
| JP4556337B2 (ja) | 積層セラミック電子部品の製造方法 | |
| JP2626028B2 (ja) | 半導体セラミック電子部品の製造方法 | |
| JP3019567B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JPH09129417A (ja) | バリスタの外部電極形成方法 | |
| JPH04273418A (ja) | 積層セラミックコンデンサ | |
| JPH05175014A (ja) | チップ型セラミック電子部品の製造方法 | |
| JPS61234519A (ja) | 電子部品 | |
| JPH06342734A (ja) | セラミック電子部品 | |
| JPH08236387A (ja) | 面実装電子部品とその製造方法 | |
| JPS63187601A (ja) | 厚膜回路板およびその製法 | |
| JPH0415563B2 (ja) | ||
| JPS6226166B2 (ja) | ||
| JPH0370361B2 (ja) | ||
| JP2004193199A (ja) | 電子部品の製造方法 | |
| JPH06349316A (ja) | 導電ペースト | |
| JPS5885502A (ja) | 厚膜バリスタの製造法 | |
| JPS6199319A (ja) | セラミツク電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |