JPH05174201A - Ｉｃカードリーダライタ - Google Patents
ＩｃカードリーダライタInfo
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- JPH05174201A JPH05174201A JP3192496A JP19249691A JPH05174201A JP H05174201 A JPH05174201 A JP H05174201A JP 3192496 A JP3192496 A JP 3192496A JP 19249691 A JP19249691 A JP 19249691A JP H05174201 A JPH05174201 A JP H05174201A
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Abstract
(57)【要約】
【目的】 クロック周波数の異なるＩＣカードに対し
て、一つのクロック周波数のみを供給し、異なる通信速
度でコマンドまたはデータ転送を行うことができるＩＣ
カードリーダライタを提供する。 【構成】 ＩＣカードリーダライタには、一つのクロッ
ク周波数のみの発振器を搭載し、カードリセット時のア
ンサ・トゥ・リセット（ＡＴＲ）情報の通信速度を測定
し、ＩＣカードへの通信速度（ボーレート）を設定す
る。ＩＣカードリーダライタはＩＣカードへの通信速度
を、アンサ・トゥ・リセット（ＡＴＲ）情報受信の際に
測定されたボーレートで以降のデータの処理を行う。
て、一つのクロック周波数のみを供給し、異なる通信速
度でコマンドまたはデータ転送を行うことができるＩＣ
カードリーダライタを提供する。 【構成】 ＩＣカードリーダライタには、一つのクロッ
ク周波数のみの発振器を搭載し、カードリセット時のア
ンサ・トゥ・リセット（ＡＴＲ）情報の通信速度を測定
し、ＩＣカードへの通信速度（ボーレート）を設定す
る。ＩＣカードリーダライタはＩＣカードへの通信速度
を、アンサ・トゥ・リセット（ＡＴＲ）情報受信の際に
測定されたボーレートで以降のデータの処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣカードのデータの
読み書きを行うＩＣカードリーダライタに係り、幾つか
の通信速度の異なるＩＣカードに対し、一つのクロック
で通信することを可能とするＩＣカードリーダライタに
関するものである。
読み書きを行うＩＣカードリーダライタに係り、幾つか
の通信速度の異なるＩＣカードに対し、一つのクロック
で通信することを可能とするＩＣカードリーダライタに
関するものである。
【０００２】
【従来の技術】現在、ＩＣカードは普及しつつあるが、
その規格は国際的に見て必ずしも統一されていない。現
在普及しているＩＣカードについては、そのＩＣカード
のクロック周波数は大きく４.９１５２ＭHzを使用する
ものと、３.５７ＭHzを使用するものとの２種類があ
る。このクロック周波数が異なるＩＣカードに対して一
つのＩＣカードリーダライタでこれを読み書きしようと
すると、リーダライタ内に異なるクロック周波数源を予
め準備し、異なるクロックのＩＣカードに対してこれら
のクロック源を切り替えていずれか一方のクロックをＩ
Ｃカードに供給することが従来、提案されていた（例え
ば、特開昭６１ー１４７３８６号公報、特開昭６１ー１
４８５８８号公報）。
その規格は国際的に見て必ずしも統一されていない。現
在普及しているＩＣカードについては、そのＩＣカード
のクロック周波数は大きく４.９１５２ＭHzを使用する
ものと、３.５７ＭHzを使用するものとの２種類があ
る。このクロック周波数が異なるＩＣカードに対して一
つのＩＣカードリーダライタでこれを読み書きしようと
すると、リーダライタ内に異なるクロック周波数源を予
め準備し、異なるクロックのＩＣカードに対してこれら
のクロック源を切り替えていずれか一方のクロックをＩ
Ｃカードに供給することが従来、提案されていた（例え
ば、特開昭６１ー１４７３８６号公報、特開昭６１ー１
４８５８８号公報）。
【０００３】しかしながら、単にクロック源を複数個準
備しこれをＩＣカードの種類に応じて切り替えるだけで
は、ＩＣカードのＣＰＵの暴走、誤動作を招く恐れがあ
った。このための一つの対策として特願平１−２３５４
５４号の特許出願がある。これは異なる周波数のクロッ
ク信号発生手段を設けて、ＩＣカードの種類に応じてク
ロックを切り替え供給する際に、切り替え供給時の周波
数波形と供給タイミングとを制御することにより、１つ
のＩＣカードリーダライタで異なるクロック周波数のＩ
Ｃカードへのアクセスを可能とするとともに、ＩＣカー
ドのＣＰＵの暴走、誤動作を防止することを可能ならし
める。
備しこれをＩＣカードの種類に応じて切り替えるだけで
は、ＩＣカードのＣＰＵの暴走、誤動作を招く恐れがあ
った。このための一つの対策として特願平１−２３５４
５４号の特許出願がある。これは異なる周波数のクロッ
ク信号発生手段を設けて、ＩＣカードの種類に応じてク
ロックを切り替え供給する際に、切り替え供給時の周波
数波形と供給タイミングとを制御することにより、１つ
のＩＣカードリーダライタで異なるクロック周波数のＩ
Ｃカードへのアクセスを可能とするとともに、ＩＣカー
ドのＣＰＵの暴走、誤動作を防止することを可能ならし
める。
【０００４】しかし、かかる解決方法では、ＩＣカード
の種類によって、ＩＣカードリーダライタが供給するク
ロックを切換変更することのシーケンスが複雑であり、
ＩＣカードの処理に時間がかかるという問題が生じてい
た。
の種類によって、ＩＣカードリーダライタが供給するク
ロックを切換変更することのシーケンスが複雑であり、
ＩＣカードの処理に時間がかかるという問題が生じてい
た。
【０００５】
【発明が解決しようとする課題】即ち、従来のＩＣカー
ドリーダライタにおいては、ＩＣカードに供給するクロ
ックが４.９１５２ＭＨｚまたは３.５７ＭＨｚと固定で
あると、ＩＣカードの通信速度は９６００ＢＰＳと決ま
っているため、異なるクロックのＩＣカードでは通信速
度があわなくなり、通信することができなかった。
ドリーダライタにおいては、ＩＣカードに供給するクロ
ックが４.９１５２ＭＨｚまたは３.５７ＭＨｚと固定で
あると、ＩＣカードの通信速度は９６００ＢＰＳと決ま
っているため、異なるクロックのＩＣカードでは通信速
度があわなくなり、通信することができなかった。
【０００６】このため、従来の技術で述べたように、Ｉ
Ｃカードリーダライタに複数のクロック源を備え、ＩＣ
カードのクロックに応じて、供給するクロックを切換
え、再度リセットを実行することにより、所定の通信速
度９６００ＢＰＳでの通信を、異なるクロックのＩＣカ
ードに対して可能にしていた。しかしながら、ＩＣカー
ドの種類によっては、クロックを切り換え変更する時の
シーケンスが大変複雑となり、また、変更シーケンスを
付加することによりＩＣカードの処理に時間がかかると
いう問題を生じていた。
Ｃカードリーダライタに複数のクロック源を備え、ＩＣ
カードのクロックに応じて、供給するクロックを切換
え、再度リセットを実行することにより、所定の通信速
度９６００ＢＰＳでの通信を、異なるクロックのＩＣカ
ードに対して可能にしていた。しかしながら、ＩＣカー
ドの種類によっては、クロックを切り換え変更する時の
シーケンスが大変複雑となり、また、変更シーケンスを
付加することによりＩＣカードの処理に時間がかかると
いう問題を生じていた。
【０００７】本発明は、異なるクロック周波数のＩＣカ
ードに対しても、単一のクロック源で上述の問題点を生
ずることなく、通信処理の出来るＩＣカードリーダライ
タを提供することを目的とする。
ードに対しても、単一のクロック源で上述の問題点を生
ずることなく、通信処理の出来るＩＣカードリーダライ
タを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のＩＣカードリー
ダライタに於いては、ＩＣカードに対して電源（Ｖｃ
ｃ）、クロック（ＣＬＫ）、リセット（ＲＳＴ）を、入
出力線（Ｉ／Ｏ）を介して供給し、該ＩＣカードより送
出されるアンサ・トゥ・リセット（ＡＴＲ）情報の通信
速度を測定する手段を具備し、該測定された通信速度に
基づき通信を行うことを特徴とする。ここで、前記アン
サ・トゥ・リセット（ＡＴＲ）情報の通信速度を測定す
る手段は、アンサ・トゥ・リセット（ＡＴＲ）情報の先
頭のスタートビット（ＳＴ）の立下りから、立上り迄の
時間をタイマーによりカウントする手段である。 ま
た、測定された通信速度で通信を行うことは、前記測定
されたスタートビット（ＳＴ）の立下りから、立上り迄
の時間のボーレートで、データのハイ（ＨＩＧＨ）、ロ
ー（ＬＯＷ）を通信していくものである。 また、ＩＣ
カードリーダライタは、ＩＣカードに伝送する通信デー
タを格納する手段と、入出力線（Ｉ／Ｏ）を介してホス
ト側との通信を行う手段とを更に具備している。
ダライタに於いては、ＩＣカードに対して電源（Ｖｃ
ｃ）、クロック（ＣＬＫ）、リセット（ＲＳＴ）を、入
出力線（Ｉ／Ｏ）を介して供給し、該ＩＣカードより送
出されるアンサ・トゥ・リセット（ＡＴＲ）情報の通信
速度を測定する手段を具備し、該測定された通信速度に
基づき通信を行うことを特徴とする。ここで、前記アン
サ・トゥ・リセット（ＡＴＲ）情報の通信速度を測定す
る手段は、アンサ・トゥ・リセット（ＡＴＲ）情報の先
頭のスタートビット（ＳＴ）の立下りから、立上り迄の
時間をタイマーによりカウントする手段である。 ま
た、測定された通信速度で通信を行うことは、前記測定
されたスタートビット（ＳＴ）の立下りから、立上り迄
の時間のボーレートで、データのハイ（ＨＩＧＨ）、ロ
ー（ＬＯＷ）を通信していくものである。 また、ＩＣ
カードリーダライタは、ＩＣカードに伝送する通信デー
タを格納する手段と、入出力線（Ｉ／Ｏ）を介してホス
ト側との通信を行う手段とを更に具備している。
【０００９】
【作用】ＩＣカードリーダライタより、ＩＣカードに対
して電源（Ｖｃｃ）、クロック（ＣＬＫ）、リセット
（ＲＳＴ）を、入出力線（Ｉ／Ｏ）を介して供給し、該
ＩＣカードより送出されるアンサ・トゥ・リセット（Ａ
ＴＲ）情報の通信速度を測定する。このアンサ・トゥ・
リセット（ＡＴＲ）情報の通信速度の測定は、アンサ・
トゥ・リセット（ＡＴＲ）情報の先頭のスタートビット
（ＳＴ）の立下りから、立上り迄の時間をタイマーによ
りカウントすることによって得られる。従って、測定さ
れたスタートビット（ＳＴ）の立下りから、立上り迄の
時間に基ずいて、以降そのボーレートで、データのハイ
（ＨＩＧＨ）、ロー（ＬＯＷ）を通信していく。即ち、
測定された通信速度に基づき通信が行われる。ＩＣカー
ドリーダライタより供給されるクロックで、ＩＣカード
の通信速度を自動的に設定し、通信速度の異なるＩＣカ
ードに対してクロックを切り換えることなく通信するこ
とが可能となる。
して電源（Ｖｃｃ）、クロック（ＣＬＫ）、リセット
（ＲＳＴ）を、入出力線（Ｉ／Ｏ）を介して供給し、該
ＩＣカードより送出されるアンサ・トゥ・リセット（Ａ
ＴＲ）情報の通信速度を測定する。このアンサ・トゥ・
リセット（ＡＴＲ）情報の通信速度の測定は、アンサ・
トゥ・リセット（ＡＴＲ）情報の先頭のスタートビット
（ＳＴ）の立下りから、立上り迄の時間をタイマーによ
りカウントすることによって得られる。従って、測定さ
れたスタートビット（ＳＴ）の立下りから、立上り迄の
時間に基ずいて、以降そのボーレートで、データのハイ
（ＨＩＧＨ）、ロー（ＬＯＷ）を通信していく。即ち、
測定された通信速度に基づき通信が行われる。ＩＣカー
ドリーダライタより供給されるクロックで、ＩＣカード
の通信速度を自動的に設定し、通信速度の異なるＩＣカ
ードに対してクロックを切り換えることなく通信するこ
とが可能となる。
【００１０】
【実施例】以下、本発明に係るＩＣカードリーダライタ
の実施例を図面を参照して説明する。
の実施例を図面を参照して説明する。
【００１１】図１は本発明の一実施例のＩＣカードリー
ダライタ１０の構成を示すブロック図である。ＩＣカー
ドＩ／Ｏ１はＩＣカード側との通信装置インターフェイ
スである。ここには通信回線を介してＩＣカードが接続
される。ＩＣカード通信制御３はＩＣカードとの通信を
コントロールするものである。Ｒ／Ｗ制御５はＩＣカー
ドへの書き込み読み出しを制御するものである。ホスト
（ＨＯＳＴ）Ｉ／Ｏ７はホストコンピュータ側通信装置
との接続インターフェイスである。この部分にはホスト
コンピュータが通信回線で結ばれる。通信速度測定手段
８は本発明のＩＣカードリーダライタの核心をなすもの
であり、異なるクロック周波数のＩＣカードに対してそ
の通信速度を測定するための手段である。通信データ格
納手段９はＩＣカード側あるいはホスト側からのデータ
を一時的に貯えておくためのものである。Ｒ／Ｗ制御
５、ＩＣカード通信制御３、通信速度測定手段８等はそ
れぞれコンピュータソフトウェアによって実現される機
能手段である。
ダライタ１０の構成を示すブロック図である。ＩＣカー
ドＩ／Ｏ１はＩＣカード側との通信装置インターフェイ
スである。ここには通信回線を介してＩＣカードが接続
される。ＩＣカード通信制御３はＩＣカードとの通信を
コントロールするものである。Ｒ／Ｗ制御５はＩＣカー
ドへの書き込み読み出しを制御するものである。ホスト
（ＨＯＳＴ）Ｉ／Ｏ７はホストコンピュータ側通信装置
との接続インターフェイスである。この部分にはホスト
コンピュータが通信回線で結ばれる。通信速度測定手段
８は本発明のＩＣカードリーダライタの核心をなすもの
であり、異なるクロック周波数のＩＣカードに対してそ
の通信速度を測定するための手段である。通信データ格
納手段９はＩＣカード側あるいはホスト側からのデータ
を一時的に貯えておくためのものである。Ｒ／Ｗ制御
５、ＩＣカード通信制御３、通信速度測定手段８等はそ
れぞれコンピュータソフトウェアによって実現される機
能手段である。
【００１２】通信速度測定手段８の説明に先立ってま
ず、通信フォーマットについて説明する。図１４はホス
ト側通信フォーマットの説明図である。これはホスト側
からＩＣカードリーダライタに送られて来る信号のフォ
ーマットである。先頭の１バイトはスタートフラグであ
り、次にＬＥＮ即ちデータの長さを示すバイトがあり、
その次にデータが従う。スタートフラグ５３Ｈはリード
ライト制御のデータであることを意味する。そして５３
Ｈ以外の場合はＩＣカード制御のデータであることを意
味する。５３Ｈリードライト制御とは、ＩＣカードに対
して例えばリセットをかける等のＩＣカード制御を意味
する。５３Ｈ以外のフラグの場合はＩＣカードに直接デ
ータをインプット又はアウトプットするということを意
味する。尚、記号Ｈは、１６進法によるバイナリデータ
の表現である。
ず、通信フォーマットについて説明する。図１４はホス
ト側通信フォーマットの説明図である。これはホスト側
からＩＣカードリーダライタに送られて来る信号のフォ
ーマットである。先頭の１バイトはスタートフラグであ
り、次にＬＥＮ即ちデータの長さを示すバイトがあり、
その次にデータが従う。スタートフラグ５３Ｈはリード
ライト制御のデータであることを意味する。そして５３
Ｈ以外の場合はＩＣカード制御のデータであることを意
味する。５３Ｈリードライト制御とは、ＩＣカードに対
して例えばリセットをかける等のＩＣカード制御を意味
する。５３Ｈ以外のフラグの場合はＩＣカードに直接デ
ータをインプット又はアウトプットするということを意
味する。尚、記号Ｈは、１６進法によるバイナリデータ
の表現である。
【００１３】図１５はＡＴＲ情報のフォーマットを示す
説明図である。アンサ・トゥ・リセット（ＡＴＲ）情報
は、ＩＣカードリーダライタ１０のＲ／Ｗ制御５がＩＣ
カードにリセット（ＲＳＴ）、電源（Ｖｃｃ）、クロッ
ク（ＣＬＫ）信号をＩＣカードＩ／Ｏ１を介して送るこ
とに対して、ＩＣカード側より送られてくるアンサの信
号である。この先頭のバイトには３ＢＨという信号が送
られてくる。
説明図である。アンサ・トゥ・リセット（ＡＴＲ）情報
は、ＩＣカードリーダライタ１０のＲ／Ｗ制御５がＩＣ
カードにリセット（ＲＳＴ）、電源（Ｖｃｃ）、クロッ
ク（ＣＬＫ）信号をＩＣカードＩ／Ｏ１を介して送るこ
とに対して、ＩＣカード側より送られてくるアンサの信
号である。この先頭のバイトには３ＢＨという信号が送
られてくる。
【００１４】図１６はＡＴＲ情報先頭バイトのフォーマ
ットを示すタイムチャートである。この先頭バイトのか
つ先頭のビットはスタートビットＳＴでありローの信号
である。次にデータが１１０１１１００と８ビット続
く。次にパリティビットＢＰがあり、最後にストップビ
ットＳＰが付加されて先頭バイトを構成している。ここ
でデータ１１０１１１００は１６進法で３Ｂを意味す
る。
ットを示すタイムチャートである。この先頭バイトのか
つ先頭のビットはスタートビットＳＴでありローの信号
である。次にデータが１１０１１１００と８ビット続
く。次にパリティビットＢＰがあり、最後にストップビ
ットＳＰが付加されて先頭バイトを構成している。ここ
でデータ１１０１１１００は１６進法で３Ｂを意味す
る。
【００１５】次にアンサ・トゥ・リセット（ＡＴＲ）情
報の通信速度を測定する具体的な方法と、測定された通
信速度に基づいて通信を行う具体的な方法について、以
上の図面を参照しつつ、フローチャートにより以下に説
明する。
報の通信速度を測定する具体的な方法と、測定された通
信速度に基づいて通信を行う具体的な方法について、以
上の図面を参照しつつ、フローチャートにより以下に説
明する。
【００１６】図２はコマンド処理のフローチャートであ
る。ＩＣカードリーダライタ１０は、リセット後コマン
ド処理状態に入る。これはホスト側との送受信に関する
フローであり、図１４のホスト側通信フォーマットに従
ってデータが送られてくる。先頭バイトスタートフラグ
ＳＦが５３Ｈの場合はリードライト制御コマンド処理に
入り、それ以外の場合は、ＩＣカードコマンドであると
判断され、ＩＣカードへの送信あるいは受信が行われ
る。
る。ＩＣカードリーダライタ１０は、リセット後コマン
ド処理状態に入る。これはホスト側との送受信に関する
フローであり、図１４のホスト側通信フォーマットに従
ってデータが送られてくる。先頭バイトスタートフラグ
ＳＦが５３Ｈの場合はリードライト制御コマンド処理に
入り、それ以外の場合は、ＩＣカードコマンドであると
判断され、ＩＣカードへの送信あるいは受信が行われ
る。
【００１７】図３はＨＯＳＴ側受信のフローチャートで
ある。図４は１バイト受信（ＨＯＳＴ）のフローチャー
トである。ＩＣカードリーダライタ１０は、リセット後
先ずホスト側からのコマンド処理状態となり、ホスト側
からコマンドが送信されると、図３のホスト側受信、あ
るいは図４の１バイト受信のフローチャートによって処
理される。受信した先頭バイトが５３Ｈの場合、前述の
ようにＩＣカードリーダライタ１０は図２のフローチャ
ートに従って、Ｒ／Ｗ制御コマンド処理を行う。
ある。図４は１バイト受信（ＨＯＳＴ）のフローチャー
トである。ＩＣカードリーダライタ１０は、リセット後
先ずホスト側からのコマンド処理状態となり、ホスト側
からコマンドが送信されると、図３のホスト側受信、あ
るいは図４の１バイト受信のフローチャートによって処
理される。受信した先頭バイトが５３Ｈの場合、前述の
ようにＩＣカードリーダライタ１０は図２のフローチャ
ートに従って、Ｒ／Ｗ制御コマンド処理を行う。
【００１８】図５はＩＣカードリセット処理のフローチ
ャートである。図２のＲ／Ｗ制御コマンド処理の中で、
ＩＣカードリセット処理の場合、このフローによって、
ＩＣカードのリセット処理を行う。即ち、まずカードの
ハードリセットを行う。これは、ＩＣカードに電源（Ｖ
ｃｃ）、クロック（ＣＬＫ）、リセット（ＲＳＴ）信号
を送ることによって行われる。次に、タイマ割り込みを
許可し、ＩＣカードよりのアンサの信号、即ちアンサ・
トウ・リセット（ＡＴＲ）情報を待つ。次に、アンサ・
トウ・リセット（ＡＴＲ）情報が入ってくると、１バイ
ト受信１および１バイト受信２によりＡＴＲ情報が順次
受信される。この時、ＡＴＲ情報の先頭バイト３ＢＨの
先頭ビットＳＴの受信時（図１５，図１６）に、ＩＣカ
ードからのＡＴＲ情報の通信速度が測定される。
ャートである。図２のＲ／Ｗ制御コマンド処理の中で、
ＩＣカードリセット処理の場合、このフローによって、
ＩＣカードのリセット処理を行う。即ち、まずカードの
ハードリセットを行う。これは、ＩＣカードに電源（Ｖ
ｃｃ）、クロック（ＣＬＫ）、リセット（ＲＳＴ）信号
を送ることによって行われる。次に、タイマ割り込みを
許可し、ＩＣカードよりのアンサの信号、即ちアンサ・
トウ・リセット（ＡＴＲ）情報を待つ。次に、アンサ・
トウ・リセット（ＡＴＲ）情報が入ってくると、１バイ
ト受信１および１バイト受信２によりＡＴＲ情報が順次
受信される。この時、ＡＴＲ情報の先頭バイト３ＢＨの
先頭ビットＳＴの受信時（図１５，図１６）に、ＩＣカ
ードからのＡＴＲ情報の通信速度が測定される。
【００１９】図６は１バイト受信１処理のフローチャー
トであり、ＡＴＲ情報の先頭バイトの通信速度の測定お
よびこの速度でのデータの処理がなされる。まず、ＴＣ
カウンタクリアを行う。これはタイマーカウンタをクリ
アするものである。次にＩ／Ｏ ”ロー”の検出の段階
となる。ここで図１６のスタートビット（ＳＴ）１９の
０の信号が入ってくると、立ち下がり２０において、Ｙ
ＥＳとなりタイマカウンタ（ＴＣ）のカウントがスター
トする。スタートビット（ＳＴ）”０”の状態では、タ
イマーカウンタに１が加えられ、Ｉ／Ｏ”ハイ”の検出
が待たれる迄ループが繰り返される。図１６のスタート
ビット（ＳＴ）の立ち上がり２１において、Ｉ／Ｏ”ハ
イ”が検出されその時点でタイマーカウンター（ＴＣ）
は停止し、スタートビット（ＳＴ）１９のカウント数、
換言すれば時間ｔ、即ちＡＴＲ情報の通信速度（ボーレ
ート）が測定される。
トであり、ＡＴＲ情報の先頭バイトの通信速度の測定お
よびこの速度でのデータの処理がなされる。まず、ＴＣ
カウンタクリアを行う。これはタイマーカウンタをクリ
アするものである。次にＩ／Ｏ ”ロー”の検出の段階
となる。ここで図１６のスタートビット（ＳＴ）１９の
０の信号が入ってくると、立ち下がり２０において、Ｙ
ＥＳとなりタイマカウンタ（ＴＣ）のカウントがスター
トする。スタートビット（ＳＴ）”０”の状態では、タ
イマーカウンタに１が加えられ、Ｉ／Ｏ”ハイ”の検出
が待たれる迄ループが繰り返される。図１６のスタート
ビット（ＳＴ）の立ち上がり２１において、Ｉ／Ｏ”ハ
イ”が検出されその時点でタイマーカウンター（ＴＣ）
は停止し、スタートビット（ＳＴ）１９のカウント数、
換言すれば時間ｔ、即ちＡＴＲ情報の通信速度（ボーレ
ート）が測定される。
【００２０】次に、タイマーカウンター（ＴＣ）の値は
２で割られレジスタＲ１に入れられる。そしてＲ１から
Ｔ１が引かれてまたレスジスタＲ１に入れられる。ここ
でＴ１はその間の処理時間であって、その時間を補正す
るためのものである。Ｒ１−１＝０であるかどうかとい
う判断ループは、タイマカウンタの時間、すなわち１ビ
ットの中間の位置に時間が来たかどうかを判断するもの
である。従ってＲ１−１＝０であるということは次のビ
ットの中間点、即ち時間 0.5ｔを意味する。この時点で
Ｉ／Ｏが ”ロー”であるか否かという判断がなされ
る。即ち、２番目のビットのデータが判定される。
２で割られレジスタＲ１に入れられる。そしてＲ１から
Ｔ１が引かれてまたレスジスタＲ１に入れられる。ここ
でＴ１はその間の処理時間であって、その時間を補正す
るためのものである。Ｒ１−１＝０であるかどうかとい
う判断ループは、タイマカウンタの時間、すなわち１ビ
ットの中間の位置に時間が来たかどうかを判断するもの
である。従ってＲ１−１＝０であるということは次のビ
ットの中間点、即ち時間 0.5ｔを意味する。この時点で
Ｉ／Ｏが ”ロー”であるか否かという判断がなされ
る。即ち、２番目のビットのデータが判定される。
【００２１】次に、タイマーカウンター（ＴＣ）の値は
再びレジスタＲ１に入れられる。この時にＴ２が引かれ
る。ここでＴ２はその間の処理時間であって、その時間
を補正するためのものである。Ｒ１−１＝０であるかど
うかという判断ループは、タイマカウンタの時間、すな
わち１ビットの時間ｔが来たかどうかを判断するもので
ある。従ってＲ１−１＝０であるということは次のビッ
トの中間点、即ち時間ｔが経過したことを意味する。こ
の時点でＩ／Ｏが ”ロー”であるか否かという判断が
なされる。即ち、３番目のビットのデータが判定され
る。
再びレジスタＲ１に入れられる。この時にＴ２が引かれ
る。ここでＴ２はその間の処理時間であって、その時間
を補正するためのものである。Ｒ１−１＝０であるかど
うかという判断ループは、タイマカウンタの時間、すな
わち１ビットの時間ｔが来たかどうかを判断するもので
ある。従ってＲ１−１＝０であるということは次のビッ
トの中間点、即ち時間ｔが経過したことを意味する。こ
の時点でＩ／Ｏが ”ロー”であるか否かという判断が
なされる。即ち、３番目のビットのデータが判定され
る。
【００２２】Ｒ３−１＝０であるか否かという判断は、
あらかじめ、Ｒ３＝９即ち８ビットとパリティを合計し
た９ビットのデータの処理が終わったか否かということ
を判断するためのものである。これが ”ＹＥＳ”の場
合は９ビット完了となる。従って、４番目のビットから
９番目のビット迄、順次時間ｔの間隔で ”ハイ”また
は ”ロー”のデータが判定される。尚、データはレジ
スタＲ４により排他的論理和が逐次取られパリテイがチ
ェックされる。このようにして、図１６におけるＡＴＲ
情報先頭バイトの先頭ビットＳＴ１９の立下がり２０か
ら立上がり２１迄の時間がタイマカウンタ（ＴＣ）によ
って測定される。そして、次のビットからはビットの中
間点で、つまり測定された時間ｔの半分の位置で次のビ
ットがハイであるかローであるかが判定される。このよ
うにしてアンサ・トゥ・リセット（ＡＴＲ）情報の通信
速度が測定され、そして測定された通信速度（ボーレー
ト）に基づいて先頭バイト３ＢＨの通信が行われた。
あらかじめ、Ｒ３＝９即ち８ビットとパリティを合計し
た９ビットのデータの処理が終わったか否かということ
を判断するためのものである。これが ”ＹＥＳ”の場
合は９ビット完了となる。従って、４番目のビットから
９番目のビット迄、順次時間ｔの間隔で ”ハイ”また
は ”ロー”のデータが判定される。尚、データはレジ
スタＲ４により排他的論理和が逐次取られパリテイがチ
ェックされる。このようにして、図１６におけるＡＴＲ
情報先頭バイトの先頭ビットＳＴ１９の立下がり２０か
ら立上がり２１迄の時間がタイマカウンタ（ＴＣ）によ
って測定される。そして、次のビットからはビットの中
間点で、つまり測定された時間ｔの半分の位置で次のビ
ットがハイであるかローであるかが判定される。このよ
うにしてアンサ・トゥ・リセット（ＡＴＲ）情報の通信
速度が測定され、そして測定された通信速度（ボーレー
ト）に基づいて先頭バイト３ＢＨの通信が行われた。
【００２３】図７は１バイト受信２処理のフローチャー
トである。ここでは２バイト目以降の処理を行うことに
関するフローチャートである。ここでは、図６のフロー
チャートにおいて、タイマカウンタ（ＴＣ）の値、すな
わち、時間ｔが既に測定されているので、最初のスター
トビットの時間を測定することは不用である。従って、
Ｒ１＝ＴＣ＋ＴＣ／２−Ｔ１のステップで、まずレジス
タＲ１にＴＣの１.５倍の値が設定される。これはスタ
ートビットの次のビットの中間の位置を意味する。従っ
てその時点で入出力線（Ｉ／Ｏ）のデータが取り込まれ
る。以下の処理フローは基本的に図６のフローと同様で
ある。このようにしてアンサ・トゥ・リセット（ＡＴ
Ｒ）情報の通信速度（ボーレート）に基づいて、２バイ
ト以降の受信処理が行われた。
トである。ここでは２バイト目以降の処理を行うことに
関するフローチャートである。ここでは、図６のフロー
チャートにおいて、タイマカウンタ（ＴＣ）の値、すな
わち、時間ｔが既に測定されているので、最初のスター
トビットの時間を測定することは不用である。従って、
Ｒ１＝ＴＣ＋ＴＣ／２−Ｔ１のステップで、まずレジス
タＲ１にＴＣの１.５倍の値が設定される。これはスタ
ートビットの次のビットの中間の位置を意味する。従っ
てその時点で入出力線（Ｉ／Ｏ）のデータが取り込まれ
る。以下の処理フローは基本的に図６のフローと同様で
ある。このようにしてアンサ・トゥ・リセット（ＡＴ
Ｒ）情報の通信速度（ボーレート）に基づいて、２バイ
ト以降の受信処理が行われた。
【００２４】図８はＡＴＲ出力処理及びレスポンス送信
処理のフローチャートである。図９はタイマー割込処理
のフローチャートである。図１０はホスト側送信のフロ
ーチャートである。ＩＣカードよりＡＴＲ情報の最終バ
イトを受信すると、ホストへ受信したＡＴＲ情報を送信
する。このフローを図８、図１０に示す。また最終バイ
トを検知するためにタイマー割込を使用する。このフロ
ーを図９タイマー割込処理フローチャートに示す。この
ＩＣカードリーダライタは通信データ格納手段９である
バッファメモリを備え、ＩＣカードより受信したデータ
を一端バッファメモリに蓄え、ホスト側に送信する。
処理のフローチャートである。図９はタイマー割込処理
のフローチャートである。図１０はホスト側送信のフロ
ーチャートである。ＩＣカードよりＡＴＲ情報の最終バ
イトを受信すると、ホストへ受信したＡＴＲ情報を送信
する。このフローを図８、図１０に示す。また最終バイ
トを検知するためにタイマー割込を使用する。このフロ
ーを図９タイマー割込処理フローチャートに示す。この
ＩＣカードリーダライタは通信データ格納手段９である
バッファメモリを備え、ＩＣカードより受信したデータ
を一端バッファメモリに蓄え、ホスト側に送信する。
【００２５】図１１はＩＣカードへの送信処理のフロー
チャートである。図１２は１バイト送信（ＩＣカード）
のフローチャートである。図１３はＩＣカード受信処理
のフローチャートである。次に図２のコマンド処理フロ
ーチャートに於いてホスト側から受信した先頭バイトが
５３Ｈ以外の場合、ＩＣカードへのデータの送信が行わ
れる。ＩＣカードへの送信処理は図１１のＩＣカードへ
の送信処理フローチャートによって行われる。このフロ
ーチャートにおいて、１バイト送信の詳細フローが図１
２に示される。ＩＣカードからのＡＴＲ情報の受信によ
って、通信速度（ボーレート）がすでに測定されている
ため、図１２に示す１バイト送信フローチャートにおい
て、タイマカウンタ（ＴＣ）の値がそのままレジスタＲ
１にセットされて、測定された通信速度（ボーレート）
によって送信が行われる。またＩＣカード側からのＡＴ
Ｒ情報以降の受信は、図１３で示すＩＣカード受信処理
フローチャートに従って行われ、ホスト側へ送信され
る。この際、図１３における１バイト受信２の詳細フロ
ーは、図７に示されており、同様に、タイマカウンタ
（ＴＣ）の値、即ち、測定された通信速度（ボーレー
ト）に基ずき送信が行われる。
チャートである。図１２は１バイト送信（ＩＣカード）
のフローチャートである。図１３はＩＣカード受信処理
のフローチャートである。次に図２のコマンド処理フロ
ーチャートに於いてホスト側から受信した先頭バイトが
５３Ｈ以外の場合、ＩＣカードへのデータの送信が行わ
れる。ＩＣカードへの送信処理は図１１のＩＣカードへ
の送信処理フローチャートによって行われる。このフロ
ーチャートにおいて、１バイト送信の詳細フローが図１
２に示される。ＩＣカードからのＡＴＲ情報の受信によ
って、通信速度（ボーレート）がすでに測定されている
ため、図１２に示す１バイト送信フローチャートにおい
て、タイマカウンタ（ＴＣ）の値がそのままレジスタＲ
１にセットされて、測定された通信速度（ボーレート）
によって送信が行われる。またＩＣカード側からのＡＴ
Ｒ情報以降の受信は、図１３で示すＩＣカード受信処理
フローチャートに従って行われ、ホスト側へ送信され
る。この際、図１３における１バイト受信２の詳細フロ
ーは、図７に示されており、同様に、タイマカウンタ
（ＴＣ）の値、即ち、測定された通信速度（ボーレー
ト）に基ずき送信が行われる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明はＩ
Ｃカードのリセットにより送出されるアンサ・トゥ・リ
セット（ＡＴＲ）情報の通信速度を測定して、該測定さ
れた通信速度（ボーレート）に基づきデータの通信を行
うことを特徴とするＩＣカードリーダライタである。従
ってクロックの異なる各種のＩＣカードに対して、ＩＣ
カードリーダライタに於いてクロックを切り換える必要
がなく、自動的にボーレートが設定され通信することが
可能となる。従って、一台の単一クロックのＩＣカード
リーダライタで幾種類ものクロック周波数その他規格の
異なるＩＣカードに対応できるため、ＩＣカードのシス
テム構成が容易になり広範囲のＩＣカードの使用が可能
となるシステム構築ができる。更に、ＩＣカードリセッ
トシーケンスが従来のクロックを切り換える方式と比較
して、簡略化され、処理時間の短縮が達成できる。
Ｃカードのリセットにより送出されるアンサ・トゥ・リ
セット（ＡＴＲ）情報の通信速度を測定して、該測定さ
れた通信速度（ボーレート）に基づきデータの通信を行
うことを特徴とするＩＣカードリーダライタである。従
ってクロックの異なる各種のＩＣカードに対して、ＩＣ
カードリーダライタに於いてクロックを切り換える必要
がなく、自動的にボーレートが設定され通信することが
可能となる。従って、一台の単一クロックのＩＣカード
リーダライタで幾種類ものクロック周波数その他規格の
異なるＩＣカードに対応できるため、ＩＣカードのシス
テム構成が容易になり広範囲のＩＣカードの使用が可能
となるシステム構築ができる。更に、ＩＣカードリセッ
トシーケンスが従来のクロックを切り換える方式と比較
して、簡略化され、処理時間の短縮が達成できる。
【図１】本発明の一実施例のＩＣカードリーダライタの
ブロック図である。
ブロック図である。
【図２】コマンド処理のフローチャートである。
【図３】ＨＯＳＴ側受信のフローチャートである。
【図４】１バイト受信（ＨＯＳＴ）のフローチャートで
ある。
ある。
【図５】ＩＣカードリセット処理のフローチャートであ
る。
る。
【図６】本発明の一実施例の１バイト受信１処理のフロ
ーチャートである。
ーチャートである。
【図７】本発明の一実施例の１バイト受信２処理のフロ
ーチャートである。
ーチャートである。
【図８】ＡＴＲ出力処理およびレスポンス送信処理のフ
ローチャートである。
ローチャートである。
【図９】タイマ割込処理のフローチャートである。
【図１０】ＨＯＳＴ側送信のフローチャートである。
【図１１】ＩＣカードへの送信処理のフローチャートで
ある。
ある。
【図１２】１バイト送信のフローチャートである。
【図１３】ＩＣカード受信処理のフローチャートであ
る。
る。
【図１４】ＨＯＳＴ側通信フォーマットの説明図であ
る。
る。
【図１５】ＡＴＲ情報フォーマットの説明図である。
【図１６】ＡＴＲ情報先頭バイトのタイムチャートであ
る。
る。
１ ＩＣカードＩ／Ｏ ３ ＩＣカード側通信制御 ５ Ｒ／Ｗ制御 ７ ＨＯＳＴＩ／Ｏ ８ 通信速度測定手段 ９ 通信データ格納手段 １０ ＩＣカードリーダライタ １９ スタートビット ２０ 立ち下がり ２１ 立ち上がり
Claims (4)
- 【請求項１】 ＩＣカードに対して電源（Ｖｃｃ）、ク
ロック（ＣＬＫ）、リセット（ＲＳＴ）を、入出力線
（Ｉ／Ｏ）を介して供給するＩＣカードリーダライタに
おいて、 該ＩＣカードより送出されるアンサ・トゥ・リセット
（ＡＴＲ）情報の通信速度を測定する手段と、該測定さ
れた通信速度に基づき通信を行うことを特徴とするＩＣ
カードリーダライタ。 - 【請求項２】 前記アンサ・トゥ・リセット（ＡＴＲ）
情報の通信速度を測定する手段は、アンサ・トゥ・リセ
ット（ＡＴＲ）情報の先頭のスタートビット（ＳＴ）の
立下りから、立上り迄の時間をタイマーによりカウント
する手段であることを特徴とする請求項１記載のＩＣカ
ードリーダライタ。 - 【請求項３】 前記測定された通信速度で通信を行うこ
とは、前記測定されたスタートビット（ＳＴ）の立下り
から立上り迄の時間のボーレートで、データのハイ（Ｈ
ＩＧＨ）、ロー（ＬＯＷ）を通信していくことを特徴と
する請求項２記載のＩＣカードリーダライタ。 - 【請求項４】 前記ＩＣカードに伝送する通信データを
格納する手段と、入出力線（Ｉ／Ｏ）を介してホスト側
との通信を行う手段とを更に具備することを特徴とする
請求項１、請求項２、または請求項３記載のＩＣカード
リーダライタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192496A JPH05174201A (ja) | 1991-07-05 | 1991-07-05 | Ｉｃカードリーダライタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192496A JPH05174201A (ja) | 1991-07-05 | 1991-07-05 | Ｉｃカードリーダライタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174201A true JPH05174201A (ja) | 1993-07-13 |
Family
ID=16292275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192496A Pending JPH05174201A (ja) | 1991-07-05 | 1991-07-05 | Ｉｃカードリーダライタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174201A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007037001A (ja) * | 2005-07-29 | 2007-02-08 | Felica Networks Inc | 信号処理回路および方法、並びに情報処理装置 |
| JP2016082298A (ja) * | 2014-10-10 | 2016-05-16 | 日本電産サンキョー株式会社 | 電子機器装置、及びシリアル通信速度調整方法 |
-
1991
- 1991-07-05 JP JP3192496A patent/JPH05174201A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007037001A (ja) * | 2005-07-29 | 2007-02-08 | Felica Networks Inc | 信号処理回路および方法、並びに情報処理装置 |
| JP2016082298A (ja) * | 2014-10-10 | 2016-05-16 | 日本電産サンキョー株式会社 | 電子機器装置、及びシリアル通信速度調整方法 |
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