JPH05166769A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
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-
- G—PHYSICS
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- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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Abstract
(57)【要約】
【目的】エッチングを行う際にマスクとして使用したレ
ジストパターンの上に重ねて塗布されるレジストの剥離
を低減する。 【構成】第１のレジストパターン３Ａをマスクとしてシ
リコン窒化膜２をエッチングした後（図１（ｃ）参
照）、その第１のレジストパターン３Ａ上に重ねて第２
のレジスト４を塗布する前に、第１のレジストパターン
３Ａの表層部を、Ｏ2 を用いてプラズマ処理する。 【効果】第１のレジストパターン３Ａの表層部分の変質
層が除去又は改質され、第２のレジスト４との密着性が
向上し、第２のレジストパターン４Ａの剥離が低減す
る。
ジストパターンの上に重ねて塗布されるレジストの剥離
を低減する。 【構成】第１のレジストパターン３Ａをマスクとしてシ
リコン窒化膜２をエッチングした後（図１（ｃ）参
照）、その第１のレジストパターン３Ａ上に重ねて第２
のレジスト４を塗布する前に、第１のレジストパターン
３Ａの表層部を、Ｏ2 を用いてプラズマ処理する。 【効果】第１のレジストパターン３Ａの表層部分の変質
層が除去又は改質され、第２のレジスト４との密着性が
向上し、第２のレジストパターン４Ａの剥離が低減す
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、エッチングのマスクとして使用したレ
ジストパターン上に重ねてレジストを塗布する工程を有
する半導体装置の製造方法において、上層側のレジスト
の剥離を防止できるようにしたものである。
法に関し、特に、エッチングのマスクとして使用したレ
ジストパターン上に重ねてレジストを塗布する工程を有
する半導体装置の製造方法において、上層側のレジスト
の剥離を防止できるようにしたものである。
【０００２】
【従来の技術】半導体装置の製造工程では、レジスト塗
布→レジストパターン形成→レジストパターンをマスク
としたエッチング→レジスト剥離、という一連の処理が
繰り返し行われる。従って、この一連の処理の簡略化が
図られれば、製造プロセス全体の時間短縮に大きく寄与
することができる。
布→レジストパターン形成→レジストパターンをマスク
としたエッチング→レジスト剥離、という一連の処理が
繰り返し行われる。従って、この一連の処理の簡略化が
図られれば、製造プロセス全体の時間短縮に大きく寄与
することができる。
【０００３】このような観点から、エッチングに使用し
たレジストを剥離せず、その上から重ねて次のレジスト
パターンを形成するためのレジストを塗布するという方
法がよく採られている。
たレジストを剥離せず、その上から重ねて次のレジスト
パターンを形成するためのレジストを塗布するという方
法がよく採られている。
【０００４】
【発明が解決しようとする課題】しかしながら、エッチ
ングに使用したレジストを剥離せずに重ねてレジストを
塗布した場合、下層側レジストと上層側レジストとの密
着性が悪く、上層側レジストが剥がれ易いという問題点
がある。これは、エッチングを行うことにより下層側レ
ジストの表層部に異種原子が混在して、上層側レジスト
との結合が邪魔されること、或いは、エッチング工程を
経た結果、下層側レジストの表面張力が上昇することに
より起こるものと考えられている。
ングに使用したレジストを剥離せずに重ねてレジストを
塗布した場合、下層側レジストと上層側レジストとの密
着性が悪く、上層側レジストが剥がれ易いという問題点
がある。これは、エッチングを行うことにより下層側レ
ジストの表層部に異種原子が混在して、上層側レジスト
との結合が邪魔されること、或いは、エッチング工程を
経た結果、下層側レジストの表面張力が上昇することに
より起こるものと考えられている。
【０００５】このような問題点に対して、上層側レジス
トを塗布する前に、下層側レジストの表層部を現像液処
理して、その表層部をエッチング若しくは改質すること
により対処するという方法があるが、この方法では、確
かにレジスト剥離が生じる確率は小さくなるが、表層部
のエッチングに時間がかかるので、実際には下層側レジ
ストの極浅い部分（１０〜２０Å程度）しか除去でき
ず、従って、下層側レジスト表層部の変質部の厚さによ
っては、レジスト剥離が生じてしまう。そして、上層側
レジストの剥離は、上層側レジストの塗布→露光→現像
処理まで行った時点で発見されるので、再び、レジスト
剥離→現像液処理→レジスト塗布→露光→現像、という
処理を行わなければならず、多大な時間ロスとなる。
トを塗布する前に、下層側レジストの表層部を現像液処
理して、その表層部をエッチング若しくは改質すること
により対処するという方法があるが、この方法では、確
かにレジスト剥離が生じる確率は小さくなるが、表層部
のエッチングに時間がかかるので、実際には下層側レジ
ストの極浅い部分（１０〜２０Å程度）しか除去でき
ず、従って、下層側レジスト表層部の変質部の厚さによ
っては、レジスト剥離が生じてしまう。そして、上層側
レジストの剥離は、上層側レジストの塗布→露光→現像
処理まで行った時点で発見されるので、再び、レジスト
剥離→現像液処理→レジスト塗布→露光→現像、という
処理を行わなければならず、多大な時間ロスとなる。
【０００６】この発明は、このような従来の技術が有す
る未解決の課題に着目してなされたものであって、上層
側レジストの剥離をより低減することができる半導体装
置の製造方法を提供することを目的としている。
る未解決の課題に着目してなされたものであって、上層
側レジストの剥離をより低減することができる半導体装
置の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、被エッチング膜上にレジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして前記被エッチング膜をエッチングする工程
と、前記エッチングを行った後に前記レジストパターン
上に重ねてレジストを塗布する工程と、を備えた半導体
装置の製造方法において、前記エッチングを行った後、
前記レジストを塗布する前に、前記レジストパターンの
表層をプラズマ処理する。
に、請求項１記載の発明は、被エッチング膜上にレジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして前記被エッチング膜をエッチングする工程
と、前記エッチングを行った後に前記レジストパターン
上に重ねてレジストを塗布する工程と、を備えた半導体
装置の製造方法において、前記エッチングを行った後、
前記レジストを塗布する前に、前記レジストパターンの
表層をプラズマ処理する。
【０００８】また、請求項２記載の発明は、被エッチン
グ膜上にレジストパターンを形成する工程と、前記レジ
ストパターンをマスクとしてプラズマを用いたエッチン
グにより前記被エッチング膜をエッチングする工程と、
前記エッチングを行った後に前記レジストパターン上に
重ねてレジストを塗布する工程と、を備えた半導体装置
の製造方法において、前記エッチングに連続してそのエ
ッチングを行う装置と同じ装置内で前記レジストパター
ンの表層をプラズマ処理してから、前記レジストを塗布
する。
グ膜上にレジストパターンを形成する工程と、前記レジ
ストパターンをマスクとしてプラズマを用いたエッチン
グにより前記被エッチング膜をエッチングする工程と、
前記エッチングを行った後に前記レジストパターン上に
重ねてレジストを塗布する工程と、を備えた半導体装置
の製造方法において、前記エッチングに連続してそのエ
ッチングを行う装置と同じ装置内で前記レジストパター
ンの表層をプラズマ処理してから、前記レジストを塗布
する。
【０００９】そして、請求項３記載の発明は、上記請求
項１又は請求項２記載の発明において、Ｏ2 を用いてプ
ラズマ処理を行う。
項１又は請求項２記載の発明において、Ｏ2 を用いてプ
ラズマ処理を行う。
【００１０】
【作用】請求項１記載の発明にあっては、プラズマ処理
を行う結果、被エッチング膜をエッチングする際にマス
クとして使用したレジストパターンの表層部の比較的深
い部分までエッチング又は改質されるので、そのレジス
トパターン上に重ねてレジストを塗布しても、両者間の
密着性は高く、レジスト剥離は生じない。
を行う結果、被エッチング膜をエッチングする際にマス
クとして使用したレジストパターンの表層部の比較的深
い部分までエッチング又は改質されるので、そのレジス
トパターン上に重ねてレジストを塗布しても、両者間の
密着性は高く、レジスト剥離は生じない。
【００１１】また、請求項２記載の発明にあっては、プ
ラズマを用いたエッチングにより被エッチング膜をエッ
チングした後に、それに連続して且つ同じ装置内でプラ
ズマ処理を行うので、ウエハの搬送等の手間が不要であ
るし、上記請求項１記載の発明と同様に、プラズマ処理
を行う結果、被エッチング膜をエッチングする際にマス
クとして使用したレジストパターンの表層部の比較的深
い部分までエッチング又は改質されるので、そのレジス
トパターン上に重ねてレジストを塗布しても、両者間の
密着性は高く、レジスト剥離は生じない。
ラズマを用いたエッチングにより被エッチング膜をエッ
チングした後に、それに連続して且つ同じ装置内でプラ
ズマ処理を行うので、ウエハの搬送等の手間が不要であ
るし、上記請求項１記載の発明と同様に、プラズマ処理
を行う結果、被エッチング膜をエッチングする際にマス
クとして使用したレジストパターンの表層部の比較的深
い部分までエッチング又は改質されるので、そのレジス
トパターン上に重ねてレジストを塗布しても、両者間の
密着性は高く、レジスト剥離は生じない。
【００１２】そして、請求項３記載の発明にあっては、
上記請求項１又は請求項２記載の発明において、Ｏ2 を
用いてプラズマ処理を行うので、レジストパターンの表
層部が短時間でエッチング又は改質されるし、レジスト
以外の部分はダメージを受けない。
上記請求項１又は請求項２記載の発明において、Ｏ2 を
用いてプラズマ処理を行うので、レジストパターンの表
層部が短時間でエッチング又は改質されるし、レジスト
以外の部分はダメージを受けない。
【００１３】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１（ａ）〜（ｅ）は、本発明の一実施例であ
る半導体装置の製造工程を示す断面図である。先ず、シ
リコン等からなる半導体基板１上に、被エッチング膜と
してのシリコン窒化膜（Ｓｉ3 Ｎ4 ）２を例えば減圧Ｃ
ＶＤ装置により１０００Å積層し、そのシリコン窒化膜
２上に、第１のレジスト３を1.２〜1.５μｍ程度塗布す
る（図１（ａ）参照）。
明する。図１（ａ）〜（ｅ）は、本発明の一実施例であ
る半導体装置の製造工程を示す断面図である。先ず、シ
リコン等からなる半導体基板１上に、被エッチング膜と
してのシリコン窒化膜（Ｓｉ3 Ｎ4 ）２を例えば減圧Ｃ
ＶＤ装置により１０００Å積層し、そのシリコン窒化膜
２上に、第１のレジスト３を1.２〜1.５μｍ程度塗布す
る（図１（ａ）参照）。
【００１４】第１のレジスト３には、ノボラック系樹脂
材料を用いるが、その他のネガレジスト，ポジレジス
ト，ｇ線ステッパ用，ｉ線ステッパ用又はＰＩＯ（ポリ
イシド樹脂）であってもよい。次いで、露光・現像によ
り第１のレジスト３をパターニングして、第１のレジス
トパターン３Ａを形成し（図１（ｂ）参照）、この第１
のレジストパターン３Ａをマスクとして、プラズマを用
いたエッチング（例えば、プラズマエッチング又は反応
性イオンエッチング）を行い、シリコン窒化膜２をエッ
チングする（図１（ｃ）参照）。
材料を用いるが、その他のネガレジスト，ポジレジス
ト，ｇ線ステッパ用，ｉ線ステッパ用又はＰＩＯ（ポリ
イシド樹脂）であってもよい。次いで、露光・現像によ
り第１のレジスト３をパターニングして、第１のレジス
トパターン３Ａを形成し（図１（ｂ）参照）、この第１
のレジストパターン３Ａをマスクとして、プラズマを用
いたエッチング（例えば、プラズマエッチング又は反応
性イオンエッチング）を行い、シリコン窒化膜２をエッ
チングする（図１（ｃ）参照）。
【００１５】シリコン窒化膜２のエッチングには、通常
Ｆ系のガス（ＣＦ4 ，ＣＨＦ3 等）を用いるため、シリ
コン窒化膜２のエッチングを行った結果、第１のレジス
トパターン３Ａの表層には、５０〜１００Å程度のＦ元
素を多量に含む変質層が形成される。これは、ＳＩＭＳ
（Secondary Ion Mass Spectrometer ）分析により表層
部にＦ元素が多いことで確認することができる。
Ｆ系のガス（ＣＦ4 ，ＣＨＦ3 等）を用いるため、シリ
コン窒化膜２のエッチングを行った結果、第１のレジス
トパターン３Ａの表層には、５０〜１００Å程度のＦ元
素を多量に含む変質層が形成される。これは、ＳＩＭＳ
（Secondary Ion Mass Spectrometer ）分析により表層
部にＦ元素が多いことで確認することができる。
【００１６】そこで、シリコン窒化膜２のエッチングを
行った後、そのエッチングに連続して且つそのエッチン
グを行った装置内で、Ｏ2 を用いたプラズマ処理を行
い、第１のレジストパターン３Ａの表層部の変質層を除
去する。その後、第１のレジストパターン３Ａの上に重
ねて第２のレジスト４を塗布し（図１（ｄ）参照）、そ
の第２のレジスト４を露光・現像して、第２のレジスト
パターン４Ａを形成する（図１（ｅ）参照）。
行った後、そのエッチングに連続して且つそのエッチン
グを行った装置内で、Ｏ2 を用いたプラズマ処理を行
い、第１のレジストパターン３Ａの表層部の変質層を除
去する。その後、第１のレジストパターン３Ａの上に重
ねて第２のレジスト４を塗布し（図１（ｄ）参照）、そ
の第２のレジスト４を露光・現像して、第２のレジスト
パターン４Ａを形成する（図１（ｅ）参照）。
【００１７】ここで、シリコン窒化膜２をエッチングし
た同一装置内で、Ｏ2 流量２０cc/min、Ｈｅ流量１００
cc/min、３００mtorr の圧力の下、設置された下部電極
上にウエハを置き、上部電極に５０ｗ，１3.５６ＭＨｚ
のＲＦ電力を印加し、プラズマを７秒間起こすことによ
って、第１のレジストパターン３Ａの表層部を５０Å除
去するというプラズマ処理を行ったところ、第２のレジ
ストパターン４Ａの剥離発生率は０％（本発明者による
実験値）となった。
た同一装置内で、Ｏ2 流量２０cc/min、Ｈｅ流量１００
cc/min、３００mtorr の圧力の下、設置された下部電極
上にウエハを置き、上部電極に５０ｗ，１3.５６ＭＨｚ
のＲＦ電力を印加し、プラズマを７秒間起こすことによ
って、第１のレジストパターン３Ａの表層部を５０Å除
去するというプラズマ処理を行ったところ、第２のレジ
ストパターン４Ａの剥離発生率は０％（本発明者による
実験値）となった。
【００１８】このように、第１のレジストパターン３Ａ
及び第２のレジストパターン４Ａ間の密着性が向上した
のは、本実施例では、Ｏ2 を用いたプラズマ処理により
第１のレジストパターン３Ａの表層部を除去しているの
で、その表層部を高速で除去でき、極短時間で、確実に
変質層を全て取り除くことができるからである。ちなみ
に、第１のレジストパターン３Ａに対して何の処理もす
ることなく第２のレジスト４を塗布した場合の剥離発生
率は約８％であり、第１のレジストパターン３Ａを現像
液で処理した場合の剥離発生率は約４％であった。
及び第２のレジストパターン４Ａ間の密着性が向上した
のは、本実施例では、Ｏ2 を用いたプラズマ処理により
第１のレジストパターン３Ａの表層部を除去しているの
で、その表層部を高速で除去でき、極短時間で、確実に
変質層を全て取り除くことができるからである。ちなみ
に、第１のレジストパターン３Ａに対して何の処理もす
ることなく第２のレジスト４を塗布した場合の剥離発生
率は約８％であり、第１のレジストパターン３Ａを現像
液で処理した場合の剥離発生率は約４％であった。
【００１９】このように、本実施例にあっては、第２の
レジストパターン４Ａの剥離をほとんどなくすことがで
きるから、第２のレジスト４の再塗布等を行う確率がほ
とんどなくなり、結果として、半導体装置の製造工程の
時間短縮が図られる。しかも、第１のレジストパターン
３Ａの表層部に対するプラズマ処理は、導入するガスを
変更するだけで、シリコン窒化膜２をエッチングする装
置内で連続して行えるから、特別に新たな装置等を導入
する必要がなく、大幅なコストアップ等を招くこともな
い。
レジストパターン４Ａの剥離をほとんどなくすことがで
きるから、第２のレジスト４の再塗布等を行う確率がほ
とんどなくなり、結果として、半導体装置の製造工程の
時間短縮が図られる。しかも、第１のレジストパターン
３Ａの表層部に対するプラズマ処理は、導入するガスを
変更するだけで、シリコン窒化膜２をエッチングする装
置内で連続して行えるから、特別に新たな装置等を導入
する必要がなく、大幅なコストアップ等を招くこともな
い。
【００２０】また、プラズマ処理には、Ｏ2 を用いてい
るため、第１のレジストパターン３Ａ以外の部位にダメ
ージを与える危険性がほとんどない。なお、上記実施例
では、シリコン窒化膜２をプラズマを用いたドライエッ
チングによりエッチングする場合に本発明を適用した例
について説明しているが、シリコン窒化膜２のエッチン
グ方法は、ウエットエッチングでも構わない。即ち、例
えばＣＯＯＨ基が多く存在するウエットエッチング液を
用いた場合、エッチング後のレジスト表層にＯＨ基が多
く含まれて変質しているため、その上に重ねてレジスト
を塗布する前に上記実施例のようなプラズマ処理を行え
ば、レジスト剥離の発生率を著しく低減できる。
るため、第１のレジストパターン３Ａ以外の部位にダメ
ージを与える危険性がほとんどない。なお、上記実施例
では、シリコン窒化膜２をプラズマを用いたドライエッ
チングによりエッチングする場合に本発明を適用した例
について説明しているが、シリコン窒化膜２のエッチン
グ方法は、ウエットエッチングでも構わない。即ち、例
えばＣＯＯＨ基が多く存在するウエットエッチング液を
用いた場合、エッチング後のレジスト表層にＯＨ基が多
く含まれて変質しているため、その上に重ねてレジスト
を塗布する前に上記実施例のようなプラズマ処理を行え
ば、レジスト剥離の発生率を著しく低減できる。
【００２１】また、上記実施例では、被エッチング膜と
してシリコン窒化膜２を挙げているが、これに限定され
るものではなく、被エッチング膜としては、例えばポリ
シリコンやアルミニウムのような配線材料であってもよ
い。なお、プラズマ処理を行う際に導入するガスは上述
のようにＯ2 が最適であるが、必ずしもＯ2 である必要
はない。しかし、Ｆ系のガスは適用不可である。
してシリコン窒化膜２を挙げているが、これに限定され
るものではなく、被エッチング膜としては、例えばポリ
シリコンやアルミニウムのような配線材料であってもよ
い。なお、プラズマ処理を行う際に導入するガスは上述
のようにＯ2 が最適であるが、必ずしもＯ2 である必要
はない。しかし、Ｆ系のガスは適用不可である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
被エッチング膜のエッチングを行った後、上層側のレジ
ストを塗布する前に、下層側のレジストパターンの表層
をプラズマ処理する構成としたため、レジストパターン
表層部の変質層を除去でき、上層側のレジストとの密着
性が向上し、レジスト剥離がほとんど生じなくなるとい
う効果がある。
被エッチング膜のエッチングを行った後、上層側のレジ
ストを塗布する前に、下層側のレジストパターンの表層
をプラズマ処理する構成としたため、レジストパターン
表層部の変質層を除去でき、上層側のレジストとの密着
性が向上し、レジスト剥離がほとんど生じなくなるとい
う効果がある。
【００２３】特に、請求項２記載の発明であれば、エッ
チングに連続して行えるから、特別に新たな装置等を導
入する必要がなく、大幅なコストアップ等を招くことも
ないという効果がある。また、請求項３記載の発明であ
れば、レジストパターンの表層を高速で除去又は改質す
ることができ、その他の部位にダメージを与える危険性
がないという効果がある。
チングに連続して行えるから、特別に新たな装置等を導
入する必要がなく、大幅なコストアップ等を招くことも
ないという効果がある。また、請求項３記載の発明であ
れば、レジストパターンの表層を高速で除去又は改質す
ることができ、その他の部位にダメージを与える危険性
がないという効果がある。
【図１】本発明の一実施例を示す断面図である。
１ 半導体基板 ２ シリコン窒化膜（被エッチング膜） ３ 第１のレジスト ３Ａ 第１のレジストパターン ４ 第２のレジスト ４Ａ 第２のレジストパターン
Claims (3)
- 【請求項１】 被エッチング膜上にレジストパターンを
形成する工程と、前記レジストパターンをマスクとして
前記被エッチング膜をエッチングする工程と、前記エッ
チングを行った後に前記レジストパターン上に重ねてレ
ジストを塗布する工程と、を備えた半導体装置の製造方
法において、 前記エッチングを行った後、前記レジストを塗布する前
に、前記レジストパターンの表層をプラズマ処理するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 被エッチング膜上にレジストパターンを
形成する工程と、前記レジストパターンをマスクとして
プラズマを用いたエッチングにより前記被エッチング膜
をエッチングする工程と、前記エッチングを行った後に
前記レジストパターン上に重ねてレジストを塗布する工
程と、を備えた半導体装置の製造方法において、 前記エッチングに連続してそのエッチングを行う装置と
同じ装置内で前記レジストパターンの表層をプラズマ処
理してから、前記レジストを塗布することを特徴とする
半導体装置の製造方法。 - 【請求項３】 Ｏ2 を用いてプラズマ処理を行う請求項
１又は請求項２のいずれかに記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335081A JPH05166769A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
| US07/991,420 US5372677A (en) | 1991-12-18 | 1992-12-16 | Method of manufacturing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335081A JPH05166769A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166769A true JPH05166769A (ja) | 1993-07-02 |
Family
ID=18284557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335081A Pending JPH05166769A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5372677A (ja) |
| JP (1) | JPH05166769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486267A (en) * | 1994-02-28 | 1996-01-23 | International Business Machines Corporation | Method for applying photoresist |
| JP2008258562A (ja) * | 2007-02-08 | 2008-10-23 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5807660A (en) * | 1997-02-03 | 1998-09-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Avoid photoresist lifting by post-oxide-dep plasma treatment |
| US6900138B1 (en) | 1999-03-01 | 2005-05-31 | Micron Technology, Inc. | Oxygen plasma treatment for nitride surface to reduce photo footing |
| US8278139B2 (en) * | 2009-09-25 | 2012-10-02 | Applied Materials, Inc. | Passivating glue layer to improve amorphous carbon to metal adhesion |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543473A (en) * | 1977-06-09 | 1979-01-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58108744A (ja) * | 1981-12-23 | 1983-06-28 | Mitsubishi Electric Corp | 集積回路の製造方法 |
| JPS59211231A (ja) * | 1983-05-16 | 1984-11-30 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
| JPS6386434A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | レジストパタ−ン形成方法 |
| JPH01155625A (ja) * | 1987-12-14 | 1989-06-19 | Koujiyundo Kagaku Kenkyusho:Kk | 多層レジスト膜の接着方法 |
| JP2624347B2 (ja) * | 1990-01-31 | 1997-06-25 | 松下電子工業株式会社 | レジストの除去方法および除去装置 |
| JPH03259528A (ja) * | 1990-03-09 | 1991-11-19 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04107915A (ja) * | 1990-08-29 | 1992-04-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-12-18 JP JP3335081A patent/JPH05166769A/ja active Pending
-
1992
- 1992-12-16 US US07/991,420 patent/US5372677A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486267A (en) * | 1994-02-28 | 1996-01-23 | International Business Machines Corporation | Method for applying photoresist |
| JP2008258562A (ja) * | 2007-02-08 | 2008-10-23 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5372677A (en) | 1994-12-13 |
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